JP5262539B2 - Electrophoretic display device and electronic apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrophoretic display device which is hardly affected by NBTI, and ensures long-term reliability. <P>SOLUTION: The electrophoretic display device is characterized in that a gate width of a P-MOS transistor 71 constituting a transfer inverter 70t of a latch circuit 70 is larger than that of a P-MOS transistor 73 constituting a transfer inverter 70f of the latch circuit 70. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、電気泳動表示装置及び電子機器に関するものである。   The present invention relates to an electrophoretic display device and an electronic apparatus.

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとラッチ回路とを備えたＳＲＡＭ（Static Random Access Memory）方式のものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を備え、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示する構成であった。
特開２００３−８４３１４号公報 2. Description of the Related Art As an active matrix electrophoretic display device, an SRAM (Static Random Access Memory) type device including a switching transistor and a latch circuit in a pixel is known (see Patent Document 1). The display device described in Patent Document 1 includes a configuration in which microcapsules containing charged particles are bonded to a substrate on which switching transistors and pixel electrodes are formed, and includes a pixel electrode and a common electrode sandwiching the microcapsules. An image was displayed by controlling charged particles by an electric field generated between them.
JP 2003-84314 A

画素内にラッチ回路を内蔵する方式では、キャパシタにより電位を保持する方式に比べ、画像書き換えの際の周辺回路の駆動が１回ですみ、また周辺回路の高耐圧化が不要であるため、低消費電力化が可能である。また、ＴＦＴの耐圧限界である１５Ｖから３０Ｖ程度の電圧振幅をほぼすべて電気泳動素子（マイクロカプセル）に印加することができ、表示品質（特にコントラスト）を確保できるという利点もある。   Compared with the method of holding a potential with a capacitor, the method in which the latch circuit is built in the pixel requires only one drive of the peripheral circuit at the time of image rewriting, and it is not necessary to increase the breakdown voltage of the peripheral circuit. Power consumption can be reduced. Further, almost all the voltage amplitude of about 15 V to 30 V, which is the withstand voltage limit of the TFT, can be applied to the electrophoretic element (microcapsule), and there is an advantage that display quality (particularly contrast) can be secured.

その一方で、ラッチ回路のＰ−ＭＯＳトランジスタには、電気泳動表示装置の電源投入期間のほとんどにおいて１５Ｖから３０Ｖ程度の電圧が印加されるため、素子の劣化が生じやすくなることが予想される。そこで本発明者は、ＮＢＴＩ（Negative Bias Temperature Instability）によるＶｔｈシフトが発生する場合のラッチ回路の動作を検証した。その結果、ラッチ回路の転送インバータ（画素の選択トランジスタと反対側に出力端子を有するインバータ）においてＰ−ＭＯＳトランジスタのＶｔｈシフトの影響が顕著であり、電気泳動表示装置の長期信頼性に大きな影響を与えることが判明した。 On the other hand, since a voltage of about 15 V to 30 V is applied to the P-MOS transistor of the latch circuit during most of the power-on period of the electrophoretic display device, it is expected that the element is likely to deteriorate. Therefore, the inventor has verified the operation of the latch circuit when a Vth shift occurs due to NBTI (Negative Bias Temperature Instability). As a result, the influence of the Vth shift of the P-MOS transistor is significant in the transfer inverter of the latch circuit (inverter having an output terminal on the opposite side of the pixel selection transistor), and has a great influence on the long-term reliability of the electrophoretic display device. Turned out to give.

本発明は、上記従来技術の問題点に鑑み成されたものであって、ＮＢＴＩの影響を受けにくく、長期信頼性を確保することができる電気泳動表示装置を提供することを目的の一つとする。   The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide an electrophoretic display device that is hardly affected by NBTI and can ensure long-term reliability. .

本発明は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路と、前記ラッチ回路と前記画素電極との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を備えた電気泳動表示装置であって、前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする。   In order to solve the above problems, the present invention has an electrophoretic element including electrophoretic particles between a pair of substrates, a display unit including a plurality of pixels, and a pixel electrode and a selection for each pixel. A transistor, a latch circuit connected between the pixel electrode and the selection transistor, and a switch circuit connected between the latch circuit and the pixel electrode are provided, and a second circuit connected to the switch circuit is provided. An electrophoretic display device having first and second control lines, wherein a gate width of a P-MOS transistor constituting a transfer inverter of the latch circuit is equal to that of a P-MOS transistor constituting a feedback inverter of the latch circuit. It is characterized by being larger than the gate width.

この構成によれば、転送インバータのＰ−ＭＯＳトランジスタのゲート幅を大きくすることで当該Ｐ−ＭＯＳトランジスタのオン電流を大きくしている。これにより、Ｐ−ＭＯＳトランジスタのＶｔｈシフトによってラッチ回路へのデータ書き込み時間が長くなるのを抑制することができ、ラッチ回路の長期信頼性を確保することができる。また本発明に係る電気泳動表示装置のラッチ回路では、転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅のみを変更することとしている。これは、帰還インバータの出力端子がラッチ回路のデータ入力端子となるため、選択トランジスタを介して入力される画像信号によって強制的に電位が変更されるため、Ｖｔｈシフトの影響を受けにくいためである。したがって、本発明によれば、ラッチ回路の素子面積の増加を最小限に抑えつつ、Ｖｔｈシフトの影響を排除することができる。
このように本発明によれば、長期信頼性を確保でき、かつ高精細化にも適した電気泳動表示装置を提供することができる。 According to this configuration, the on-current of the P-MOS transistor is increased by increasing the gate width of the P-MOS transistor of the transfer inverter. As a result, it is possible to suppress an increase in the data write time to the latch circuit due to the Vth shift of the P-MOS transistor, and the long-term reliability of the latch circuit can be ensured. In the latch circuit of the electrophoretic display device according to the present invention, only the gate width of the P-MOS transistor constituting the transfer inverter is changed. This is because the output terminal of the feedback inverter becomes the data input terminal of the latch circuit, and therefore the potential is forcibly changed by the image signal input through the selection transistor, so that it is not easily affected by the Vth shift. is there. Therefore, according to the present invention, it is possible to eliminate the influence of the Vth shift while minimizing an increase in the element area of the latch circuit.
Thus, according to the present invention, it is possible to provide an electrophoretic display device that can ensure long-term reliability and is also suitable for high definition.

前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の２倍以上であることが好ましい。
このような範囲とすることで、ラッチ回路へのデータ書き込み時間が長くなるのを抑制する効果を確実に得ることができる。 It is preferable that the gate width of the P-MOS transistor of the transfer inverter is not less than twice the gate width of the P-MOS transistor of the feedback inverter.
By setting it in such a range, it is possible to reliably obtain the effect of suppressing an increase in the time for writing data to the latch circuit.

前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下であることが好ましい。
ゲート幅を大きくするほど、転送インバータのＰ−ＭＯＳトランジスタのオン電流（Ｉon）が大きくなるため、Ｖｔｈシフトの影響をより小さくすることができる。その一方で、ゲート幅を過度に大きくしてもＶｔｈシフトの影響を排除する効果は変わらず、素子面積が大きくなるのみであるから、転送インバータのＰ−ＭＯＳトランジスタのゲート幅の上限は、帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下とすることが好ましい。 The gate width of the P-MOS transistor of the transfer inverter is preferably 10 times or less than the gate width of the P-MOS transistor of the feedback inverter.
As the gate width is increased, the ON current (Ion) of the P-MOS transistor of the transfer inverter is increased, so that the influence of the Vth shift can be further reduced. On the other hand, even if the gate width is excessively increased, the effect of eliminating the influence of the Vth shift does not change and only the element area increases. Therefore, the upper limit of the gate width of the P-MOS transistor of the transfer inverter is The gate width of the P-MOS transistor of the feedback inverter is preferably 10 times or less.

前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の５倍以下であることが好ましい。
さらに、Ｖｔｈシフトの影響を小さくする効果と、素子面積の増加とを勘案すれば、転送インバータのＰ−ＭＯＳトランジスタのゲート幅の実用的な範囲は２倍以上５倍以下である。 The gate width of the P-MOS transistor of the transfer inverter is preferably not more than 5 times the gate width of the P-MOS transistor of the feedback inverter.
Further, considering the effect of reducing the influence of the Vth shift and the increase in the element area, the practical range of the gate width of the P-MOS transistor of the transfer inverter is not less than 2 times and not more than 5 times.

前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記転送インバータのＮ−ＭＯＳトランジスタのゲート幅よりも大きいことが好ましい。
このような構成とすれば、Ｎ−ＭＯＳトランジスタの素子面積が大きくなることもなくなるので、ラッチ回路の素子面積の増加を抑え、高精細化に適した構成とすることができる。 It is preferable that the gate width of the P-MOS transistor of the transfer inverter is larger than the gate width of the N-MOS transistor of the transfer inverter.
With such a configuration, the element area of the N-MOS transistor does not increase, so that an increase in the element area of the latch circuit can be suppressed and a configuration suitable for high definition can be achieved.

前記スイッチ回路が、第１及び第２のトランスミッションゲートを有しており、前記第１のトランスミッションゲートと前記第１の制御線とが接続され、前記第２のトランスミッションゲートと前記第２の制御線とが接続されている構成であってもよい。
この構成によれば、トランスミッションゲートを介して第１の制御線又は第２の制御線の電位を画素電極に入力するため、第１及び第２の制御線の電位をほぼすべて電気泳動素子に印加することができ、高コントラストの表示を得ることができる。また、ラッチ回路の保持電位とは独立して、第１及び第２の制御線の電位により画素電極電位を制御できるため、画像の消去や反転に係る動作を迅速かつ低消費電力で実行することが可能である。 The switch circuit includes first and second transmission gates, the first transmission gate and the first control line are connected, and the second transmission gate and the second control line are connected. And may be connected to each other.
According to this configuration, since the potential of the first control line or the second control line is input to the pixel electrode via the transmission gate, almost all the potentials of the first and second control lines are applied to the electrophoretic element. And a high-contrast display can be obtained. In addition, since the pixel electrode potential can be controlled by the potentials of the first and second control lines independently of the holding potential of the latch circuit, operations relating to image erasure and inversion can be performed quickly and with low power consumption. Is possible.

前記スイッチ回路が、第１のトランジスタと第２のトランジスタとを有しており、前記第１の制御線と前記第１のトランジスタとが接続され、前記第２の制御線と前記第２のトランジスタとが接続されている構成としてもよい。
この構成によれば、スイッチ回路を構成するトランジスタ数が最小になるため、画素の素子面積を小さくすることができ、高精細化に適した構成となる。 The switch circuit includes a first transistor and a second transistor, the first control line and the first transistor are connected, and the second control line and the second transistor are connected. And may be connected to each other.
According to this configuration, since the number of transistors constituting the switch circuit is minimized, the element area of the pixel can be reduced, and the configuration is suitable for high definition.

前記ラッチ回路に、前記帰還インバータに対する高電位側の電源入力をスイッチングする第１のスイッチングトランジスタと、前記帰還インバータに対する低電位側の電源入力をスイッチングする第２のスイッチングトランジスタとが設けられており、前記第１及び第２のスイッチングトランジスタの少なくとも一方のゲート端子に、前記選択トランジスタのゲート端子に入力される選択信号を反転させた反転選択信号を供給する反転走査線が接続されている構成としてもよい。
この構成によれば、第１及び第２のスイッチングトランジスタの動作により画像信号入力時に帰還インバータの電源を遮断することができるので、ラッチ回路に対する画像信号の書き込みを確実に実行できるようになる。また、選択トランジスタに大きなオン電流のトランジスタを用いる必要が無くなるため、選択トランジスタのゲート幅を狭くして画素の素子面積を小さくすることができる。 The latch circuit is provided with a first switching transistor that switches a high-potential side power input to the feedback inverter, and a second switching transistor that switches a low-potential side power input to the feedback inverter, An inversion scanning line that supplies an inverted selection signal obtained by inverting a selection signal input to the gate terminal of the selection transistor may be connected to at least one gate terminal of the first and second switching transistors. Good.
According to this configuration, since the power supply of the feedback inverter can be shut off when the image signal is input by the operation of the first and second switching transistors, the image signal can be reliably written to the latch circuit. In addition, since it is not necessary to use a transistor with a large on-current as the selection transistor, the gate width of the selection transistor can be narrowed to reduce the element area of the pixel.

本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする。
このような構成とした場合にも、Ｖｔｈシフトの影響を小さくし、長期信頼性を確保した電気泳動表示装置を得ることができる。また、転送インバータのＰ−ＭＯＳトランジスタのゲート幅のみを大きくするので、ラッチ回路の素子面積の増加を抑えることができ、高精細化に適した構成となる。 An electrophoretic display device of the present invention has an electrophoretic element including electrophoretic particles between a pair of substrates, and has a display unit including a plurality of pixels. For each pixel, a pixel electrode, a selection transistor, An electrophoretic display device provided with a latch circuit connected between the pixel electrode and the selection transistor, wherein a gate width of a P-MOS transistor constituting a transfer inverter of the latch circuit is the latch circuit It is characterized by being larger than the gate width of the P-MOS transistor constituting the feedback inverter.
Even in such a configuration, an electrophoretic display device in which the influence of the Vth shift is reduced and long-term reliability is ensured can be obtained. Further, since only the gate width of the P-MOS transistor of the transfer inverter is increased, an increase in the element area of the latch circuit can be suppressed, and a configuration suitable for high definition can be obtained.

本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、長期信頼性が確保された表示手段を具備した電子機器を提供することができる。 An electronic apparatus according to the present invention includes the electrophoretic display device described above.
According to this configuration, it is possible to provide an electronic device including a display unit that ensures long-term reliability.

以下、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、図面を見やすくするために実際の構成とは適宜異ならせて表示している。 Hereinafter, an electrophoretic display device according to the present invention will be described with reference to the drawings. In the present embodiment, an electrophoretic display device driven by an active matrix method will be described.
Note that this embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. Further, in the following drawings, in order to make the drawings easy to see, the actual configuration is appropriately displayed.

図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。 FIG. 1 is a schematic configuration diagram of an electrophoretic display device 100 according to the present embodiment.
The electrophoretic display device 100 includes a display unit 5 in which a plurality of pixels 40 are arranged in a matrix. Around the display unit 5, a scanning line driving circuit 61, a data line driving circuit 62, a controller (control unit) 63, and a common power supply modulation circuit 64 are arranged. The scanning line driving circuit 61, the data line driving circuit 62, and the common power supply modulation circuit 64 are each connected to the controller 63. The controller 63 comprehensively controls these based on image data and synchronization signals supplied from the host device.

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。   A plurality of scanning lines 66 extending from the scanning line driving circuit 61 and a plurality of data lines 68 extending from the data line driving circuit 62 are formed in the display unit 5, and the pixels 40 are provided corresponding to the intersection positions thereof. It has been.

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。   The scanning line driving circuit 61 is connected to each pixel 40 via m scanning lines 66 (Y1, Y2,..., Ym). Under the control of the controller 63, the first to mth rows are connected. The scanning lines 66 are sequentially selected, and a selection signal defining the ON timing of the selection transistor 41 (see FIG. 2) provided in the pixel 40 is supplied via the selected scanning line 66.

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。 The data line driving circuit 62 is connected to each pixel 40 via n data lines 68 (X1, X2,..., Xn), and corresponds to each pixel 40 under the control of the controller 63. An image signal defining 1-bit pixel data is supplied to the pixel 40.
In the present embodiment, a low level (L) image signal is supplied to the pixel 40 when the pixel data “0” is defined, and a high level (H) image is defined when the pixel data “1” is defined. It is assumed that a signal is supplied to the pixel 40.

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス（Ｈｉ−Ｚ）化）を行う。   The display unit 5 is also provided with a low potential power line 49, a high potential power line 50, and a common electrode wiring 55 extending from the common power modulation circuit 64, and each wiring is connected to the pixel 40. The common power supply modulation circuit 64 generates various signals to be supplied to each of the wires under the control of the controller 63, and electrically connects and disconnects these wires (high impedance (Hi-Z)). )I do.

図２は、画素４０の回路構成図である。
画素４０には、選択トランジスタ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。電気泳動素子３２は、画素電極３５と共通電極３７との間に挟持されている。画素４０には、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０と、第１の制御線９１と、第２の制御線９２と、が接続されている。
画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。 FIG. 2 is a circuit configuration diagram of the pixel 40.
The pixel 40 includes a selection transistor (Thin Film Transistor) 41 (pixel switching element), a latch circuit (memory circuit) 70, a switch circuit 80, an electrophoretic element 32, a pixel electrode 35, and a common electrode 37. Is provided. The electrophoretic element 32 is sandwiched between the pixel electrode 35 and the common electrode 37. A scanning line 66, a data line 68, a low-potential power line 49, a high-potential power line 50, a first control line 91, and a second control line 92 are connected to the pixel 40. .
The pixel 40 has an SRAM (Static Random Access Memory) type configuration in which the latch circuit 70 holds an image signal as a potential.

選択トランジスタ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。選択トランジスタ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。   The selection transistor 41 is a pixel switching element composed of an N-MOS (Negative Metal Oxide Semiconductor) transistor. The selection transistor 41 has a gate terminal connected to the scanning line 66, a source terminal connected to the data line 68, and a drain terminal connected to the data input terminal N 1 of the latch circuit 70.

ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。
転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。 The latch circuit 70 includes a transfer inverter 70t and a feedback inverter 70f. Both the transfer inverter 70t and the feedback inverter 70f are C-MOS inverters.
The transfer inverter 70t and the feedback inverter 70f have a loop structure in which the other output terminal is connected to each other's input terminal, and each inverter has a high potential connected via a high potential power supply terminal PH. A power supply voltage is supplied from the power supply line 50 and the low potential power supply line 49 connected via the low potential power supply terminal PL.

転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。   The transfer inverter 70t includes a P-MOS (Positive Metal Oxide Semiconductor) transistor 71 and an N-MOS transistor 72 each having a drain terminal connected to the data output terminal N2. The source terminal of the P-MOS transistor 71 is connected to the high potential power supply terminal PH, and the source terminal of the N-MOS transistor 72 is connected to the low potential power supply terminal PL. The gate terminals of the P-MOS transistor 71 and the N-MOS transistor 72 (input terminal of the transfer inverter 70t) are connected to the data input terminal N1 (output terminal of the feedback inverter 70f).

帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
ラッチ回路７０のデータ出力端子Ｎ２はスイッチ回路８０に接続されている。 The feedback inverter 70f has a P-MOS transistor 73 and an N-MOS transistor 74 whose drain terminals are connected to the data input terminal N1. The gate terminals of the P-MOS transistor 73 and the N-MOS transistor 74 (input terminal of the feedback inverter 70f) are connected to the data output terminal N2 (output terminal of the transfer inverter 70t).
The data output terminal N2 of the latch circuit 70 is connected to the switch circuit 80.

スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とからなる。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。 The switch circuit 80 includes a first transmission gate TG1 and a second transmission gate TG2.
The first transmission gate TG1 includes a P-MOS transistor 81 and an N-MOS transistor 82. The source terminals of the P-MOS transistor 81 and the N-MOS transistor 82 are connected to the first control line 91, and the drain terminals of the P-MOS transistor 81 and the N-MOS transistor 82 are connected to the pixel electrode 35. The gate terminal of the P-MOS transistor 81 is connected to the data input terminal N1 of the latch circuit 70, and the gate terminal of the N-MOS transistor 82 is connected to the data output terminal N2 of the latch circuit 70.

第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とからなる。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。   The second transmission gate TG 2 includes a P-MOS transistor 83 and an N-MOS transistor 84. The source terminals of the P-MOS transistor 83 and the N-MOS transistor 84 are connected to the second control line 92, and the drain terminals of the P-MOS transistor 83 and the N-MOS transistor 84 are connected to the pixel electrode 35. The gate terminal of the P-MOS transistor 83 is connected to the data output terminal N 2 of the latch circuit 70, and the gate terminal of the N-MOS transistor 84 is connected to the data input terminal N 1 of the latch circuit 70.

以上の構成を備えた画素４０において、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される電位Ｓ１が画素電極３５に入力される。
一方、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３５に入力される。 In the pixel 40 having the above configuration, a low level (L) image signal (pixel data “0”) is stored in the latch circuit 70, and a high level (H) signal is output from the data output terminal N2. The first transmission gate TG1 is turned on, and the potential S1 supplied via the first control line 91 is input to the pixel electrode 35.
On the other hand, when a high level (H) image signal (pixel data “1”) is stored in the latch circuit 70 and a low level (L) signal is output from the data output terminal N2, the second transmission gate TG2 The potential S <b> 2 supplied through the second control line 92 is input to the pixel electrode 35.

電気泳動表示装置１００は、画素電極３５に入力された電位Ｓ１、Ｓ２と、共通電極配線５５（図１）を介して共通電極３７に入力された電位Ｖcomとの電位差に基づいて電気泳動素子３２を駆動し、表示部５に画像を表示する。   In the electrophoretic display device 100, the electrophoretic element 32 is based on the potential difference between the potentials S1 and S2 input to the pixel electrode 35 and the potential Vcom input to the common electrode 37 via the common electrode wiring 55 (FIG. 1). To display an image on the display unit 5.

次に、図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板（第１基板）３０と対向基板（第２基板）３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。   Next, FIG. 3A is a partial cross-sectional view of the electrophoretic display device 100 in the display unit 5. The electrophoretic display device 100 includes a configuration in which an electrophoretic element 32 formed by arranging a plurality of microcapsules 20 is sandwiched between an element substrate (first substrate) 30 and a counter substrate (second substrate) 31. Yes.

表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動素子３２に電圧を印加する電極である。 In the display unit 5, the circuit layer 34 on which the scanning line 66, the data line 68, the selection transistor 41, the latch circuit 70, and the like illustrated in FIGS. 1 and 2 are provided on the electrophoretic element 32 side of the element substrate 30. A plurality of pixel electrodes 35 are arranged on the circuit layer 34.
The element substrate 30 is a substrate made of glass, plastic, or the like and is not required to be transparent because it is disposed on the side opposite to the image display surface. The pixel electrode 35 has a voltage applied to an electrophoretic element 32 formed by laminating nickel plating and gold plating on a Cu (copper) foil in this order, Al (aluminum), ITO (indium tin oxide), or the like. Is an electrode to which is applied.

一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが、接着剤層３３を介して接着されることで、素子基板３０と対向基板３１とが接合されている。 On the other hand, a planar common electrode 37 facing the plurality of pixel electrodes 35 is formed on the electrophoretic element 32 side of the counter substrate 31, and the electrophoretic element 32 is provided on the common electrode 37.
The counter substrate 31 is a substrate made of glass, plastic, or the like, and is a transparent substrate because it is disposed on the image display side. The common electrode 37 is an electrode for applying a voltage to the electrophoretic element 32 together with the pixel electrode 35, and is formed of MgAg (magnesium silver), ITO (indium tin oxide), IZO (indium zinc oxide) or the like. It is a transparent electrode.
The electrophoretic element 32 and the pixel electrode 35 are bonded via the adhesive layer 33, so that the element substrate 30 and the counter substrate 31 are bonded.

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。   In general, the electrophoretic element 32 is formed in advance on the counter substrate 31 side, and is handled as an electrophoretic sheet including the adhesive layer 33. In the manufacturing process, the electrophoretic sheet is handled in a state where a protective release sheet is attached to the surface of the adhesive layer 33. And the display part 5 is formed by sticking the said electrophoretic sheet which peeled the release sheet with respect to the element board | substrate 30 (The pixel electrode 35, various circuits, etc.) which were manufactured separately. For this reason, the adhesive layer 33 exists only on the pixel electrode 35 side.

図３（ｂ）は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３（ａ）に示すように共通電極３７と画素電極３５とに挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。   FIG. 3B is a schematic cross-sectional view of the microcapsule 20. The microcapsule 20 has a particle size of, for example, about 50 μm and encloses therein a dispersion medium 21, a plurality of white particles (electrophoretic particles) 27, and a plurality of black particles (electrophoretic particles) 26. It is a spherical body. As shown in FIG. 3A, the microcapsule 20 is sandwiched between the common electrode 37 and the pixel electrode 35, and one or more microcapsules 20 are disposed in one pixel 40.

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。 The outer shell (wall film) of the microcapsule 20 is formed using a transparent polymer resin such as acrylic resin such as polymethyl methacrylate and polyethyl methacrylate, urea resin, and gum arabic.
The dispersion medium 21 is a liquid that disperses the white particles 27 and the black particles 26 in the microcapsules 20. Examples of the dispersion medium 21 include water, alcohol solvents (methanol, ethanol, isopropanol, butanol, octanol, methyl cellosolve, etc.), esters (ethyl acetate, butyl acetate, etc.), ketones (acetone, methyl ethyl ketone, methyl isobutyl ketone, etc.). ), Aliphatic hydrocarbons (pentane, hexane, octane, etc.), alicyclic hydrocarbons (cyclohexane, methylcyclohexane, etc.), aromatic hydrocarbons (benzene, toluene, benzenes having a long-chain alkyl group ( Xylene, hexylbenzene, hebutylbenzene, octylbenzene, nonylbenzene, decylbenzene, undecylbenzene, dodecylbenzene, tridecylbenzene, tetradecylbenzene)), halogenated hydrocarbons (methylene chloride, chloroform, tetrachloride) Element, and 1,2-dichloroethane), can be exemplified a carboxylate, it may be other oils. These substances can be used alone or as a mixture, and a surfactant or the like may be further blended.

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。 The white particles 27 are particles (polymer or colloid) made of a white pigment such as titanium dioxide, zinc white, and antimony trioxide, and are used, for example, by being negatively charged. The black particles 26 are particles (polymer or colloid) made of a black pigment such as aniline black or carbon black, and are used by being charged positively, for example.
These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the black particles 26 and the white particles 27, for example, pigments such as red, green, and blue may be used. According to such a configuration, red, green, blue, or the like can be displayed on the display unit 5.

図４は、電気泳動素子の動作説明図である。図４（ａ）は、画素４０を白表示する場合、図４（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
図４（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図４（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。 FIG. 4 is an operation explanatory diagram of the electrophoretic element. 4A shows a case where the pixel 40 displays white, and FIG. 4B shows a case where the pixel 40 displays black.
In the case of white display shown in FIG. 4A, the common electrode 37 is held at a relatively high potential and the pixel electrode 35 is held at a relatively low potential. As a result, the negatively charged white particles 27 are attracted to the common electrode 37, while the positively charged black particles 26 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side which is the display surface side, white (W) is recognized.
In the case of black display shown in FIG. 4B, the common electrode 37 is held at a relatively low potential, and the pixel electrode 35 is held at a relatively high potential. As a result, the positively charged black particles 26 are attracted to the common electrode 37, while the negatively charged white particles 27 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side, black (B) is recognized.

以上の構成を備えた本実施形態の電気泳動表示装置１００では、図２に示すように、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅が、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１の５倍の長さ（５Ｗ１）とされている。Ｐ−ＭＯＳトランジスタ７１、７３のゲート長は同一（Ｌ１）である。
ラッチ回路７０のＮ−ＭＯＳトランジスタ７２、７４のゲート幅及びゲート長はそれぞれＷ１、Ｌ１であり、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３と同一である。 In the electrophoretic display device 100 of the present embodiment having the above configuration, as shown in FIG. 2, the gate width of the P-MOS transistor 71 of the transfer inverter 70t is equal to the gate width of the P-MOS transistor 73 of the feedback inverter 70f. The length is five times W1 (5W1). The gate lengths of the P-MOS transistors 71 and 73 are the same (L1).
The gate widths and gate lengths of the N-MOS transistors 72 and 74 of the latch circuit 70 are W1 and L1, respectively, and are the same as the P-MOS transistor 73 of the feedback inverter 70f.

電気泳動表示装置１００では、画素４０のラッチ回路７０に上記構成が採用されていることで、ＮＢＴＩ（Negative Bias Temperature Instability）によるＶｔｈシフトの影響を受けにくくなっており、これにより長期的信頼性を確保できる構成とされている。以下、図５から図７を参照してかかる作用効果について詳細に説明する。 In the electrophoretic display device 100, since the above-described configuration is employed in the latch circuit 70 of the pixel 40, the electrophoretic display device 100 is less susceptible to the Vth shift due to NBTI (Negative Bias Temperature Instability), thereby improving long-term reliability. It is set as the structure which can ensure. Hereinafter, this function and effect will be described in detail with reference to FIGS.

図５は、Ｐ−ＭＯＳトランジスタにおけるＶｔｈシフトの概略説明図である。図６は、Ｖｔｈシフトの経時変化を示すグラフである。図７は、本発明に係る画素４０における動作シミュレーション結果を、比較例とともに示す図である。 FIG. 5 is a schematic explanatory diagram of the Vth shift in the P-MOS transistor. FIG. 6 is a graph showing the change with time of the Vth shift. FIG. 7 is a view showing an operation simulation result in the pixel 40 according to the present invention together with a comparative example.

ＮＢＴＩ（Negative Bias Temperature Instability）は、Ｐ−ＭＯＳトランジスタのゲートに負のバイアスを印加することにより発生する素子の劣化であり、図５に示すように、Ｉd−Ｖgカーブの負電圧側へのシフトを引き起こす。つまり、Ｐ−ＭＯＳトランジスタの閾値電圧Ｖｔｈが、負電圧側にシフトする。この現象は、トランジスタを構成する半導体層のＳｉからゲート絶縁膜へのホールの注入とトラッピング、及び界面準位の生成によるチャージの形成が主原因であると考えられている。 NBTI (Negative Bias Temperature Instability) is a deterioration of the element caused by applying a negative bias to the gate of the P-MOS transistor. As shown in FIG. 5, the Id-Vg curve is shifted to the negative voltage side. cause. That is, the threshold voltage Vth of the P-MOS transistor shifts to the negative voltage side. It is considered that this phenomenon is mainly caused by the formation of charges due to the injection and trapping of holes from the Si of the semiconductor layer constituting the transistor to the gate insulating film and the generation of interface states.

図６には、ゲート幅２μｍ、ゲート長５μｍのＴＦＴにおいて、ストレス電圧（Ｖｇｓ）を１５Ｖとしたときの閾値電圧Ｖｔｈのシフト量（ΔＶｔｈ）を算出した結果である。図６のグラフに引かれた直線のうち、温度条件「室温」に対応する直線Ａ１〜Ａ３は、図に示す複数のデータプロットを外挿した直線である。また、温度条件「８０℃」に対応する直線Ｂ１は、温度条件「室温」の３本の直線Ａ１〜Ａ３を平均化した直線を「８０℃」のデータプロットに適用したものである。 FIG. 6 shows the result of calculating the shift amount (ΔV th ) of the threshold voltage V th when the stress voltage (V gs ) is 15 V in a TFT having a gate width of 2 μm and a gate length of 5 μm. Among the straight lines drawn in the graph of FIG. 6, straight lines A1 to A3 corresponding to the temperature condition “room temperature” are extrapolated from a plurality of data plots shown in the figure. A straight line B1 corresponding to the temperature condition “80 ° C.” is obtained by applying a straight line obtained by averaging the three straight lines A1 to A3 of the temperature condition “room temperature” to the data plot of “80 ° C.”.

ここで、電気泳動表示装置１００のラッチ回路７０（Ｖｄｄ：１５Ｖ）におけるΔＶｔｈの限界値を、例えば１．５Ｖと設定し、図６にΔＶｔｈ＝１．５Ｖの直線（水平線）を示す。
室温条件の場合、直線Ａ１〜Ａ３とΔＶｔｈ＝１．５Ｖの直線との交点から、ΔＶｔｈが１．５Ｖに達する期間は１０年（１．Ｅ＋０１）を大きく超えていることがわかる。しかし、８０℃の温度条件では、直線Ｂ１はΔＶｔｈ＝１．５Ｖの直線と１０年未満の位置で交差している。 Here, the limit value of ΔV th in the latch circuit 70 (Vdd: 15 V) of the electrophoretic display device 100 is set to 1.5 V, for example, and FIG. 6 shows a straight line (horizontal line) of ΔV th = 1.5 V.
In the case of room temperature conditions, it can be seen from the intersection of the straight lines A1 to A3 and the straight line of ΔV th = 1.5V that the period during which ΔV th reaches 1.5V greatly exceeds 10 years (1.E + 01). However, under the temperature condition of 80 ° C., the straight line B1 intersects the straight line of ΔV th = 1.5V at a position less than 10 years.

図７には、Ｖｔｈのシフト量を０Ｖ〜３Ｖの範囲で変化させてラッチ回路７０のデータ入力端子Ｎ１の電位Ｏｕｔと、データ出力端子Ｎ２の電位Ｏｕｔｂの動作時の電位を算出した結果が示されている。図７のグラフのうち、Ｏｕｔｂ（本発明）及びＯｕｔ（本発明）のグラフは、図２に示した本実施形態のラッチ回路７０のシミュレーション結果である。また、Ｏｕｔｂ（従来）及びＯｕｔ（従来）のグラフは、図２に示したラッチ回路７０において転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１と同一とした場合（すなわち従来構成）のシミュレーション結果である。 7 shows the potential Out of the data input terminal N1 of the latch circuit 70 a shift amount of V th varied from 0V to 3V, the result of calculating the potential during operation of the potential Outb data output terminal N2 is It is shown. Among the graphs in FIG. 7, the graphs Outb (present invention) and Out (present invention) are simulation results of the latch circuit 70 of the present embodiment shown in FIG. Further, the graph of Outb (conventional) and Out (conventional) shows the gate width W1 of the P-MOS transistor 73 of the feedback inverter 70f as the gate width of the P-MOS transistor 71 of the transfer inverter 70t in the latch circuit 70 shown in FIG. This is a simulation result when it is the same as (that is, a conventional configuration).

図７に示すように、Ｐ−ＭＯＳトランジスタ７１、７３のゲート幅が同一である従来構成では、Ｏｕｔｂ（従来）のグラフに示されるように、Ｖｔｈシフトが１．５Ｖの条件で電位Ｏｕｔｂが５Ｖに飽和するまでの時間が１０μｓ程度長くなっており、２Ｖ以上では書き込み時間が著しく長くなっている。
ところが、従来構成のラッチ回路のデータ入力端子Ｎ１の電位Ｏｕｔ（従来）については、帰還インバータのＰ−ＭＯＳトランジスタにもＶｔｈシフトが生じているにもかかわらず、書き込み時間はＶｔｈシフトが生じていない場合と同程度である。
なお、Ｏｕｔ（従来）のグラフでは、Ｖｔｈシフト０Ｖ〜３Ｖの複数のプロットが全く重なっているため、一本の曲線に見えている。 As shown in FIG. 7, in the conventional configuration in which the gate widths of the P-MOS transistors 71 and 73 are the same, as shown in the graph of Outb (conventional), the potential Outb is set under the condition that the Vth shift is 1.5V. The time to saturate at 5V is increased by about 10 μs, and at 2V or more, the writing time is remarkably increased.
However, for the potential of the data input terminal N1 of the latch circuit of the conventional configuration Out (conventional), in spite of the V th shift occurs in the P-MOS transistor of the feedback inverter, the writing time is V th shift occurs It is the same level as the case where it is not.
In the graph of Out (conventional), a plurality of plots with Vth shifts 0 V to 3 V are completely overlapped, so that they appear as a single curve.

このようにデータ入力端子Ｎ１の電位Ｏｕｔの遷移時間がＶｔｈシフトの影響を受けないのは、データ入力端子Ｎ１には選択トランジスタ４１のドレイン端子が接続されているため、選択トランジスタ４１を介して入力される画像信号によりデータ入力端子Ｎ１の電位Ｏｕｔが強制的に変更されるからである。 As described above, the transition time of the potential Out of the data input terminal N1 is not affected by the Vth shift because the drain terminal of the selection transistor 41 is connected to the data input terminal N1. This is because the potential Out of the data input terminal N1 is forcibly changed by the input image signal.

そこで本発明では、ラッチ回路７０のＰ−ＭＯＳトランジスタのうち、Ｖｔｈシフトの影響を大きく受ける転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１についてのみ、ゲート幅を大きくすることとしている。
このような構成とすることで、図７のＯｕｔｂ（本発明）のグラフに示されるように、データ出力端子Ｎ２の電位Ｏｕｔｂに対するＶｔｈシフトの影響を小さくすることができる。すなわち、データ出力端子Ｎ２の電位Ｏｕｔｂの遷移時間が、同等のＶｔｈシフト量の従来構成における遷移時間の半分程度となる。また本実施形態では、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅は変更していないが、図７のＯｕｔ（本発明）のグラフに示されるように、データ入力端子Ｎ１の電位Ｏｕｔの遷移時間はＶｔｈのシフト量に関わらず影響を受けない。 Therefore, in the present invention, the gate width is increased only for the P-MOS transistor 71 of the transfer inverter 70t that is greatly affected by the Vth shift among the P-MOS transistors of the latch circuit 70.
With such a configuration, the influence of the Vth shift on the potential Outb of the data output terminal N2 can be reduced as shown in the graph of Outb (present invention) in FIG. That is, the transition time of the potential Outb of the data output terminal N2 is about half of the transition time in the conventional configuration with the equivalent Vth shift amount. In this embodiment, the gate width of the P-MOS transistor 73 of the feedback inverter 70f is not changed. However, as shown in the graph of Out (present invention) in FIG. 7, the transition of the potential Out at the data input terminal N1. The time is not affected regardless of the shift amount of Vth .

このように本実施形態では、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を大きくすることでＶｔｈシフトの影響を小さくし、長期信頼性を確保することが可能である。本発明は、特に、１μｓ程度しか書き込み時間を確保できない点順次駆動方式の電気泳動表示装置に好適である。
さらに、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３にはゲート幅の小さいトランジスタを用いるため、素子面積の増加を抑えることができ、高精細化に適した構成となっている。 As described above, in this embodiment, it is possible to reduce the influence of the Vth shift by increasing the gate width of the P-MOS transistor 71 of the transfer inverter 70t, and to ensure long-term reliability. The present invention is particularly suitable for an electrophoretic display device of a dot-sequential driving method in which a writing time can be ensured only for about 1 μs.
Furthermore, since a transistor having a small gate width is used as the P-MOS transistor 73 of the feedback inverter 70f, an increase in the element area can be suppressed and the configuration is suitable for high definition.

さらに本実施形態では、ラッチ回路７０を構成する２つのＮ−ＭＯＳトランジスタ７２、７４のゲート幅も、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅よりも小さい長さとされている。これにより、ラッチ回路７０全体の素子面積の増加を抑えることができる。なお、本実施形態ではＮ−ＭＯＳトランジスタ７２、７４のゲート幅を帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１と同一としているが、Ｎ−ＭＯＳトランジスタ７２、７４のゲート幅を、Ｐ−ＭＯＳトランジスタ７３のゲート幅Ｗ１より小さくしてもよい。   Furthermore, in this embodiment, the gate widths of the two N-MOS transistors 72 and 74 constituting the latch circuit 70 are also smaller than the gate width of the P-MOS transistor 71 of the transfer inverter 70t. Thereby, an increase in the element area of the entire latch circuit 70 can be suppressed. In the present embodiment, the gate widths of the N-MOS transistors 72 and 74 are the same as the gate width W1 of the P-MOS transistor 73 of the feedback inverter, but the gate widths of the N-MOS transistors 72 and 74 are the same as those of the P-MOS. The gate width W1 of the transistor 73 may be smaller.

なお、本実施形態では、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅の５倍に設定したが、この構成に限定されるものではない。
少なくとも、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅よりも大きくすれば、Ｖｔｈシフトの影響を小さくする効果を得ることができる。また、Ｐ−ＭＯＳトランジスタ７１のゲート幅を、Ｐ−ＭＯＳトランジスタ７３のゲート幅の２倍以上とすれば、上記の効果を確実に得ることができる。 In the present embodiment, the gate width of the P-MOS transistor 71 of the transfer inverter 70t is set to five times the gate width of the P-MOS transistor 73 of the feedback inverter, but the present invention is not limited to this configuration.
If at least the gate width of the P-MOS transistor 71 of the transfer inverter 70t is made larger than the gate width of the P-MOS transistor 73 of the feedback inverter, an effect of reducing the influence of the Vth shift can be obtained. Further, if the gate width of the P-MOS transistor 71 is set to be twice or more the gate width of the P-MOS transistor 73, the above-described effect can be obtained with certainty.

さらに、ゲート幅を大きくするほど、Ｐ−ＭＯＳトランジスタ７１のオン電流（Ｉon）が大きくなるため、Ｖｔｈシフトの影響をより小さくすることができる。その一方で、ゲート幅を過度に大きくしてもＶｔｈシフトの影響を排除する効果は変わらず、素子面積が大きくなるのみであるから、Ｐ−ＭＯＳトランジスタ７１のゲート幅の上限は、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅の１０倍以下とすることが好ましい。Ｖｔｈシフトの影響を小さくする効果と、素子面積の増加とを勘案すれば、Ｐ−ＭＯＳトランジスタ７１のゲート幅の実用的な範囲は２倍以上５倍以下であり、２倍以上３倍以下とすることがより好ましい。 Furthermore, since the on-current (Ion) of the P-MOS transistor 71 increases as the gate width increases, the influence of the Vth shift can be further reduced. On the other hand, even if the gate width is excessively increased, the effect of eliminating the influence of the Vth shift is not changed, and only the element area is increased. Therefore, the upper limit of the gate width of the P-MOS transistor 71 is the feedback inverter. The gate width of the P-MOS transistor 73 is preferably 10 times or less. Considering the effect of reducing the influence of the Vth shift and the increase in the element area, the practical range of the gate width of the P-MOS transistor 71 is 2 to 5 times, and 2 to 3 times. More preferably.

（変形例）
上記実施形態では、第１及び第２のトランスミッションゲートＴＧ１、ＴＧ２からなるスイッチ回路８０を有する画素４０を備えた電気泳動表示装置１００について説明したが、本発明の技術範囲は上記実施形態に限定されるものではない。例えば、上記実施形態の電気泳動表示装置１００において、図８から図１０に示す画素４０Ａ〜４０Ｃを採用することもできる。
なお、以下の説明において、図１から図７と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。 (Modification)
In the above embodiment, the electrophoretic display device 100 including the pixel 40 having the switch circuit 80 including the first and second transmission gates TG1 and TG2 has been described. However, the technical scope of the present invention is limited to the above embodiment. It is not something. For example, in the electrophoretic display device 100 of the above-described embodiment, the pixels 40A to 40C illustrated in FIGS. 8 to 10 may be employed.
In the following description, the same components as those in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof is omitted.

［第１変形例］
図８は、第１変形例に係る画素４０Ａの回路構成図である。
画素４０Ａは、選択トランジスタ４１と、ラッチ回路７０と、スイッチ回路８０Ａと、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ａには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、第２の制御線９２が接続されている。 [First Modification]
FIG. 8 is a circuit configuration diagram of a pixel 40A according to the first modification.
The pixel 40A includes a selection transistor 41, a latch circuit 70, a switch circuit 80A, a pixel electrode 35, an electrophoretic element 32, and a common electrode 37. A scanning line 66, a data line 68, a low potential power line 49, a high potential power line 50, a first control line 91, and a second control line 92 are connected to the pixel 40A.

スイッチ回路８０Ａは、Ｎ−ＭＯＳトランジスタＴＲ１（第１のトランジスタ）と、Ｐ−ＭＯＳトランジスタＴＲ２（第２のトランジスタ）とを有する。
Ｎ−ＭＯＳトランジスタＴＲ１のソース端子は第１の制御線９１と接続され、ドレイン端子は画素電極３５と接続されている。ゲート端子はラッチ回路７０のデータ出力端子Ｎ２と接続されている。
Ｐ−ＭＯＳトランジスタＴＲ２のソース端子は第２の制御線９２と接続され、ドレイン端子は画素電極３５と接続されている。ゲート端子はラッチ回路７０のデータ出力端子Ｎ２と接続されている。 The switch circuit 80A includes an N-MOS transistor TR1 (first transistor) and a P-MOS transistor TR2 (second transistor).
The source terminal of the N-MOS transistor TR 1 is connected to the first control line 91, and the drain terminal is connected to the pixel electrode 35. The gate terminal is connected to the data output terminal N2 of the latch circuit 70.
The source terminal of the P-MOS transistor TR 2 is connected to the second control line 92, and the drain terminal is connected to the pixel electrode 35. The gate terminal is connected to the data output terminal N2 of the latch circuit 70.

上記構成を備えた画素４０Ａでは、ラッチ回路７０のデータ出力端子Ｎ２からハイレベル電位が出力されると、Ｎ−ＭＯＳトランジスタＴＲ１がオン状態となって第１の制御線９１と画素電極３５とが接続され、画素電極３５に第１の制御線９１の電位Ｓ１が入力される。一方、データ出力端子Ｎ２からローレベル電位が出力されると、Ｐ−ＭＯＳトランジスタＴＲ２がオン状態となって第２の制御線９２と画素電極３５とが接続され、画素電極３５の第２の制御線９２の電位Ｓ２が入力される。   In the pixel 40A having the above configuration, when a high level potential is output from the data output terminal N2 of the latch circuit 70, the N-MOS transistor TR1 is turned on, and the first control line 91 and the pixel electrode 35 are connected. The potential S1 of the first control line 91 is input to the pixel electrode 35. On the other hand, when a low level potential is output from the data output terminal N2, the P-MOS transistor TR2 is turned on, the second control line 92 and the pixel electrode 35 are connected, and the second control of the pixel electrode 35 is performed. The potential S2 of the line 92 is input.

このように、画素４０Ａは、図２に示した画素４０と全く同様に動作させることができる。
ただし、第１及び第２の制御線９１、９２の電位と、データ出力端子Ｎ２の電位との組み合わせによっては、画素電極３５に入力されるハイレベル電位がＮ−ＭＯＳトランジスタＴＲ１の閾値電圧分低くなり、あるいは、ローレベル電位がＰ−ＭＯＳトランジスタＴＲ２の閾値電圧分高くなる。 Thus, the pixel 40A can be operated in the same manner as the pixel 40 shown in FIG.
However, depending on the combination of the potentials of the first and second control lines 91 and 92 and the potential of the data output terminal N2, the high level potential input to the pixel electrode 35 is lowered by the threshold voltage of the N-MOS transistor TR1. Alternatively, the low level potential is increased by the threshold voltage of the P-MOS transistor TR2.

なお、画素４０Ａのスイッチ回路８０Ａは、２つのＰ−ＭＯＳトランジスタにより構成することもでき、２つのＮ−ＭＯＳトランジスタにより構成することもできる。また、Ｎ−ＭＯＳトランジスタＴＲ１のソース端子に第２の制御線９２を接続し、Ｐ−ＭＯＳトランジスタＴＲ２のソース端子に第１の制御線９１を接続した構成としてもよい。   Note that the switch circuit 80A of the pixel 40A can be configured by two P-MOS transistors or two N-MOS transistors. Further, the second control line 92 may be connected to the source terminal of the N-MOS transistor TR1, and the first control line 91 may be connected to the source terminal of the P-MOS transistor TR2.

［第２変形例］
図９は、第２変形例に係る画素４０Ｂの回路構成図である。
画素４０Ｂは、選択トランジスタ４１と、ラッチ回路７０Ｂと、スイッチ回路８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ｂには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、第２の制御線９２、反転走査線９３が接続されている。 [Second Modification]
FIG. 9 is a circuit configuration diagram of a pixel 40B according to a second modification.
The pixel 40B includes a selection transistor 41, a latch circuit 70B, a switch circuit 80, a pixel electrode 35, an electrophoretic element 32, and a common electrode 37. A scanning line 66, a data line 68, a low potential power line 49, a high potential power line 50, a first control line 91, a second control line 92, and an inversion scanning line 93 are connected to the pixel 40B.

ラッチ回路７０Ｂは、転送インバータ７０ｔと帰還インバータ７０ｆとをループ接続した構成については図２に示したラッチ回路７０と共通であるが、帰還インバータ７０ｆに、Ｐ−ＭＯＳトランジスタ７５（第１のスイッチングトランジスタ）と、Ｎ−ＭＯＳトランジスタ７６（第２のスイッチングトランジスタ）とが接続されている。   The latch circuit 70B has a configuration in which the transfer inverter 70t and the feedback inverter 70f are loop-connected in common with the latch circuit 70 shown in FIG. 2, but the P-MOS transistor 75 (first switching transistor) is connected to the feedback inverter 70f. ) And an N-MOS transistor 76 (second switching transistor).

Ｐ−ＭＯＳトランジスタ７５は、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３と高電位電源端子ＰＨとの間に接続されており、Ｐ−ＭＯＳトランジスタ７５のゲート端子は、選択トランジスタ４１のゲート端子とともに走査線６６に接続されている。
Ｎ−ＭＯＳトランジスタ７６は、帰還インバータ７０ｆのＮ−ＭＯＳトランジスタ７４と低電位電源端子ＰＬとの間に接続されており、Ｎ−ＭＯＳトランジスタ７６のゲート端子は、反転走査線９３に接続されている。反転走査線９３には、走査線６６を介して画素４０Ｂに入力される選択信号（Ｓｃａｎ）を反転させた反転選択信号（Ｓｃａｎｂ）が入力される。 The P-MOS transistor 75 is connected between the P-MOS transistor 73 of the feedback inverter 70 f and the high potential power supply terminal PH, and the gate terminal of the P-MOS transistor 75 together with the gate terminal of the selection transistor 41 is a scanning line. 66.
The N-MOS transistor 76 is connected between the N-MOS transistor 74 of the feedback inverter 70 f and the low potential power supply terminal PL, and the gate terminal of the N-MOS transistor 76 is connected to the inversion scanning line 93. . An inverted selection signal (Scan) obtained by inverting the selection signal (Scan) input to the pixel 40B via the scanning line 66 is input to the inverted scanning line 93.

上記構成を備えた画素４０Ｂでは、ラッチ回路７０Ｂの画像信号入力に際して、選択トランジスタ４１のゲート端子にハイレベルの選択信号が入力されると、Ｐ−ＭＯＳトランジスタ７５がオフ状態となる。また、反転走査線９３には、走査線６６の選択信号の反転信号であるローレベルの信号が入力され、Ｎ−ＭＯＳトランジスタ７６がオフ状態となる。   In the pixel 40B having the above configuration, when a high-level selection signal is input to the gate terminal of the selection transistor 41 when an image signal is input to the latch circuit 70B, the P-MOS transistor 75 is turned off. Further, a low level signal that is an inverted signal of the selection signal of the scanning line 66 is input to the inverted scanning line 93, and the N-MOS transistor 76 is turned off.

これにより、帰還インバータ７０ｆが電源オフ状態となるので、選択トランジスタ４１を介して入力される画像信号は、帰還インバータ７０ｆのトランジスタのドレイン電位と競合することなく確実にラッチ回路７０Ｂに入力される。さらに、本変形例では、ラッチ回路７０Ｂに対する書き込みが容易になるため、選択トランジスタ４１のオン電流が小さくてもよいため、選択トランジスタ４１のゲート幅を狭くして画素の素子面積を小さくすることも可能である。   As a result, the feedback inverter 70f is turned off, and the image signal input via the selection transistor 41 is reliably input to the latch circuit 70B without competing with the drain potential of the transistor of the feedback inverter 70f. Further, in this modification, since writing to the latch circuit 70B is facilitated, the on-current of the selection transistor 41 may be small. Therefore, the gate width of the selection transistor 41 may be narrowed to reduce the pixel element area. Is possible.

その後、走査線６６がローレベル、反転走査線９３がハイレベルに移行すると、Ｐ−ＭＯＳトランジスタ７５及びＮ−ＭＯＳトランジスタ７６がオン状態となって、帰還インバータ７０ｆが動作する。これにより、ラッチ回路７０Ｂは入力された画像信号を電位として保持する。
なお、画素４０Ｂにおけるスイッチ回路８０の動作は図２に示した画素４０と同様である。 Thereafter, when the scanning line 66 shifts to the low level and the inverted scanning line 93 shifts to the high level, the P-MOS transistor 75 and the N-MOS transistor 76 are turned on, and the feedback inverter 70f operates. As a result, the latch circuit 70B holds the input image signal as a potential.
The operation of the switch circuit 80 in the pixel 40B is the same as that of the pixel 40 shown in FIG.

［第３変形例］
図１０は、第３変形例に係る画素４０Ｃの回路構成図である。
画素４０Ｃは、選択トランジスタ４１と、ラッチ回路７０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ｃには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０が接続されている。
画素４０Ｃでは、ラッチ回路７０と画素電極３５との間にスイッチ回路８０が設けられておらず、ラッチ回路７０のデータ出力端子Ｎ２と画素電極３５とが直接接続されている。 [Third Modification]
FIG. 10 is a circuit configuration diagram of a pixel 40C according to the third modification.
The pixel 40 </ b> C includes a selection transistor 41, a latch circuit 70, a pixel electrode 35, an electrophoretic element 32, and a common electrode 37. A scanning line 66, a data line 68, a low potential power line 49, and a high potential power line 50 are connected to the pixel 40C.
In the pixel 40C, the switch circuit 80 is not provided between the latch circuit 70 and the pixel electrode 35, and the data output terminal N2 of the latch circuit 70 and the pixel electrode 35 are directly connected.

上記構成を備えた画素４０Ｃにおいても、ラッチ回路７０に画像信号を書き込むことで、ラッチ回路７０のデータ出力端子Ｎ２から画素電極３５に所定の電位を入力することができ、所望の階調の表示を得ることができる。   Also in the pixel 40C having the above-described configuration, by writing an image signal to the latch circuit 70, a predetermined potential can be input from the data output terminal N2 of the latch circuit 70 to the pixel electrode 35, and display of a desired gradation is performed. Can be obtained.

以上に詳細に説明した変形例に係る画素４０Ａ〜４０Ｃにおいても、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅よりも大きくすることで、Ｐ−ＭＯＳトランジスタにおけるＶｔｈシフトの影響を小さくすることができるので、ラッチ回路７０、７０Ｂの長期信頼性を確保することができる。 In the pixels 40A to 40C according to the modification described in detail above, the gate width of the P-MOS transistor 71 of the transfer inverter 70t is made larger than the gate width of the P-MOS transistor 73 of the feedback inverter 70f. Since the influence of the Vth shift in the P-MOS transistor can be reduced, the long-term reliability of the latch circuits 70 and 70B can be ensured.

（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１１は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００及びその変形例の電気泳動表示装置からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。 (Electronics)
Next, a case where the electrophoretic display device 100 of each of the above embodiments is applied to an electronic device will be described.
FIG. 11 is a front view of the wrist watch 1000. The wrist watch 1000 includes a watch case 1002 and a pair of bands 1003 connected to the watch case 1002.
On the front surface of the watch case 1002, a display unit 1005 including the electrophoretic display device 100 of the above-described embodiment and the electrophoretic display device of the modification, a second hand 1021, a minute hand 1022, and an hour hand 1023 are provided. On the side surface of the watch case 1002, a crown 1010 and an operation button 1011 are provided as operation elements. The crown 1010 is connected to a winding stem (not shown) provided inside the case, and is integrally provided with the winding stem so that it can be pushed and pulled in multiple stages (for example, two stages) and can be rotated. . The display unit 1005 can display a background image, a character string such as date and time, or a second hand, a minute hand, and an hour hand.

図１２は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００及びその変形例の電気泳動表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。   FIG. 12 is a perspective view illustrating a configuration of the electronic paper 1100. An electronic paper 1100 includes the electrophoretic display device 100 according to the above-described embodiment and the electrophoretic display device according to a modification thereof in a display area 1101. The electronic paper 1100 is flexible and includes a main body 1102 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図１３は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 13 is a perspective view showing the configuration of the electronic notebook 1200. An electronic notebook 1200 is obtained by bundling a plurality of the electronic papers 1100 and sandwiching them between covers 1201. The cover 1201 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、長期信頼性に優れた表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。 According to the wristwatch 1000, the electronic paper 1100, and the electronic notebook 1200 described above, the electrophoretic display device 100 according to the present invention is employed, so that the electronic apparatus includes a display unit having excellent long-term reliability.
In addition, said electronic device illustrates the electronic device which concerns on this invention, Comprising: The technical scope of this invention is not limited. For example, the electrophoretic display device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.

実施形態に係る電気泳動表示装置の概略構成図。1 is a schematic configuration diagram of an electrophoretic display device according to an embodiment. 画素の回路構成図。The circuit block diagram of a pixel. 電気泳動表示装置及びマイクロカプセルの断面図。Sectional drawing of an electrophoretic display device and a microcapsule. 電気泳動表示装置の動作説明図。FIG. 6 is an operation explanatory diagram of the electrophoretic display device. Ｖｔｈシフトの説明図。Explanatory drawing of Vth shift. Ｖｔｈシフトの経時変化を示すグラフ。The graph which shows the time-dependent change of Vth shift. 実施形態に係るラッチ回路のシミュレーション結果。The simulation result of the latch circuit which concerns on embodiment. 第１変形例に係る画素の回路構成図。The circuit block diagram of the pixel which concerns on a 1st modification. 第２変形例に係る画素の回路構成図。The circuit block diagram of the pixel which concerns on a 2nd modification. 第３変形例に係る画素の回路構成図。The circuit block diagram of the pixel which concerns on a 3rd modification. 電子機器の一例である腕時計の正面図。The front view of the wristwatch which is an example of an electronic device. 電子機器の一例である電子ペーパーの斜視図。The perspective view of the electronic paper which is an example of an electronic device. 電子機器の一例である電子ノートの斜視図。The perspective view of the electronic notebook which is an example of an electronic device.

符号の説明Explanation of symbols

１００ 電気泳動表示装置、５ 表示部、２０ マイクロカプセル、３２ 電気泳動素子、３５ 画素電極、３７ 共通電極、４０，４０Ａ，４０Ｂ，４０Ｃ 画素、７０，７０Ｂ ラッチ回路、７１，７３，７５，ＴＲ２ Ｐ−ＭＯＳトランジスタ、７２，７４，７６，ＴＲ１ Ｎ−ＭＯＳトランジスタ、８０，８０Ａ スイッチ回路、ＴＧ１ 第１のトランスミッションゲート、ＴＧ２ 第２のトランスミッションゲート   100 electrophoretic display device, 5 display unit, 20 microcapsule, 32 electrophoretic element, 35 pixel electrode, 37 common electrode, 40, 40A, 40B, 40C pixel, 70, 70B latch circuit, 71, 73, 75, TR2 P -MOS transistor, 72, 74, 76, TR1 N-MOS transistor, 80, 80A switch circuit, TG1 first transmission gate, TG2 second transmission gate

Claims (10)

一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路と、前記ラッチ回路と前記画素電極との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を備えた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。 An electrophoretic element including electrophoretic particles is sandwiched between a pair of substrates, and the display unit includes a plurality of pixels. For each pixel, a pixel electrode, a selection transistor, the pixel electrode, and the selection transistor Electrophoresis provided with a latch circuit connected in between and a switch circuit connected between the latch circuit and the pixel electrode, and comprising first and second control lines connected to the switch circuit A display device,
An electrophoretic display device, wherein a gate width of a P-MOS transistor constituting a transfer inverter of the latch circuit is larger than a gate width of a P-MOS transistor constituting a feedback inverter of the latch circuit. 前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の２倍以上であることを特徴とする請求項１に記載の電気泳動表示装置。   2. The electrophoretic display device according to claim 1, wherein the gate width of the P-MOS transistor of the transfer inverter is at least twice the gate width of the P-MOS transistor of the feedback inverter. 前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下であることを特徴とする請求項１に記載の電気泳動表示装置。   2. The electrophoretic display device according to claim 1, wherein a gate width of the P-MOS transistor of the transfer inverter is 10 times or less of a gate width of the P-MOS transistor of the feedback inverter. 前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の５倍以下であることを特徴とする請求項１に記載の電気泳動表示装置。   2. The electrophoretic display device according to claim 1, wherein the gate width of the P-MOS transistor of the transfer inverter is not more than five times the gate width of the P-MOS transistor of the feedback inverter. 前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記転送インバータのＮ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気泳動表示装置。   3. The electrophoretic display device according to claim 1, wherein a gate width of the P-MOS transistor of the transfer inverter is larger than a gate width of the N-MOS transistor of the transfer inverter. 前記スイッチ回路が、第１及び第２のトランスミッションゲートを有しており、前記第１のトランスミッションゲートと前記第１の制御線とが接続され、前記第２のトランスミッションゲートと前記第２の制御線とが接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。   The switch circuit includes first and second transmission gates, the first transmission gate and the first control line are connected, and the second transmission gate and the second control line are connected. The electrophoretic display device according to claim 1, wherein the electrophoretic display device is connected to the electrophoretic display device. 前記スイッチ回路が、第１のトランジスタと第２のトランジスタとを有しており、前記第１の制御線と前記第１のトランジスタとが接続され、前記第２の制御線と前記第２のトランジスタとが接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。   The switch circuit includes a first transistor and a second transistor, the first control line and the first transistor are connected, and the second control line and the second transistor are connected. The electrophoretic display device according to claim 1, wherein the electrophoretic display device is connected to the electrophoretic display device. 前記ラッチ回路に、前記帰還インバータに対する高電位側の電源入力をスイッチングする第１のスイッチングトランジスタと、前記帰還インバータに対する低電位側の電源入力をスイッチングする第２のスイッチングトランジスタとが設けられており、
前記第１及び第２のスイッチングトランジスタの少なくとも一方のゲート端子に、前記選択トランジスタのゲート端子に入力される選択信号を反転させた反転選択信号を供給する反転走査線が接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。 The latch circuit is provided with a first switching transistor that switches a high-potential side power input to the feedback inverter, and a second switching transistor that switches a low-potential side power input to the feedback inverter,
An inversion scanning line for supplying an inversion selection signal obtained by inverting a selection signal input to the gate terminal of the selection transistor is connected to at least one gate terminal of the first and second switching transistors. The electrophoretic display device according to any one of claims 1 to 5. 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。 An electrophoretic element including electrophoretic particles is sandwiched between a pair of substrates, and the display unit includes a plurality of pixels. For each pixel, a pixel electrode, a selection transistor, the pixel electrode, and the selection transistor An electrophoretic display device provided with a latch circuit connected therebetween,
An electrophoretic display device, wherein a gate width of a P-MOS transistor constituting a transfer inverter of the latch circuit is larger than a gate width of a P-MOS transistor constituting a feedback inverter of the latch circuit. 請求項１から９のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electrophoretic display device according to claim 1.
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