JP2011150009A - Electrooptical device, method of driving the same, and electronic apparatus - Google Patents

Electrooptical device, method of driving the same, and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrooptical device that is driven at high voltage, and enabled to operate with low power consumption by using data signals of low voltage, and to provide a method of driving the electrooptical device and an electronic apparatus. <P>SOLUTION: In an electrophoretic display device, every pixel 40 is provided with a pixel electrode 35, a selection transistor TRs, a first transistor TR1 to a third transistor TR3, storage capacitors C1, C2, a boosting control line 102, and a reference potential line 103. An electrode 20a of the storage capacitor C1 is connected to a drain of the selection transistor TRs, an electrode 20b is connected to the reference potential line 103, an electrode 21a of the storage capacitor C2 is connected to a drain of the first transistor TR1, and an electrode 21b is connected to a source of the second transistor TR2. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、電気光学装置、電気光学装置の駆動方法、電子機器に関するものである。   The present invention relates to an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus.

従来、画素部に昇圧回路が設けられた表示装置であって、画素内において画素電極の電圧を昇圧させることで表示素子の駆動に必要な高電圧を生成する、という技術が存在する(特許文献1)。   2. Description of the Related Art Conventionally, there is a display device in which a booster circuit is provided in a pixel portion, and there is a technique for generating a high voltage necessary for driving a display element by boosting the voltage of a pixel electrode in the pixel (Patent Document). 1).

特開2009−109600号公報JP 2009-109600 A

しかしながら上記の発明では、選択トランジスタのソース・ドレイン間に昇圧後の高電圧が印加されてしまう。選択トランジスタにソース・ドレイン耐圧以上の高電圧が印加されると、表示不良に繋がるおそれがあるため、画素内で生成される高電圧をトランジスタのソース・ドレイン耐圧の範囲内に限定しなければならない。   However, in the above invention, a high voltage after boosting is applied between the source and drain of the selection transistor. If a high voltage higher than the source / drain breakdown voltage is applied to the selection transistor, it may lead to display failure. Therefore, the high voltage generated in the pixel must be limited within the range of the source / drain breakdown voltage of the transistor. .

例えば、図15には、トランジスタTR11,TR12,TR13,保持容量C9,画素電極35,電気泳動素子32、共通電極37、走査線66、データ線68、昇圧制御線102及び基準電位線103を備えた画素回路が示されている。このような画素回路の場合、トランジスタTR11のソース・ドレイン耐圧が15V程度のとき、トランジスタTR11を介して保持容量C9に所定の電圧を書き込み(図15(a))、トランジスタTR13を介して保持容量C9の電圧を昇圧させた後(図15(b))、次の行で0Vを書き込もうとすると、トランジスタTR11の両端の電位差が30Vとなり(図15(c))、耐圧を越える高い電圧がかかってしまう。このため、トランジスタTR11のソース・ドレイン耐圧までしか昇圧することができない。   For example, FIG. 15 includes transistors TR11, TR12, TR13, a storage capacitor C9, a pixel electrode 35, an electrophoretic element 32, a common electrode 37, a scanning line 66, a data line 68, a boost control line 102, and a reference potential line 103. A pixel circuit is shown. In such a pixel circuit, when the source / drain withstand voltage of the transistor TR11 is about 15V, a predetermined voltage is written to the storage capacitor C9 through the transistor TR11 (FIG. 15A), and the storage capacitor through the transistor TR13. After boosting the voltage of C9 (FIG. 15B), when trying to write 0V in the next row, the potential difference between both ends of the transistor TR11 becomes 30V (FIG. 15C), and a high voltage exceeding the breakdown voltage is applied. End up. For this reason, the voltage can be boosted only to the source / drain breakdown voltage of the transistor TR11.

本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした電気光学装置、電気光学装置の駆動方法、電子機器を提供することを目的の一つとしている。   The present invention has been made in view of the above-described problems of the prior art, and is an electro-optical device that can generate a high voltage exceeding the withstand voltage of a semiconductor element constituting a pixel circuit in the pixel, and driving of the electro-optical device. One of the purposes is to provide a method and an electronic device.

本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、前記画素毎に、画素電極と、選択トランジスタと、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1の保持容量と、第2の保持容量と、昇圧制御線と、基準電位線と、が設けられ、前記走査線に、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタの各々のゲートが接続され、前記データ線に前記第3トランジスタのソースが接続されており、前記選択トランジスタのソースが前記データ線に接続され、ドレインが前記第1トランジスタのソースに接続され、前記第1トランジスタのドレインが前記画素電極に接続され、前記第2トランジスタのソースが前記第3トランジスタのドレインに接続され、ドレインが前記基準電位線に接続され、前記第3トランジスタのゲートが前記昇圧制御線に接続され、前記第1の保持容量の一方の電極が前記選択トランジスタの前記ドレインに接続され、他方の電極が前記基準電位線に接続され、前記第2の保持容量の一方の電極が前記第1トランジスタのドレインに接続され、他方の電極が前記第2トランジスタのソースに接続されていることを特徴とする。   In order to solve the above-described problem, an electro-optical device according to an aspect of the invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other, and the scanning lines. And a pixel formed corresponding to a crossing portion of the data line, and for each pixel, a pixel electrode, a selection transistor, a first transistor, a second transistor, A third transistor, a first storage capacitor, a second storage capacitor, a boost control line, and a reference potential line are provided, and the selection transistor, the first transistor, and the second transistor are provided on the scanning line. The gates of the transistors are connected, the source of the third transistor is connected to the data line, the source of the selection transistor is connected to the data line, and the drain is connected to the first transistor. A drain of the first transistor is connected to the pixel electrode; a source of the second transistor is connected to a drain of the third transistor; a drain is connected to the reference potential line; The gates of three transistors are connected to the boost control line, one electrode of the first storage capacitor is connected to the drain of the selection transistor, the other electrode is connected to the reference potential line, and the second One electrode of the storage capacitor is connected to the drain of the first transistor, and the other electrode is connected to the source of the second transistor.

本発明によれば、第1の保持容量に所定の電圧を保持させることで、昇圧制御線を介して電圧制御された第2の保持容量の高電圧が選択トランジスタに直接印加されないようになる。これにより、従来では選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態ではこれを越える高電圧を生成することが可能となる。よって、表示素子の駆動に必要な高電圧を効率よく生成することができる。   According to the present invention, by holding the predetermined voltage in the first holding capacitor, the high voltage of the second holding capacitor that is voltage-controlled via the boost control line is not directly applied to the selection transistor. As a result, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present embodiment, a high voltage exceeding this can be generated. Therefore, a high voltage necessary for driving the display element can be efficiently generated.

また、前記画素毎に、前記第2トランジスタのソースに一方の電極が接続された第3の保持容量をさらに有することが好ましい。
本発明によれば、第3の保持容量を備えたことにより、昇圧制御線の電圧変化に伴う保持容量の電極の電位変動が抑えられ、保持容量の電圧低下が抑制されて高電圧に保持できる。
It is preferable that each pixel further includes a third storage capacitor in which one electrode is connected to the source of the second transistor.
According to the present invention, since the third storage capacitor is provided, the potential fluctuation of the electrode of the storage capacitor due to the voltage change of the boost control line can be suppressed, and the voltage drop of the storage capacitor can be suppressed and held at a high voltage. .

また、前記第3の保持容量が前記昇圧制御線と前記第2の保持容量の前記他の電極との間の寄生容量よりも大きいことが好ましい。
本発明によれば、第2の保持容量の電極の電位変動が生じにくくなり、第2の保持容量の低下を防止できる。
Further, it is preferable that the third storage capacitor is larger than a parasitic capacitance between the boost control line and the other electrode of the second storage capacitor.
According to the present invention, the potential fluctuation of the electrode of the second storage capacitor is unlikely to occur, and a decrease in the second storage capacitor can be prevented.

また、第1の前記走査線に対応する前記基準電位線が、前記第1の走査線と隣り合う第2の前記走査線であることを特徴とする請求項2記載の電気光学装置。
本発明によれば、第1の走査線に対応する基準電位線として第2の走査線を機能させることが可能になる。これにより、基準電位線を別途配線する必要がなくなるので、装置構成が簡素化されて製造も容易となる。
3. The electro-optical device according to claim 2, wherein the reference potential line corresponding to the first scanning line is the second scanning line adjacent to the first scanning line.
According to the present invention, the second scanning line can be made to function as a reference potential line corresponding to the first scanning line. This eliminates the need to separately provide a reference potential line, thereby simplifying the device configuration and facilitating manufacture.

本発明の電気光学装置の駆動方法は、一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備え、前記画素毎に、画素電極と、選択トランジスタと、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1の保持容量と、第2の保持容量と、昇圧制御線と、基準電位線と、が設けられ、前記走査線に、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタの各々のゲートが接続され、前記データ線に前記第3トランジスタのソースが接続されており、前記選択トランジスタのソースが前記データ線に接続され、ドレインが前記第1トランジスタのソースに接続され、前記第1トランジスタのドレインが前記画素電極に接続され、前記第2トランジスタのソースが前記第3トランジスタのドレインに接続され、ドレインが前記基準電位線に接続され、前記第3トランジスタのゲートが前記昇圧制御線に接続され、前記第1の保持容量の一方の電極が前記選択トランジスタの前記ドレインに接続され、他方の電極が前記基準電位線に接続され、前記第2の保持容量の一方の電極が前記第1トランジスタのドレインに接続され、他方の電極が前記第2トランジスタのソースに接続されている電気光学装置の駆動方法であって、複数の前記画素が配列された表示部に画像を表示させる画像表示期間において、前記走査線を選択し、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタがオン状態とされ、前記第3トランジスタがオフ状態とされた際に、前記基準電位線がローレベルとされ、前記第1の保持容量および第2の保持容量に前記データ線を介して第1の信号電圧が書き込まれる第1書込みステップと、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタがオフ状態とされ、前記第3トランジスタがオン状態とされた際に、前記データ線を介して前記第2の保持容量に第2の信号電圧が書き込まれる第2書込みステップ、とを有することを特徴とする。   The driving method of the electro-optical device according to the present invention includes a plurality of scanning lines and a plurality of data lines that sandwich an electro-optical layer between a pair of substrates and extend in directions intersecting each other, and the scanning lines and the data lines. Each of the pixels, a pixel electrode, a selection transistor, a first transistor, a second transistor, a third transistor, a first storage capacitor, A second storage capacitor, a boost control line, and a reference potential line are provided, and the gates of the selection transistor, the first transistor, and the second transistor are connected to the scanning line, and the data line And the source of the third transistor is connected to the data line, the drain of the selection transistor is connected to the source of the first transistor, and the first transistor is connected to the source of the first transistor. The drain of the transistor is connected to the pixel electrode, the source of the second transistor is connected to the drain of the third transistor, the drain is connected to the reference potential line, and the gate of the third transistor is connected to the boost control line. Connected, one electrode of the first storage capacitor is connected to the drain of the selection transistor, the other electrode is connected to the reference potential line, and one electrode of the second storage capacitor is connected to the first An electro-optical device driving method in which a drain of a transistor is connected and the other electrode is connected to a source of the second transistor, and an image display period in which an image is displayed on a display unit in which a plurality of the pixels are arranged The scanning line is selected, and the selection transistor, the first transistor, and the second transistor are turned on, When the third transistor is turned off, the reference potential line is set to a low level, and the first signal voltage is written to the first storage capacitor and the second storage capacitor via the data line. A first writing step, and when the selection transistor, the first transistor, and the second transistor are turned off, and the third transistor is turned on, the second storage capacitor via the data line And a second writing step in which the second signal voltage is written.

本発明では、第1書き込みステップにおいて第1の保持容量及び第2の保持容量に第1の信号電圧を保持させ、第2書き込みステップにおいて第2の保持容量の保持電圧を第2の信号電圧によって昇圧させることとする。本発明によれば、第2の保持容量の高電圧が選択トランジスタに直接印加されないようになる。これにより、従来においては選択トランジスタのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本発明ではこれを超える高電圧を生成することが可能となる。よって、高電圧を必要とする表示素子の駆動が可能となる。   In the present invention, the first holding capacitor and the second holding capacitor hold the first signal voltage in the first writing step, and the holding voltage of the second holding capacitor is set by the second signal voltage in the second writing step. The pressure is increased. According to the present invention, the high voltage of the second storage capacitor is not directly applied to the selection transistor. Thus, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor can be generated, but in the present invention, a high voltage exceeding this can be generated. Therefore, it is possible to drive a display element that requires a high voltage.

また、一本の前記走査線に属する複数の前記画素に対して、前記第1書込みステップ及び前記第2書込みステップを連続して行うことが好ましい。
本発明によれば、各走査線に属する画素電極に対して第1の信号電位および第2の信号電位を連続して印加することとなる。
In addition, it is preferable that the first writing step and the second writing step are successively performed on the plurality of pixels belonging to one scanning line.
According to the present invention, the first signal potential and the second signal potential are successively applied to the pixel electrodes belonging to each scanning line.

また、前記表示部の全ての前記画素に対して前記第1書込みステップを実施した後、全ての前記画素に対して前記第2書込みステップを実施することが好ましい。
本発明によれば、各書込みステップにおいて、全行の走査線に対し同じ電圧を印加すればよいため、制御が容易になるとともに電力消費が軽減される。
In addition, it is preferable that after the first writing step is performed on all the pixels of the display unit, the second writing step is performed on all the pixels.
According to the present invention, since the same voltage has only to be applied to the scanning lines of all rows in each writing step, control is facilitated and power consumption is reduced.

本発明の電子機器は、先に記載の電気光学装置を備えたことを特徴とする。
本発明によれば、画素回路を構成する半導体素子の耐圧を超える高電圧を画素内で生成可能とした表示装置を具備しているので、高電圧駆動の電子機器が得られる。
An electronic apparatus according to an aspect of the invention includes the electro-optical device described above.
According to the present invention, since the display device capable of generating in the pixel a high voltage exceeding the withstand voltage of the semiconductor elements constituting the pixel circuit is provided, an electronic device driven at a high voltage can be obtained.

第1実施形態における電気泳動表示装置の概略構成図。1 is a schematic configuration diagram of an electrophoretic display device according to a first embodiment. 第1実施形態における1画素の回路構成図。The circuit block diagram of 1 pixel in 1st Embodiment. 表示部における電気泳動表示装置の部分断面図。The fragmentary sectional view of the electrophoretic display device in a display part. 電気泳動表示素子の動作説明図。FIG. 5 is an operation explanatory diagram of an electrophoretic display element. 第1実施形態における画像表示期間におけるタイミングチャート。The timing chart in the image display period in 1st Embodiment. 第1書込みステップにおける駆動模式図。The drive schematic diagram in a 1st writing step. 第2書込みステップにおける駆動模式図。Drive schematic diagram in the second writing step. 画像表示期間における他の駆動方法によるタイミングチャート。The timing chart by the other drive method in an image display period. 画素回路に生じる寄生容量を示す。3 shows parasitic capacitance generated in a pixel circuit. 第2実施形態における1画素の回路構成図。The circuit block diagram of 1 pixel in 2nd Embodiment. 第2実施形態の第2書込みステップにおける駆動模式図。The drive schematic diagram in the 2nd writing step of 2nd Embodiment. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 従来の問題点を示す図。The figure which shows the conventional problem.

以下、図面を用いて本発明に係る電気光学装置及び電子機器の実施の形態について説明する。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
Embodiments of an electro-optical device and an electronic apparatus according to the present invention will be described below with reference to the drawings.
The scope of the present invention is not limited to the following embodiment, and can be arbitrarily changed within the scope of the technical idea of the present invention. Moreover, in the following drawings, in order to make each structure easy to understand, the actual structure may be different from the scale, number, or the like in each structure.

(第1の実施形態)
図1は、本発明の電気光学装置の一実施形態である電気泳動表示装置100の概略構成図である。
電気泳動表示装置100(電気光学装置)は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、共通電源変調回路64、及び電圧制御回路51が配置されている。走査線駆動回路61、データ線駆動回路62、共通電源変調回路64及び電圧制御回路51は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
(First embodiment)
FIG. 1 is a schematic configuration diagram of an electrophoretic display device 100 which is an embodiment of the electro-optical device of the present invention.
The electrophoretic display device 100 (electro-optical device) includes a display unit 5 in which a plurality of pixels 40 are arranged in a matrix. Around the display unit 5, a scanning line driving circuit 61, a data line driving circuit 62, a controller (control unit) 63, a common power supply modulation circuit 64, and a voltage control circuit 51 are arranged. The scanning line driving circuit 61, the data line driving circuit 62, the common power supply modulation circuit 64, and the voltage control circuit 51 are connected to the controller 63, respectively. The controller 63 comprehensively controls these based on image data and synchronization signals supplied from the host device.

表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、電圧制御回路51から走査線66と平行して延びる複数の昇圧制御線102が設けられており、それぞれの配線は画素40と接続されている。また、共通電源変調回路64から延びる複数の基準電位線103も各画素40と接続されている。   In the display unit 5, a plurality of scanning lines 66 extending from the scanning line driving circuit 61 and a plurality of data lines 68 extending from the data line driving circuit 62 are formed, and the pixels 40 correspond to these intersecting positions. Is provided. In addition, a plurality of boost control lines 102 extending from the voltage control circuit 51 in parallel with the scanning lines 66 are provided, and each wiring is connected to the pixel 40. A plurality of reference potential lines 103 extending from the common power supply modulation circuit 64 are also connected to each pixel 40.

走査線駆動回路61は、m本の走査線66(Y1、Y2、…、Ym)を介して各々の画素40に接続されており、コントローラー63の制御のもと、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスタTRs(図2参照)のオンタイミングを規定する選択信号を、選択した走査線66を介して供給する。
データ線駆動回路62は、n本のデータ線68(X1、X2、…、Xn)を介して各々の画素40に接続されており、コントローラー63の制御のもと、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。
電圧制御回路51は、コントローラー63の制御のもと、上記の昇圧制御線102(L1、L2、…、Lm)の各々に供給すべき各種信号を生成する。
共通電源変調回路64は、コントローラー63の制御のもと、上記の基準電位線103の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断(ハイインピーダンス(Hi−Z)化)を行う。
The scanning line driving circuit 61 is connected to each pixel 40 via m scanning lines 66 (Y1, Y2,..., Ym). Under the control of the controller 63, the first to mth rows are connected. The scanning lines 66 are sequentially selected, and a selection signal defining the ON timing of the selection transistor TRs (see FIG. 2) provided in the pixel 40 is supplied via the selected scanning line 66.
The data line driving circuit 62 is connected to each pixel 40 via n data lines 68 (X1, X2,..., Xn), and corresponds to each pixel 40 under the control of the controller 63. An image signal defining pixel data is supplied to the pixel 40.
The voltage control circuit 51 generates various signals to be supplied to each of the boost control lines 102 (L1, L2,..., Lm) under the control of the controller 63.
The common power supply modulation circuit 64 generates various signals to be supplied to each of the reference potential lines 103 under the control of the controller 63, while electrically connecting and disconnecting these wires (high impedance (Hi− Z)).

また、本実施形態における書込極性については、電気泳動素子32に対して階調に応じた電圧を保持させる際に、共通電極37の電位Vcomよりも画素電極35の電位を高位側とする場合を正極性といい、低位側とする場合を負極性という。なお、共通電極37の電位Vcomを基準とし、Vcom=0Vとして、以後説明する。   As for the writing polarity in this embodiment, when the electrophoretic element 32 holds a voltage corresponding to the gradation, the potential of the pixel electrode 35 is higher than the potential Vcom of the common electrode 37. Is referred to as positive polarity, and the case of being on the lower side is referred to as negative polarity. The following description will be made assuming that Vcom = 0 V with reference to the potential Vcom of the common electrode 37.

図2は、画素40の回路構成図である。
画素40には、選択トランジスタTRsと、第1トランジスタTR1と、第2トランジスタTR2と、第3トランジスタTR3と、保持容量C1(第1の保持容量)と、保持容量C2(第2の保持容量)と、画素電極35と、電気泳動素子32と、共通電極37と、が設けられている。また、画素40には、走査線66と、データ線68と、昇圧制御線102と、基準電位線103とが接続されている。選択トランジスタTRsは、N−MOS(Negative Metal Oxide Semiconductor)トランジスタである。
なお、選択トランジスタTRsは、それと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、N−MOSトランジスタに代えてP−MOSトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
FIG. 2 is a circuit configuration diagram of the pixel 40.
The pixel 40 includes a selection transistor TRs, a first transistor TR1, a second transistor TR2, a third transistor TR3, a storage capacitor C1 (first storage capacitor), and a storage capacitor C2 (second storage capacitor). A pixel electrode 35, an electrophoretic element 32, and a common electrode 37. Further, the scanning line 66, the data line 68, the boost control line 102, and the reference potential line 103 are connected to the pixel 40. The selection transistor TRs is an N-MOS (Negative Metal Oxide Semiconductor) transistor.
Note that the selection transistor TRs may be replaced with another type of switching element having the same function. For example, a P-MOS transistor may be used instead of the N-MOS transistor, and an inverter or a transmission gate may be used.

選択トランジスタTRs、第1トランジスタTR1及び第2トランジスタTR2の各ゲートには走査線66が接続されている。選択トランジスタTRsのソースにはデータ線68が接続され、ドレインには第1トランジスタTR1のソースが接続されている。第1トランジスタTR1のドレインには画素電極35が接続されている。
第2トランジスタTR2のソースには第3トランジスタTR3のドレインが接続され、ドレインには基準電位線103が接続されている。
第3トランジスタTR3のゲートには昇圧制御線102が接続され、ソースにデータ線68が接続され、ドレインに上記第2トランジスタTR2のソースが接続されている。
A scanning line 66 is connected to each gate of the selection transistor TRs, the first transistor TR1, and the second transistor TR2. The data line 68 is connected to the source of the selection transistor TRs, and the source of the first transistor TR1 is connected to the drain. A pixel electrode 35 is connected to the drain of the first transistor TR1.
The drain of the third transistor TR3 is connected to the source of the second transistor TR2, and the reference potential line 103 is connected to the drain.
The boost control line 102 is connected to the gate of the third transistor TR3, the data line 68 is connected to the source, and the source of the second transistor TR2 is connected to the drain.

保持容量C1,C2は、後述する素子基板30上に形成され、誘電体膜を介して対向配置された一対の電極からなる。
保持容量C1は、選択トランジスタTRsと第1トランジスタTR1との間に一方の電極20aを接続され、他方の電極20bは基準電位線103に接続されている。保持容量C1は選択トランジスタTRsを介して書き込まれたデータ線68からの画像データ電圧で充電される。
保持容量C2は、第1トランジスタTR1と画素電極35との間に一方の電極21aを接続され、他方の電極21bに第2トランジスタTR2のソースと第3トランジスタTR3のドレインが接続されている。この保持容量C2に第3トランジスタTR3を介して書き込まれたデータ線68からの画像データ電圧により画素電極35側の一方の電極21aが昇圧される。保持容量C1は選択トランジスタTRsを介して書き込まれたデータ線68からの画像データ電圧で充電される。
The holding capacitors C1 and C2 are formed on an element substrate 30 to be described later, and are composed of a pair of electrodes arranged to face each other with a dielectric film therebetween.
In the storage capacitor C1, one electrode 20a is connected between the selection transistor TRs and the first transistor TR1, and the other electrode 20b is connected to the reference potential line 103. The storage capacitor C1 is charged with the image data voltage from the data line 68 written via the selection transistor TRs.
In the storage capacitor C2, one electrode 21a is connected between the first transistor TR1 and the pixel electrode 35, and the source of the second transistor TR2 and the drain of the third transistor TR3 are connected to the other electrode 21b. One electrode 21a on the pixel electrode 35 side is boosted by the image data voltage from the data line 68 written to the storage capacitor C2 via the third transistor TR3. The storage capacitor C1 is charged with the image data voltage from the data line 68 written via the selection transistor TRs.

電気泳動素子32は、画素電極35と共通電極37との間に挟持され、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。   The electrophoretic element 32 is sandwiched between the pixel electrode 35 and the common electrode 37, and is composed of a plurality of microcapsules each including electrophoretic particles.

次に、図3(a)は、表示部5における電気泳動表示装置100の部分断面図である。
電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。
Next, FIG. 3A is a partial cross-sectional view of the electrophoretic display device 100 in the display unit 5.
The electrophoretic display device 100 has a configuration in which an electrophoretic element 32 formed by arranging a plurality of microcapsules 20 is sandwiched between an element substrate 30 and a counter substrate 31.

表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスタTRsなどが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。   In the display unit 5, the circuit layer 34 on which the scanning lines 66, the data lines 68, the selection transistors TRs and the like shown in FIGS. 1 and 2 are formed is provided on the electrophoretic element 32 side of the element substrate 30. A plurality of pixel electrodes 35 are arranged on the circuit layer 34.

素子基板30は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極35は、Cu(銅)箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Al(アルミニウム)、ITO(インジウム・スズ酸化物)などにより形成された電気泳動素子32に電圧を印加する電極である。   The element substrate 30 is a substrate made of glass, plastic, or the like and is not required to be transparent because it is disposed on the side opposite to the image display surface. The pixel electrode 35 has a voltage applied to an electrophoretic element 32 formed by laminating nickel plating and gold plating on a Cu (copper) foil in this order, Al (aluminum), ITO (indium tin oxide), or the like. Is an electrode to which is applied.

一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。
対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが、接着剤層33を介して接着されることで、素子基板30と対向基板31とが接合されている。
On the other hand, a common electrode 37 facing the plurality of pixel electrodes 35 is formed on the counter substrate 31 on the side of the electrophoretic element 32, and the electrophoretic element 32 is provided on the common electrode 37.
The counter substrate 31 is a substrate made of glass, plastic, or the like, and is a transparent substrate because it is disposed on the image display side. The common electrode 37 is an electrode for applying a voltage to the electrophoretic element 32 together with the pixel electrode 35, and is formed of MgAg (magnesium silver), ITO (indium tin oxide), IZO (indium zinc oxide) or the like. It is a transparent electrode.
The electrophoretic element 32 and the pixel electrode 35 are bonded via the adhesive layer 33, so that the element substrate 30 and the counter substrate 31 are bonded.

なお、電気泳動素子32は、あらかじめ対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。   In general, the electrophoretic element 32 is formed in advance on the counter substrate 31 side, and is handled as an electrophoretic sheet including the adhesive layer 33. In the manufacturing process, the electrophoretic sheet is handled in a state where a protective release sheet is attached to the surface of the adhesive layer 33. And the display part 5 is formed by sticking the said electrophoretic sheet which peeled the release sheet with respect to the element board | substrate 30 (The pixel electrode 35, various circuits, etc.) which were manufactured separately. For this reason, the adhesive layer 33 exists only on the pixel electrode 35 side.

図3(b)は、マイクロカプセル20の模式断面図である。マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とを封入した球状体である。マイクロカプセル20は、図3(a)に示すように共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置される。   FIG. 3B is a schematic cross-sectional view of the microcapsule 20. The microcapsule 20 has a particle size of, for example, about 50 μm and encloses therein a dispersion medium 21, a plurality of white particles (electrophoretic particles) 27, and a plurality of black particles (electrophoretic particles) 26. It is a spherical body. As shown in FIG. 3A, the microcapsule 20 is sandwiched between the common electrode 37 and the pixel electrode 35, and one or more microcapsules 20 are disposed in one pixel 40.

マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
The outer shell portion (wall film) of the microcapsule 20 is formed using a translucent polymer resin such as an acrylic resin such as polymethyl methacrylate or polyethyl methacrylate, a urea resin, or gum arabic.
The dispersion medium 21 is a liquid that disperses the white particles 27 and the black particles 26 in the microcapsules 20. Examples of the dispersion medium 21 include water, alcohol solvents (methanol, ethanol, isopropanol, butanol, octanol, methyl cellosolve, etc.), esters (ethyl acetate, butyl acetate, etc.), ketones (acetone, methyl ethyl ketone, methyl isobutyl ketone, etc.). ), Aliphatic hydrocarbons (pentane, hexane, octane, etc.), alicyclic hydrocarbons (cyclohexane, methylcyclohexane, etc.), aromatic hydrocarbons (benzene, toluene, benzenes having a long-chain alkyl group ( Xylene, hexylbenzene, hebutylbenzene, octylbenzene, nonylbenzene, decylbenzene, undecylbenzene, dodecylbenzene, tridecylbenzene, tetradecylbenzene)), halogenated hydrocarbons (methylene chloride, chloroform, tetrachloride) Element, and 1,2-dichloroethane), can be exemplified a carboxylate, it may be other oils. These substances can be used alone or as a mixture, and a surfactant or the like may be further blended.

白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色などを表示することができる。
なお着色した分散媒21中に単色粒子を分散させたものでも良い。
The white particles 27 are particles (polymer or colloid) made of a white pigment such as titanium dioxide, zinc white, and antimony trioxide, and are used, for example, by being negatively charged. The black particles 26 are particles (polymer or colloid) made of a black pigment such as aniline black or carbon black, and are used by being charged positively, for example.
These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the black particles 26 and the white particles 27, for example, pigments such as red, green, and blue may be used. According to such a configuration, red, green, blue, or the like can be displayed on the display unit 5.
It is also possible to disperse monochromatic particles in a colored dispersion medium 21.

図4は、電気泳動素子の動作説明図である。図4(a)は、画素40を白表示する場合、図4(b)は、画素40を黒表示する場合をそれぞれ示している。
図4(a)に示す白表示の場合には、共通電極37が相対的に高電位、画素電極35が相対的に低電位に保持される。これにより、負に帯電した白色粒子27が共通電極37に引き寄せられる一方、正に帯電した黒色粒子26が画素電極35に引き寄せられる。その結果、表示面側となる共通電極37側からこの画素を見ると、白色(W)が認識される。
図4(b)に示す黒表示の場合、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色(B)が認識される。
FIG. 4 is an operation explanatory diagram of the electrophoretic element. 4A shows a case where the pixel 40 displays white, and FIG. 4B shows a case where the pixel 40 displays black.
In the case of white display shown in FIG. 4A, the common electrode 37 is held at a relatively high potential and the pixel electrode 35 is held at a relatively low potential. As a result, the negatively charged white particles 27 are attracted to the common electrode 37, while the positively charged black particles 26 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side which is the display surface side, white (W) is recognized.
In the case of black display shown in FIG. 4B, the common electrode 37 is held at a relatively low potential, and the pixel electrode 35 is held at a relatively high potential. As a result, the positively charged black particles 26 are attracted to the common electrode 37, while the negatively charged white particles 27 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side, black (B) is recognized.

[駆動方法]
次に、本実施形態の電気泳動表示装置100の駆動方法について説明する。図5は電気泳動表示装置100の駆動方法のタイミングチャートである。図6及び図7は、駆動模式図である。
図5には、電気泳動表示装置100の全白表示とされた表示部5に黒表示画像を表示させる画像表示期間ST11において、1つの画素40についての共通電極37(電位Vcom)の電位を基準とした、走査線66の電圧波形G(i)、データ線68の電圧波形S(i)、昇圧制御線102の電圧波形Gn1、保持容量C1の一方の電極20aの電圧波形Vh1a、保持容量C2の一方の電極21aの電圧波形Vh2a、保持容量C2の他方の電極21bの電圧波形Vh2bが示されている。
[Driving method]
Next, a driving method of the electrophoretic display device 100 of the present embodiment will be described. FIG. 5 is a timing chart of the driving method of the electrophoretic display device 100. 6 and 7 are driving schematic diagrams.
In FIG. 5, the potential of the common electrode 37 (potential Vcom) for one pixel 40 is used as a reference in the image display period ST11 in which a black display image is displayed on the display unit 5 that is displayed in all white of the electrophoretic display device 100. The voltage waveform G (i) of the scanning line 66, the voltage waveform S (i) of the data line 68, the voltage waveform Gn1 of the boost control line 102, the voltage waveform Vh1a of one electrode 20a of the storage capacitor C1, and the storage capacitor C2 The voltage waveform Vh2a of one electrode 21a and the voltage waveform Vh2b of the other electrode 21b of the storage capacitor C2 are shown.

なお、共通電極37(電位Vcom)の電位を基準(0V)としてあるので、保持容量C2の一方の電極21a側に接続された画素電極35の電圧が電気泳動素子32に印加する電圧となる。
また、データ信号の電圧範囲は0V〜15Vであり、各トランジスタTRs,TR1,TR2,TR3のソース・ドレイン耐圧は15Vとされ、ゲートがHighのときにONするものとする。
Since the potential of the common electrode 37 (potential Vcom) is set as a reference (0 V), the voltage of the pixel electrode 35 connected to the one electrode 21a side of the storage capacitor C2 is a voltage applied to the electrophoretic element 32.
The voltage range of the data signal is 0 V to 15 V, the source / drain withstand voltage of each transistor TRs, TR1, TR2, TR3 is 15 V, and it is turned on when the gate is High.

画像表示期間ST11では、保持容量C1に所定の電位を書き込む第1書込みステップS201と、保持容量C2に所定の電位を書き込む第2書込みステップS202とを実施する。   In the image display period ST11, a first writing step S201 for writing a predetermined potential in the holding capacitor C1 and a second writing step S202 for writing a predetermined potential in the holding capacitor C2 are performed.

画像表示期間ST11では、まず、タイミングT1において、走査線駆動回路61により各行の走査線66を順次選択する。選択された走査線66には、図5及び図6(a)に示すように、選択トランジスタTRs、第1トランジスタTR1及び第2トランジスタTR2をオン状態とする選択電圧Ve(例えば17V)が入力される。ここで、選択された走査線66(i行の走査線66)に接続された選択トランジスタTRs、第1トランジスタTR1及び第2トランジスタTR2はそれぞれオン状態とされるが、第3トランジスタTR3はオフ状態のままである。   In the image display period ST11, first, at the timing T1, the scanning line driving circuit 61 sequentially selects the scanning lines 66 of each row. As shown in FIGS. 5 and 6A, the selected scanning line 66 is supplied with a selection voltage Ve (for example, 17V) that turns on the selection transistor TRs, the first transistor TR1, and the second transistor TR2. The Here, the selection transistor TRs, the first transistor TR1, and the second transistor TR2 connected to the selected scanning line 66 (i-th scanning line 66) are turned on, but the third transistor TR3 is turned off. Remains.

そして、タイミングT2において、データ線68に画像データ電圧V1が供給され、オン状態とされている選択トランジスタTRs及び第1トランジスタTR1を介して、第1書込電圧(第1の信号電圧)として上記画像データ電圧V1(ここでは最大15V)が保持容量C1及び保持容量C2に書き込まれる(第1書込みステップS201)。すると、保持容量C1の一方の電極20aが高電位(15V)とされ、他方の電極20bは基準電位線103により低電位(0V)とされる。また、保持容量C2の片側の電極21aが高電位(15V)とされる一方、電極21bには、i行目の走査線66が選択されたことでオン状態とされた第2トランジスタTR2を介して基準電位線103から0Vが供給され、これに保持される。このようにして保持容量C1、C2が充電される。   At a timing T2, the image data voltage V1 is supplied to the data line 68, and the first write voltage (first signal voltage) is supplied to the data line 68 through the selection transistor TRs and the first transistor TR1. The image data voltage V1 (here, a maximum of 15V) is written into the holding capacitor C1 and the holding capacitor C2 (first writing step S201). Then, one electrode 20a of the storage capacitor C1 is set to a high potential (15V), and the other electrode 20b is set to a low potential (0V) by the reference potential line 103. In addition, the electrode 21a on one side of the storage capacitor C2 is set to a high potential (15V), while the electrode 21b is connected to the second transistor TR2 that is turned on when the i-th scanning line 66 is selected. Then, 0 V is supplied from the reference potential line 103 and held there. In this way, the holding capacitors C1 and C2 are charged.

その後、タイミングT3において、非選択電圧(例えば0V)を走査線66(i行目の走査線66)に印加して走査線66が非選択となると、図5及び図6(b)に示すように、選択トランジスタTRs及び第1トランジスタTR1及び第2トランジスタTR2がオフ状態になって、保持容量C1,C2の電圧が保持される。また、画素電極35はハイインピーダンス状態となり、保持容量C1、C2に蓄えられたエネルギーにより画素電極35の電圧が保持される。   Thereafter, when the non-selection voltage (for example, 0 V) is applied to the scanning line 66 (i-th scanning line 66) at the timing T3 and the scanning line 66 becomes non-selected, as shown in FIGS. 5 and 6B. In addition, the selection transistor TRs, the first transistor TR1, and the second transistor TR2 are turned off, and the voltages of the storage capacitors C1 and C2 are held. Further, the pixel electrode 35 is in a high impedance state, and the voltage of the pixel electrode 35 is held by the energy stored in the holding capacitors C1 and C2.

次に、タイミングT4において、電圧制御回路51によりi行目の走査線66に対応する昇圧制御線102を選択する。選択された昇圧制御線102には、図5及び図7(a)に示すように、第3トランジスタTR3をオン状態にする選択電圧Ve(例えば17V)が入力される。選択された昇圧制御線102(i行目の昇圧制御線102)に接続された第3トランジスタTR3はオン状態とされるが、選択トランジスタTRs、第1トランジスタTR1および第2トランジスタTR2はオフ状態のままである。   Next, at the timing T4, the voltage control circuit 51 selects the boost control line 102 corresponding to the i-th scanning line 66. As shown in FIGS. 5 and 7A, a selected voltage Ve (for example, 17 V) that turns on the third transistor TR3 is input to the selected boost control line 102. The third transistor TR3 connected to the selected boost control line 102 (i-th boost control line 102) is turned on, but the select transistor TRs, the first transistor TR1, and the second transistor TR2 are turned off. It remains.

昇圧制御線102が選択されて第3トランジスタTR3がオン状態となると、第3トランジスタTR3を介して、保持容量C2に第2書込電圧(第2の信号電圧)として所定の画像データ電圧V2(ここでは最大15V)が書き込まれる(第2書込みステップS202)。本実施形態では、第1書込電圧(V1)および第2書込電圧(V2)はともに等しい電圧である。   When the boost control line 102 is selected and the third transistor TR3 is turned on, a predetermined image data voltage V2 (second signal voltage) is supplied to the storage capacitor C2 via the third transistor TR3. Here, a maximum of 15 V) is written (second writing step S202). In the present embodiment, the first write voltage (V1) and the second write voltage (V2) are both equal.

所定の画像データ電圧V2が印加されると、保持容量C2は一対の電極21a,21b間に15Vの電圧を保持していたため、電極21bの電位が0Vから15Vに上昇したことにより電極21aの電位も15Vから30Vへ上昇する。保持容量C2における保持電圧は変化しないため、一方の電極21bが上昇すると他方の電極21aも上昇することとなる。その結果、画素電極35に30Vの高電圧が印加される。   When the predetermined image data voltage V2 is applied, the holding capacitor C2 holds a voltage of 15V between the pair of electrodes 21a and 21b. Therefore, the potential of the electrode 21a increases as the potential of the electrode 21b increases from 0V to 15V. Also increases from 15V to 30V. Since the holding voltage in the holding capacitor C2 does not change, when one electrode 21b rises, the other electrode 21a also rises. As a result, a high voltage of 30 V is applied to the pixel electrode 35.

ここで、保持容量C2の電極21aに高電圧が生成されるが、保持容量C1には第1書込電圧(15V)が保持されているため、第1トランジスタTR1のソース・ドレイン間の電圧は15Vとなる。よって、第1トランジスタTR1の耐圧は確保される。その他の選択トランジスタTRs、第2トランジスタTR2及び第3トランジスタTR3においても、ソース・ドレイン間には第1書込電圧(V1)あるいは第2書込電圧(V2)として15Vが印加されるのみで、それぞれの耐圧は確保されている。
このような駆動により、低電圧から画素回路において高い電圧が生成され、画素電極35を介して電気泳動素子32に高電圧が印加される。
Here, a high voltage is generated at the electrode 21a of the storage capacitor C2, but since the first write voltage (15V) is stored in the storage capacitor C1, the voltage between the source and drain of the first transistor TR1 is 15V. Therefore, the breakdown voltage of the first transistor TR1 is ensured. In the other selection transistors TRs, the second transistor TR2, and the third transistor TR3, only 15V is applied between the source and the drain as the first write voltage (V1) or the second write voltage (V2). Each withstand voltage is secured.
By such driving, a high voltage is generated in the pixel circuit from a low voltage, and a high voltage is applied to the electrophoretic element 32 via the pixel electrode 35.

次に、タイミングT6において、非選択電圧(例えば0V)を昇圧制御線102(i行目の昇圧制御線102)に印加して昇圧制御線102が非選択となると、図5及び図7(b)に示すように、第3トランジスタTR3がオフ状態になって、保持容量C2の電極21a,21bの電圧は保持される。
これにより、画素電極35と共通電極37との電圧に基づいて電気泳動素子32が駆動し、所望の階調の表示を得ることができる。このように、保持容量C2の電荷を電気泳動素子32に供給することによって電気泳動素子32内の荷電粒子が移動し、表示状態の変更が行われる。
そして、次行への第1書込みステップへと移行する。
Next, when a non-selection voltage (for example, 0 V) is applied to the boost control line 102 (i-th boost control line 102) at timing T6 and the boost control line 102 is deselected, FIG. 5 and FIG. ), The third transistor TR3 is turned off, and the voltages of the electrodes 21a and 21b of the storage capacitor C2 are held.
Accordingly, the electrophoretic element 32 is driven based on the voltage between the pixel electrode 35 and the common electrode 37, and a display with a desired gradation can be obtained. Thus, by supplying the charge of the storage capacitor C2 to the electrophoretic element 32, the charged particles in the electrophoretic element 32 move, and the display state is changed.
Then, the process proceeds to the first writing step to the next line.

ここで、昇圧制御線102の電圧を変化させるタイミングは、電気泳動素子32の電気光学特性にもよるが、走査線66が非選択とされた直後から適宜好適のタイミングで行えばよい。   Here, the timing at which the voltage of the boost control line 102 is changed depends on the electro-optical characteristics of the electrophoretic element 32, but may be appropriately set immediately after the scanning line 66 is not selected.

本実施形態によれば、選択トランジスタTRsと保持容量C2との間に、第1トランジスタTR1と保持容量C1とを備えた構成としたことから、データ線68に近い電圧緩衝用の保持容量C1に第1書込電圧(V1)を保持させることで、第2書込みステップS202において昇圧された保持容量C2の高電圧が選択トランジスタTRsに直接印加されないようになる。これにより、従来においては、選択トランジスタTRsのソース・ドレイン耐圧までの高電圧しか生成できなかったが、本実施形態では、これを越える高電圧を画素内で生成することが可能となる。よって、高電圧を必要とする表示素子の駆動が可能となる。   According to the present embodiment, since the first transistor TR1 and the storage capacitor C1 are provided between the selection transistor TRs and the storage capacitor C2, the voltage buffer storage capacitor C1 close to the data line 68 is provided. By holding the first writing voltage (V1), the high voltage of the holding capacitor C2 boosted in the second writing step S202 is not directly applied to the selection transistor TRs. Thus, conventionally, only a high voltage up to the source / drain breakdown voltage of the selection transistor TRs can be generated, but in the present embodiment, a high voltage exceeding this can be generated in the pixel. Therefore, it is possible to drive a display element that requires a high voltage.

また、データ信号を低電圧にしても駆動に必要な高電圧を画素内で生成できるので、データ信号の低電圧化が可能になり、これに伴う低消費電力な電気泳動表示装置100が得られる。
さらに、耐圧の低いトランジスタを用いることも可能になるので、低コストで表示装置を製作できる。
In addition, since a high voltage necessary for driving can be generated in a pixel even if the data signal is low, the voltage of the data signal can be reduced, and accordingly, the electrophoretic display device 100 with low power consumption can be obtained. .
Further, a transistor with a low breakdown voltage can be used, so that a display device can be manufactured at low cost.

(他の駆動方法)
次に、第1実施形態における電気泳動表示装置の他の駆動方法について述べる。
図8は、第1実施形態における電気泳動表示装置の他の駆動方法を示すタイミングチャートである。また、以下の説明において、図6及び図7を適宜参照するものとする。
(Other driving methods)
Next, another driving method of the electrophoretic display device in the first embodiment will be described.
FIG. 8 is a timing chart showing another driving method of the electrophoretic display device according to the first embodiment. In the following description, FIGS. 6 and 7 will be referred to as appropriate.

先の実施形態においては、各行の走査線66毎に第1書込みステップS201および第2書込みステップS202を連続して実施したが、ここではまず、表示部5の全ての画素40(全行の走査線66×m本に属する複数の画素)に対して順次書込みを行う第1書込みステップS201を実施した後、全ての画素40(全行の走査線66×m本に属する複数の画素)に対して順次書込みを行う第2書込みステップS202を実施する。   In the previous embodiment, the first writing step S201 and the second writing step S202 are successively performed for each scanning line 66 in each row, but here, first, all the pixels 40 (scanning all rows) of the display unit 5 are performed. After performing the first writing step S201 for sequentially writing to a plurality of pixels belonging to 66 × m lines), all the pixels 40 (a plurality of pixels belonging to 66 × m scanning lines in all rows) are executed. Then, the second writing step S202 for sequentially writing is performed.

なお、図8では、第1書込みステップS201において選択されたi行の走査線66のみを記載し、これに連続して選択される他の走査線66の波形については省略してある。また、第2書込みステップS202においては、i行の走査線66に対応する昇圧制御線102の波形のみを記載し、これに連続して選択される他の昇圧制御線102の波形については省略してある。   In FIG. 8, only the i-th scanning line 66 selected in the first writing step S201 is shown, and the waveforms of the other scanning lines 66 selected in succession are omitted. In the second write step S202, only the waveform of the boost control line 102 corresponding to the i-th scanning line 66 is described, and the waveforms of the other boost control lines 102 selected in succession are omitted. It is.

[第1書込みステップS201]
第1書込みステップS201では、i行の走査線66に属する複数の画素40に対して画像データ電圧V1の書込みを行う。
タイミングT1において、i行の走査線66を選択し、選択トランジスタTRs及び第1トランジスタTR1をオン状態にする。
タイミングT2において、オン状態とされた選択トランジスタTRsおよび第1トランジスタTR1を介して、第1書込電圧として画像データ電圧V1(最大15V)を保持容量C1及び保持容量C2に書き込む。
タイミングT3において、i行の走査線66を非選択にするのと同時に、i+1行の走査線66を選択し、上記したタイミングT2,T3と同様の動作を実施する。
[First writing step S201]
In the first writing step S201, the image data voltage V1 is written to the plurality of pixels 40 belonging to the i-th scanning line 66.
At timing T1, the i-th scanning line 66 is selected, and the selection transistor TRs and the first transistor TR1 are turned on.
At timing T2, the image data voltage V1 (maximum 15V) is written to the storage capacitor C1 and the storage capacitor C2 as the first write voltage via the selection transistor TRs and the first transistor TR1 which are turned on.
At the timing T3, the i-th scanning line 66 is not selected, and at the same time, the i + 1-th scanning line 66 is selected, and the same operation as the above-described timings T2 and T3 is performed.

このようにしてi+m行の走査線66まで同様の動作を実行して、表示部5における全ての走査線66(i行〜i+m行の各走査線66)に属する保持容量C1,C2に対して画像データ電圧V1を書き込む。なお、第1書込みステップS201においては昇圧制御線102が常にローレベルなので第3トランジスタTR3が常にOFFとなっている。   In this way, the same operation is performed up to the scanning line 66 of i + m rows, and the storage capacitors C1 and C2 belonging to all the scanning lines 66 (i.e., scanning lines 66 of i to i + m rows) in the display unit 5 are performed. Write image data voltage V1. In the first write step S201, since the boost control line 102 is always at a low level, the third transistor TR3 is always OFF.

[第2書込みステップS202]
次に、第2書込みステップS202では、タイミングT21のときにi行の走査線66に対応する昇圧制御線102を選択し、第3トランジスタTR3をオンにする。このとき、第1トランジスタTR1及び第2トランジスタTR2はオフ状態のままである。第3トランジスタTR3がオン状態になると、この第3トランジスタTR3を介して保持容量C2に第2書込電圧として所定の画像データ電圧V2(最大15V)が書き込まれる。保持容量C2に画像データ電圧V2が書き込まれると、各電極21a,21bの電位が書き込まれた電圧に応じて上昇することとなり、電極21bの電位が0Vから15V、電極21aの電位が15Vから30Vへ上昇する。よって、i行の走査線66に属する各画素電極35には最大30Vの高電圧が印加される。
その後、タイミングT23において、昇圧制御線102が非選択となると、第3トランジスタTR3がオフ状態となって保持容量C2の電圧が保持される。
このようにして、i行の走査線66に属する画素40に対する画像データ電圧V2の書込み動作が終了する。i行の昇圧制御線102が非選択とされるのと同時かこれ以降に、i+1行の昇圧制御線102を選択し、タイミングT21〜T24までの動作を実行する。
[Second writing step S202]
Next, in the second writing step S202, the boost control line 102 corresponding to the i-th scanning line 66 is selected at the timing T21, and the third transistor TR3 is turned on. At this time, the first transistor TR1 and the second transistor TR2 remain off. When the third transistor TR3 is turned on, a predetermined image data voltage V2 (maximum 15V) is written as the second write voltage to the storage capacitor C2 via the third transistor TR3. When the image data voltage V2 is written to the storage capacitor C2, the potentials of the electrodes 21a and 21b rise according to the written voltages, the potential of the electrode 21b is 0V to 15V, and the potential of the electrode 21a is 15V to 30V. Rise to. Therefore, a high voltage of 30 V at the maximum is applied to each pixel electrode 35 belonging to the i-th scanning line 66.
Thereafter, when the boost control line 102 is deselected at timing T23, the third transistor TR3 is turned off and the voltage of the storage capacitor C2 is held.
In this way, the writing operation of the image data voltage V2 for the pixels 40 belonging to the i-th scanning line 66 is completed. At the same time as or after the i-th boost control line 102 is deselected, the i + 1-th boost control line 102 is selected, and the operations from timing T21 to T24 are executed.

このようにしてi+m行の昇圧制御線102までタイミングT21〜T23同様の動作を実行して、表示部5における全ての昇圧制御線102(i行〜i+m行の各昇圧制御線102)に属する保持容量C2に対して画像データ電圧V2を書き込む。なお、第2書込みステップS202においては走査線66が常にローレベルなので第1トランジスタTR1及び第2トランジスタTR2が常にOFFとなっている。   In this way, operations similar to the timings T21 to T23 are executed up to the boost control line 102 in the i + m row, and the hold belonging to all the boost control lines 102 (the boost control lines 102 in the i row to i + m rows) in the display unit 5 is performed. The image data voltage V2 is written to the capacitor C2. In the second writing step S202, since the scanning line 66 is always at a low level, the first transistor TR1 and the second transistor TR2 are always OFF.

このような駆動方法によっても先の実施形態と同様の効果が得られる。また、各ステップ毎に全行の走査線66および昇圧制御線102の各々に対して同じ電圧を印加すればよいため、制御が容易になる。   Even with such a driving method, the same effect as in the previous embodiment can be obtained. Further, since the same voltage has only to be applied to each of the scanning lines 66 and the boost control lines 102 in all rows at each step, the control becomes easy.

(第2実施形態)
先に述べた第1実施形態における画素回路では、走査線66及び昇圧制御線102がともにローレベル電位の場合、保持容量C2の電極21bがフローティングとなり不安定となる。画素回路の構成によっては保持容量C2の電極21bと昇圧制御線102との間に図9(a)に示すような寄生容量Cgd(追記しました)が生じてしまう。保持容量C2の電極21bと昇圧制御線102との間に寄生容量(図9(a))が生じていると、昇圧制御線102のハイレベル電位・ローレベル電位の切り替えに伴って保持容量C2の電極21bの電位が変動し(フィードスルー)、これに同期して保持容量C2のもう一方の電極21aの電位(つまり、画素電極35への書込み電圧)も変動してしまう。
(Second Embodiment)
In the pixel circuit in the first embodiment described above, when both the scanning line 66 and the boost control line 102 are at the low level potential, the electrode 21b of the storage capacitor C2 becomes floating and becomes unstable. Depending on the configuration of the pixel circuit, a parasitic capacitance Cgd (added) as shown in FIG. 9A may occur between the electrode 21b of the storage capacitor C2 and the boost control line 102. If a parasitic capacitance (FIG. 9A) is generated between the electrode 21b of the storage capacitor C2 and the boost control line 102, the storage capacitor C2 is switched in accordance with the switching of the high level potential / low level potential of the boost control line 102. The potential of the electrode 21b fluctuates (feed through), and in synchronization with this, the potential of the other electrode 21a of the storage capacitor C2 (that is, the write voltage to the pixel electrode 35) also fluctuates.

例えば、図9(a)に示すように、第2書込みステップにおいて、昇圧制御線102が選択され保持容量C2に15Vの電圧が書き込まれると、電極21bが0Vから15Vに上昇し、電極21aが15Vから30Vに上昇して昇圧される。
その後、図9(b)に示すように昇圧制御線102が非選択とされると、保持容量C2の電極21bと昇圧制御線102との間に生じた寄生容量によって、電極21bの電位が15Vから例えば7Vに低下し、電極21aの電位が30Vから例えば22Vに低下してしまう。保持容量C2の各電極21a,21bの電位変動の大きさは寄生容量の大きさによって変化する。
このような寄生容量の対策として第2実施形態を提案する。
For example, as shown in FIG. 9A, in the second write step, when the boost control line 102 is selected and a voltage of 15V is written to the storage capacitor C2, the electrode 21b rises from 0V to 15V, and the electrode 21a The voltage is increased from 15V to 30V.
Thereafter, as shown in FIG. 9B, when the boost control line 102 is not selected, the potential of the electrode 21b is 15V due to the parasitic capacitance generated between the electrode 21b of the storage capacitor C2 and the boost control line 102. The voltage of the electrode 21a decreases from 30V to, for example, 22V. The magnitude of the potential fluctuation of each electrode 21a, 21b of the storage capacitor C2 varies depending on the magnitude of the parasitic capacitance.
The second embodiment is proposed as a countermeasure for such parasitic capacitance.

以下に、本発明の電気光学装置の第2実施形態について図10を用いて説明する。図10は、第2実施形態の電気泳動表示装置における画素の回路構成図である。
以下に示す本実施形態の電気泳動表示装置の基本構成は、上記第1実施形態と略同様であるが、画素の回路構成において異なる。よって、以下の説明では、画素の回路構成について詳しく説明し、共通な箇所の説明は省略する。また、説明に用いる各図面において、図1〜図9と共通の構成要素には同一の符号を付すものとする。
Hereinafter, a second embodiment of the electro-optical device of the invention will be described with reference to FIG. FIG. 10 is a circuit configuration diagram of a pixel in the electrophoretic display device of the second embodiment.
The basic configuration of the electrophoretic display device of the present embodiment described below is substantially the same as that of the first embodiment, but is different in the circuit configuration of the pixel. Therefore, in the following description, the circuit configuration of the pixel will be described in detail, and description of common parts will be omitted. Moreover, in each drawing used for description, the same code | symbol shall be attached | subjected to the same component as FIGS.

本実施形態の各画素40には、選択トランジスタTRsと、第1トランジスタTR1と、第2トランジスタTR2と、第3トランジスタTR3と、保持容量C1と、保持容量C2と、画素電極35と、電気泳動素子32と、共通電極37とが設けられている他、上記対策として、保持容量C2の電極21bと基準電位線103との間に保持容量C3が設けられている。保持容量C3の一方の電極22aは保持容量C2の電極21bに接続されているとともに第3トランジスタTR3のドレインに接続されており、他方の電極22bは基準電位線103に接続されている。   Each pixel 40 of the present embodiment includes a selection transistor TRs, a first transistor TR1, a second transistor TR2, a third transistor TR3, a storage capacitor C1, a storage capacitor C2, a pixel electrode 35, and electrophoresis. In addition to the element 32 and the common electrode 37, as a countermeasure, the storage capacitor C3 is provided between the electrode 21b of the storage capacitor C2 and the reference potential line 103. One electrode 22 a of the storage capacitor C 3 is connected to the electrode 21 b of the storage capacitor C 2 and is connected to the drain of the third transistor TR 3, and the other electrode 22 b is connected to the reference potential line 103.

この保持容量C3の容量は、保持容量C2の電極21bと昇圧制御線102との間に生じる寄生容量に対して十分に大きいものとする。   The capacity of the storage capacitor C3 is sufficiently large with respect to the parasitic capacitance generated between the electrode 21b of the storage capacitor C2 and the boost control line 102.

本実施形態の駆動方法では、図11(a)に示すように、第2書込みステップS202によって保持容量C2の電圧を昇圧させるのと同時に、保持容量C3が充電される。つまり、昇圧制御線102が選択されて第3トランジスタTR3がオン状態とされると、保持容量C2および保持容量C3に所定の画像データ電圧V2(ここでは最大15V)が書き込まれることになる。これにより、保持容量C2の電極21bと保持容量C3の電極22aの電位が0Vから15Vへと上昇する。   In the driving method of the present embodiment, as shown in FIG. 11A, the storage capacitor C3 is charged at the same time as the voltage of the storage capacitor C2 is boosted in the second write step S202. That is, when the boost control line 102 is selected and the third transistor TR3 is turned on, a predetermined image data voltage V2 (here, a maximum of 15V) is written to the storage capacitor C2 and the storage capacitor C3. As a result, the potential of the electrode 21b of the storage capacitor C2 and the electrode 22a of the storage capacitor C3 rises from 0V to 15V.

その後、図11(b)に示すように、昇圧制御線102が非選択とされて第3トランジスタTR3がオフ状態となると、保持容量C2及び保持容量C3の電圧が保持される。本実施形態では、寄生容量に近い保持容量C2の電極21bが保持容量C3の電極22aに接続されており、第2書込み動作により電極21bの電位は15Vに保持されている。このため、昇圧制御線102が非選択とされて0Vが印加されても、保持容量C2は昇圧制御線102と保持容量C2の電極21bとの間に生じた寄生容量の影響をほとんど受けず、電極21bの電位が15V程度に保持される。実際には、14.9V程度に僅かに低下するものの略変わりがない。   Thereafter, as shown in FIG. 11B, when the boost control line 102 is not selected and the third transistor TR3 is turned off, the voltages of the storage capacitor C2 and the storage capacitor C3 are held. In the present embodiment, the electrode 21b of the storage capacitor C2 close to the parasitic capacitance is connected to the electrode 22a of the storage capacitor C3, and the potential of the electrode 21b is held at 15V by the second write operation. For this reason, even if the boost control line 102 is not selected and 0 V is applied, the storage capacitor C2 is hardly affected by the parasitic capacitance generated between the boost control line 102 and the electrode 21b of the storage capacitor C2. The potential of the electrode 21b is maintained at about 15V. Actually, although it slightly decreases to about 14.9 V, there is almost no change.

このように、保持容量C2の電極21bと昇圧制御線102との間に生じる寄生容量に対して十分大きな保持容量C3を追加することによって、昇圧制御線102をローレベルとし非選択(0V)とした際にも、保持容量C2の電極21bの電位が変動しにくくなる。
したがって本実施形態によれば、昇圧制御線102の電圧変化に伴う保持容量C2の電極21bの電圧変動が抑えられ、保持容量C2の電圧低下が抑制されて高電圧に保持できる。
In this way, by adding a sufficiently large storage capacitor C3 to the parasitic capacitance generated between the electrode 21b of the storage capacitor C2 and the boost control line 102, the boost control line 102 is set to a low level and is not selected (0 V). In this case, the potential of the electrode 21b of the storage capacitor C2 is not easily changed.
Therefore, according to the present embodiment, the voltage fluctuation of the electrode 21b of the storage capacitor C2 due to the voltage change of the boost control line 102 can be suppressed, and the voltage drop of the storage capacitor C2 can be suppressed and held at a high voltage.

なお、i行の走査線66に対応する基準電位線103として、i行の走査線66と隣り合うi+1行の走査線66を機能させてもよい。これにより、基準電位線103を配線する必要がないので製造が容易になる。   Note that the i + 1 scanning line 66 adjacent to the i scanning line 66 may function as the reference potential line 103 corresponding to the i scanning line 66. Thereby, since it is not necessary to wire the reference potential line 103, the manufacture becomes easy.

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。   As described above, the preferred embodiments according to the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to the examples. It is obvious for those skilled in the art that various changes or modifications can be conceived within the scope of the technical idea described in the claims. It is understood that it belongs to.

例えば、上記した各実施形態では電気光学装置の一実施例として電気泳動表示装置を例に挙げて述べたが、液晶表示装置、有機EL(エレクトロルミネッセンス)装置あるいは撮像装置において好適に応用可能である。   For example, in each of the above-described embodiments, an electrophoretic display device has been described as an example of an electro-optical device, but the present invention can be suitably applied to a liquid crystal display device, an organic EL (electroluminescence) device, or an imaging device. .

(電子機器)
次に、上記実施形態の電気光学装置(電気泳動表示装置100)を、電子機器に適用した場合について説明する。
図12は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気光学装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
(Electronics)
Next, a case where the electro-optical device (electrophoretic display device 100) of the above embodiment is applied to an electronic device will be described.
FIG. 12 is a front view of the wrist watch 1000. The wrist watch 1000 includes a watch case 1002 and a pair of bands 1003 connected to the watch case 1002.
On the front surface of the watch case 1002, a display unit 1005, the second hand 1021, the minute hand 1022, and the hour hand 1023, which are the electro-optical devices of the above-described embodiments, are provided. On the side surface of the watch case 1002, a crown 1010 and an operation button 1011 are provided as operation elements. The crown 1010 is connected to a winding stem (not shown) provided inside the case, and is integrally provided with the winding stem so that it can be pushed and pulled in multiple stages (for example, two stages) and can be rotated. . The display unit 1005 can display a background image, a character string such as date and time, or a second hand, a minute hand, and an hour hand.

図13は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気光学装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。   FIG. 13 is a perspective view illustrating a configuration of the electronic paper 1100. An electronic paper 1100 includes the electro-optical device of the above embodiment in a display area 1101. The electronic paper 1100 is flexible and includes a main body 1102 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図14は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 14 is a perspective view showing the configuration of the electronic notebook 1200. An electronic notebook 1200 is obtained by bundling a plurality of the electronic papers 1100 and sandwiching them between covers 1201. The cover 1201 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

以上の腕時計1000、電子ペーパー1100、及び電子ノート1200によれば、本発明に係る電気光学装置が採用されているので、動作信頼性に優れ、表示品質の高い表示部を備えた電子機器となる。   According to the above wristwatch 1000, electronic paper 1100, and electronic notebook 1200, since the electro-optical device according to the present invention is employed, the electronic apparatus is provided with a display unit having excellent operation reliability and high display quality. .

なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。   In addition, said electronic device illustrates the electronic device which concerns on this invention, Comprising: The technical scope of this invention is not limited. For example, the electro-optical device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.

100 電気泳動表示装置、TRs 選択トランジスタ、TR1 第1トランジスタ、TR2 第2トランジスタ、TR3 第3トランジスタ、5 表示部、20a 電極、20b 電極、21a 電極、21b 電極、22a 電極、22b 電極、30 素子基板、31 対向基板、32 電気泳動素子(電気光学層)、35 画素電極、40 画素、66 走査線、68 データ線、C1 保持容量、C2 保持容量、C3 保持容量、V1 画像データ電圧(第1の信号電圧)、V2 画像データ電圧(第2の信号電圧)、102 昇圧制御線、103 基準電位線、1000 腕時計、1100 電子ペーパー、1200 電子ノート 100 electrophoretic display device, TRs selection transistor, TR1 first transistor, TR2 second transistor, TR3 third transistor, 5 display unit, 20a electrode, 20b electrode, 21a electrode, 21b electrode, 22a electrode, 22b electrode, 30 element substrate , 31 counter substrate, 32 electrophoretic element (electro-optic layer), 35 pixel electrode, 40 pixel, 66 scan line, 68 data line, C1 holding capacitor, C2 holding capacitor, C3 holding capacitor, V1 image data voltage (first Signal voltage), V2 image data voltage (second signal voltage), 102 boost control line, 103 reference potential line, 1000 wristwatch, 1100 electronic paper, 1200 electronic notebook

Claims (8)

一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備えた電気光学装置であって、
前記画素毎に、画素電極と、選択トランジスタと、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1の保持容量と、第2の保持容量と、昇圧制御線と、基準電位線と、が設けられ、
前記走査線に、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタの各々のゲートが接続され、前記データ線に前記第3トランジスタのソースが接続されており、
前記選択トランジスタのソースが前記データ線に接続され、ドレインが前記第1トランジスタのソースに接続され、
前記第1トランジスタのドレインが前記画素電極に接続され、
前記第2トランジスタのソースが前記第3トランジスタのドレインに接続され、ドレインが前記基準電位線に接続され、
前記第3トランジスタのゲートが前記昇圧制御線に接続され、
前記第1の保持容量の一方の電極が前記選択トランジスタの前記ドレインに接続され、他方の電極が前記基準電位線に接続され、
前記第2の保持容量の一方の電極が前記第1トランジスタのドレインに接続され、他方の電極が前記第2トランジスタのソースに接続されていることを特徴とする電気光学装置。
A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines An electro-optical device comprising:
For each pixel, a pixel electrode, a selection transistor, a first transistor, a second transistor, a third transistor, a first storage capacitor, a second storage capacitor, a boost control line, and a reference potential line And provided,
The scanning line is connected to the gates of the selection transistor, the first transistor, and the second transistor, and the data line is connected to the source of the third transistor,
A source of the selection transistor is connected to the data line; a drain is connected to a source of the first transistor;
A drain of the first transistor is connected to the pixel electrode;
The source of the second transistor is connected to the drain of the third transistor, the drain is connected to the reference potential line,
A gate of the third transistor is connected to the boost control line;
One electrode of the first storage capacitor is connected to the drain of the selection transistor, and the other electrode is connected to the reference potential line;
An electro-optical device, wherein one electrode of the second storage capacitor is connected to a drain of the first transistor, and the other electrode is connected to a source of the second transistor.
前記画素毎に、前記第2トランジスタのソースに一方の電極が接続された第3の保持容量をさらに有することを特徴とする請求項1記載の電気光学装置。   The electro-optical device according to claim 1, further comprising a third storage capacitor in which one electrode is connected to a source of the second transistor for each pixel. 前記第3の保持容量が前記昇圧制御線と前記第2の保持容量の前記他の電極との間の寄生容量よりも大きいことを特徴とする請求項2記載の電気光学装置。   3. The electro-optical device according to claim 2, wherein the third storage capacitor is larger than a parasitic capacitance between the boost control line and the other electrode of the second storage capacitor. 第1の前記走査線に対応する前記基準電位線が、前記第1の走査線と隣り合う第2の前記走査線であることを特徴とする請求項1から3のいずれか一項に記載の電気光学装置。   The reference potential line corresponding to the first scan line is the second scan line adjacent to the first scan line. 4. Electro-optic device. 一対の基板間に電気光学層を挟持してなり、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線と前記データ線との交差部に対応して形成された画素とを備え、前記画素毎に、画素電極と、選択トランジスタと、第1トランジスタと、第2トランジスタと、第3トランジスタと、第1の保持容量と、第2の保持容量と、昇圧制御線と、基準電位線と、が設けられ、前記走査線に、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタの各々のゲートが接続され、前記データ線に前記第3トランジスタのソースが接続されており、前記選択トランジスタのソースが前記データ線に接続され、ドレインが前記第1トランジスタのソースに接続され、
前記第1トランジスタのドレインが前記画素電極に接続され、前記第2トランジスタのソースが前記第3トランジスタのドレインに接続され、ドレインが前記基準電位線に接続され、前記第3トランジスタのゲートが前記昇圧制御線に接続され、前記第1の保持容量の一方の電極が前記選択トランジスタの前記ドレインに接続され、他方の電極が前記基準電位線に接続され、前記第2の保持容量の一方の電極が前記第1トランジスタのドレインに接続され、他方の電極が前記第2トランジスタのソースに接続されている電気光学装置の駆動方法であって、
複数の前記画素が配列された表示部に画像を表示させる画像表示期間において、
前記走査線を選択し、前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタがオン状態とされ、前記第3トランジスタがオフ状態とされた際に、前記基準電位線がローレベルとされ、前記第1の保持容量および第2の保持容量に前記データ線を介して第1の信号電圧が書き込まれる第1書込みステップと、
前記選択トランジスタ、前記第1トランジスタおよび前記第2トランジスタがオフ状態とされ、前記第3トランジスタがオン状態とされた際に、前記データ線を介して前記第2の保持容量に第2の信号電圧が書き込まれる第2書込みステップ、とを有することを特徴とする電気光学装置の駆動方法。
A plurality of scanning lines and a plurality of data lines that sandwich an electro-optic layer between a pair of substrates and extend in directions intersecting each other, and pixels formed corresponding to the intersections of the scanning lines and the data lines A pixel electrode, a selection transistor, a first transistor, a second transistor, a third transistor, a first storage capacitor, a second storage capacitor, and a boost control line for each of the pixels. , A reference potential line, a gate of each of the selection transistor, the first transistor, and the second transistor is connected to the scanning line, and a source of the third transistor is connected to the data line. The source of the selection transistor is connected to the data line, the drain is connected to the source of the first transistor,
The drain of the first transistor is connected to the pixel electrode, the source of the second transistor is connected to the drain of the third transistor, the drain is connected to the reference potential line, and the gate of the third transistor is the booster Connected to a control line, one electrode of the first storage capacitor is connected to the drain of the selection transistor, the other electrode is connected to the reference potential line, and one electrode of the second storage capacitor is A driving method of an electro-optical device, which is connected to the drain of the first transistor and the other electrode is connected to the source of the second transistor,
In an image display period in which an image is displayed on a display unit in which a plurality of the pixels are arranged,
When the scanning line is selected, the selection transistor, the first transistor, and the second transistor are turned on, and the third transistor is turned off, the reference potential line is set to a low level, A first writing step in which a first signal voltage is written to the first storage capacitor and the second storage capacitor via the data line;
When the selection transistor, the first transistor, and the second transistor are turned off and the third transistor is turned on, a second signal voltage is applied to the second storage capacitor via the data line. And a second writing step in which is written, an electro-optical device driving method comprising:
一本の前記走査線に属する複数の前記画素に対して、前記第1書込みステップ及び前記第2書込みステップを連続して行うことを特徴とする請求項5記載の電気光学装置の駆動方法。   6. The method of driving an electro-optical device according to claim 5, wherein the first writing step and the second writing step are successively performed on the plurality of pixels belonging to one scanning line. 前記表示部の全ての前記画素に対して前記第1書込みステップを実施した後、全ての前記画素に対して前記第2書込みステップを実施することを特徴とする請求項5または6に記載の電気光学装置の駆動方法。   The electricity according to claim 5, wherein the second writing step is performed on all the pixels after the first writing step is performed on all the pixels of the display unit. Driving method of optical device. 請求項1ないし4のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1.
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