JP2009117420A - 半導体装置、及び、基板割れ検出方法 - Google Patents
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Abstract
【解決手段】配線パターンを有する回路基板と、回路基板が搭載されるヒートシンクと、リードフレームの一部であり、配線パターンと電気的に接続される外部接続用端子と、ヒートシンクの少なくとも一部、外部接続用端子と配線パターンとの接続部、及び回路基板を封止する封止樹脂部と、を備える半導体装置において、回路基板に、配線パターンとして、電気的な接続機能を提供せず、回路基板の割れを検出するための割れ検出用配線パターンを複数設けた。
【選択図】図1
Description
(第1実施形態)
図1は、第1実施形態に係る半導体装置の概略構成を示す斜視図である。図1においては、便宜上、封止樹脂部を二点鎖線で示している。また、図2は、図1のII−II線に沿う断面図である。
次に、本発明の第2実施形態を、図5に基づいて説明する。図5は、第2実施形態に係る半導体装置の概略構成を示す斜視図であり、第1実施形態に示した図1に対応している。
次に、本発明の第3実施形態を、図6〜図8に基づいて説明する。図6は、第3実施形態に係る半導体装置の概略構成を示す斜視図であり、第1実施形態に示した図1に対応している。図7は、半導体装置に大電流が印加される前の状態を示す図6のVII−VII線に沿う断面図である。図8は、半導体装置に大電流が印加された後の状態を示す断面図であり、図7に対応している。
次に、本発明の第4実施形態を、図9〜図11に基づいて説明する。図9は、本実施形態に係る半導体装置の概略構成を示す断面図であり、室温状態を示している。なお、図9は、図7に対応している。図10は、加温状態における半導体装置の概略構成を示す断面図であり、図9に対応している。図11は、割れ検出用配線パターンの抵抗値の温度依存性を示す図である。
本実施形態においては、半導体装置として第3実施形態(図6参照)に示した半導体装置100を採用するものとする。このような半導体装置100では、ヒートシンク10に反りや表面凹凸が生じていると、射出成形時に、樹脂による圧縮応力によって回路基板30に亀裂(割れ)が生じることがある。射出成形後において、樹脂(封止樹脂部90)が硬化された状態では、図9に示されるように、回路基板30に生じた亀裂38aに封止樹脂部90による圧縮応力(図9の白抜き矢印)が作用している。すなわち、亀裂38aは樹脂の圧縮応力によって圧縮状態(接触状態)となっており、亀裂38aによる割れ検出用配線パターン53の抵抗への影響が生じにくい状態となっている。
30・・・回路基板
38a・・・亀裂
50a,50b・・・割れ検出用配線パターン
70・・・外部接続用端子
71・・・リード端子
72・・・検出用端子
90・・・封止樹脂部
100・・・半導体装置
Claims (13)
- 配線パターンを有する回路基板と、
前記回路基板が搭載されるヒートシンクと、
リードフレームの一部であり、前記配線パターンと電気的に接続される外部接続用端子と、
前記ヒートシンクの少なくとも一部、前記外部接続用端子と前記配線パターンとの接続部、及び前記回路基板を封止する封止樹脂部と、を備える半導体装置であって、
前記回路基板は、前記配線パターンとして、電気的な接続機能を提供せず、前記回路基板の割れを検出するための割れ検出用配線パターンを複数有することを特徴とする半導体装置。 - 前記複数の割れ検出用配線パターンとして、1つの連続する配線パターンを複数の抵抗領域に区画してなる割れ検出用配線パターンを含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数の割れ検出用配線パターンとして、他の割れ検出用配線パターンと電気的に独立して配置された割れ検出用配線パターンを含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数の割れ検出用配線パターンとして、前記回路基板の端部に沿うように配置された少なくとも1つの外周パターンを有することを特徴とする請求項2又は請求項3に記載の半導体装置。
- 前記複数の割れ検出用配線パターンとして、前記外周パターンと、前記外周パターンよりも内側に配置された少なくとも1つの内周パターンとを有することを特徴とする請求項4に記載の半導体装置。
- 前記ヒートシンクは、前記リードフレームの一部であることを特徴とする請求項1〜5いずれか1項に記載の半導体装置。
- 前記外部接続用端子として、前記割れ検出用配線パターンの端部とそれぞれ接続され、前記封止樹脂部から一部が露出される複数の検出用端子を備えることを特徴とする請求項1〜6いずれか1項に記載の半導体装置。
- 前記回路基板に搭載され、前記割れ検出用配線パターンの端部とそれぞれ接続される検出回路を備え、
前記検出回路は、前記複数の割れ検出用配線パターンの抵抗値をそれぞれ測定し、複数の抵抗値を互いに比較することにより、前記割れ検出用配線パターンに亀裂が生じているか否かを検出し、
前記割れ検出用配線パターンの亀裂を検出した場合、前記回路基板に割れが生じているものとして判断して、前記回路基板の割れを示す信号を前記外部接続用端子を介して外部へ出力すると共に、前記回路基板に構成された回路部の動作を停止させることを特徴とする請求項1〜6いずれか1項に記載の半導体装置。 - ヒートシンク上に搭載した回路基板を、樹脂材料の射出成形によって封止した状態で、前記回路基板に割れが生じているか否かを検出する基板割れ検出方法であって、
前記ヒートシンクに搭載する前に、前記回路基板上に、電気的な接続機能を提供せず、前記回路基板の割れを検出するための割れ検出用配線パターンを同一工程で複数形成しておき、
前記射出成形後において、前記複数の割れ検出用配線パターンの抵抗値をそれぞれ測定し、互いに比較することを特徴とする基板割れ検出方法。 - ヒートシンク上に搭載した回路基板を、樹脂材料の射出成形によって封止した状態で、前記回路基板に割れが生じているか否かを検出する基板割れ検出方法であって、
前記ヒートシンクに搭載する前に、前記回路基板上に、電気的な接続機能を提供せず、前記回路基板の割れを検出するための割れ検出用配線パターンを少なくとも1つ形成しておき、
前記射出成形後において、前記割れ検出用配線パターンの抵抗値を測定する前に、該抵抗測定の電流よりも大電流を前記割れ検出用配線パターンに流すことを特徴とする基板割れ検出方法。 - ヒートシンク上に搭載した回路基板を、樹脂材料の射出成形によって封止した状態で、前記回路基板に割れが生じているか否かを検出する基板割れ検出方法であって、
前記ヒートシンクに搭載する前に、前記回路基板上に、電気的な接続機能を提供せず、前記回路基板の割れを検出するための割れ検出用配線パターンを少なくとも1つ形成しておき、
前記射出成形後において、前記樹脂材料を軟化する程度まで加熱した状態で、前記割れ検出用配線パターンの抵抗値を測定することを特徴とする基板割れ検出方法。 - 室温状態で、前記割れ検出用配線パターンの抵抗値を検出し、
前記樹脂材料を軟化する程度まで加熱した状態で、前記割れ検出用配線パターンの抵抗値を検出し、
室温状態で検出した抵抗値と、加熱した状態で検出した抵抗値と、を比較することを特徴とする請求項11に記載の基板割れ検出方法。 - 前記回路基板上に、前記回路基板の割れを検出するための前記割れ検出用配線パターンを同一工程で複数形成し、
前記射出成形後において、前記複数の割れ検出用配線パターンの抵抗値を互いに比較することを特徴とする請求項10又は請求項11に記載の基板割れ検出方法。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005328018A (ja) * | 2004-04-14 | 2005-11-24 | Denso Corp | 半導体装置 |
JP2005347651A (ja) * | 2004-06-07 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 配線基板および配線基板のクラック検出方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005328018A (ja) * | 2004-04-14 | 2005-11-24 | Denso Corp | 半導体装置 |
JP2005347651A (ja) * | 2004-06-07 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 配線基板および配線基板のクラック検出方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013175877A (ja) * | 2012-02-24 | 2013-09-05 | Seiko Epson Corp | 超音波トランスデューサー素子チップおよびプローブヘッドおよびプローブ並びに電子機器および超音波診断装置 |
CN103296193A (zh) * | 2012-02-24 | 2013-09-11 | 精工爱普生株式会社 | 超声波换能器元件芯片、探头、探测器及电子设备 |
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