JP2009109894A

JP2009109894A - 表示装置

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Publication number: JP2009109894A
Application number: JP2007284071A
Authority: JP
Inventors: Kosei Mino; 光星美濃; Takaaki Nakayama; 高聡中山
Original assignee: Aisin AW Co Ltd
Current assignee: Aisin AW Co Ltd
Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2009-05-21

Abstract

【課題】第１表示ユニットの表示の一部を、他の表示ユニットでも同時に表示。ハードウエア要素，配線を低減。
【解決手段】第１表示ユニット１００，２００；第２表示ユニット１１０；第３表示ユニット１２０；第１表示用の第１画素クロックＣＬＫの周期の２倍の第２クロックＣＬＫｒを生成する手段１１６，１２６；第１表示用の第１水平同期信号ＨＳより後に、画像データＤｆの画像の後尾側１／２の画像を第３表示するための第２水平同期信号ＨＳ２を生成する手段２０６；第１水平同期信号および第１画素クロックに同期して先頭側１／２の画像の画像データを読込み、最初に読込んだものから第２クロック同期で読出し第２表示に与える第１メモリ１１５；および、第２水平同期信号および第１クロックに同期して後尾側１／２の画像の画像データを読込み、最初に読込んだものから第２クロック同期で読出して第３表示に与える第２メモリ１２５；を備える。
【選択図】図１

Description

本発明は、第１表示ユニットと、その表示画面の一部を表示する第２表示ユニットとを含む表示装置に関する。この表示装置は例えば、車内における分散表示例えばドライバ席に対する表示と後部座席に対する表示、数人グループ内の各人に対する個別表示、電気，機械装置又は設備，プラントの各箇所での表示、などに用いることが出来る。

特開平９−１８２８２３号公報特開２００６−７１４１８号公報。

特許文献１は、投球フォームを撮影した画面のビデオ信号を、画面３分割にして各分割画面を各テレビ受像機で映し出す画面分割，拡大表示を、提案している。特許文献２は、車両用電子機器の正面，左右側面および上面にそれぞれ表示部を備えて、表示部の一つを選択してそれによって所要のデータを表示することが記載されている。

例えば車両上で、ナビゲーション画面（走行案内地図），デジタル放送画面，オーディオ操作画面，空調設定画面，走行制御操作画面，これらの表示を選択する表示選択画面，インターネット接続画面，これらの操作を許可するためのパスワード入力画面等を、表示＆タッチパネルに表示することが行われるが、パスワード入力から希望の操作画面の表示に行きつくまでの画面切替がわずらわしい場合がある。後部座席向けにもドライバ席向けの表示ユニットと同様な表示ユニットを備えると、画面切替えなどの操作が、ドライバでなく後部座席着座者によっても可能となる。また、ナビゲーション画面，デジタル放送画面，オーディオ操作画面，空調設定画面などを、後部座席着座者がドライバと同じく見ることでき、また画面切替えを操作することが出来る。

複数の表示ユニットを備えると、映像が同じであるにもかかわらず、別々の複数セットの映像信号が必要であり、多くの表示コントローラおよび配線が必要となる。また、設置場所の制約，使い勝手あるいは設置コストの観点から、例えば車両上の表示では、ドライバ席向けには１画面に例えばナビゲーション画面と操作入力画面（視認では２画面に見える）を並べて表示する広面積表示ユニットを、後部座席には一方の画像（ナビゲーション画面又は操作入力画面）のみを表示する、２台の小面積表示ユニットを備える場合でも、広面積表示ユニットの映像と２台の小面積表示ユニットの各映像とが共通であるにもかかわらず、別々の映像信号が必要であり、追加の２組の表示コントローラおよび配線が必要となる。表示コントローラには、画面に表示する画像を表す画像データを格納する画像メモリがあり、この画像メモリには、車両上の、ＨＤＤ，大容量半導体メモリモジュール，メモリカードなどの主記憶装置から、所要画像（画像データ）を読出して書き込むので、主記憶装置から各画像メモリに画像データを分配するシステム制御側の作業が増える。

本発明は、１つの表示ユニットの表示画像の一部を、他の表示ユニットでも同時に表示する、複数の表示ユニットでなる表示装置を提供すること、ならびに、複数の表示ユニット間で画像データおよび制御信号の一部分を共用し、これにより該表示装置のハードウエア要素および配線を低減すること、を目的とする。

（１）上記目的を達成するため、本発明の第１態様の表示装置(100,200,110)は、
第１表示パネル(101)，該表示パネルを表示付勢する第１表示回路(102〜104)、および、第１表示回路に、該表示付勢のための画像データ(Df)および第１制御信号(CLK,HS,VS)を与える表示コントローラ(200)、を備える第１表示ユニット(100,200)；
第２表示パネル(111)および該表示パネルを表示付勢する第２表示回路(112〜114)を備える第２表示ユニット(110)；
第１制御信号の画素同期クロック信号である第１クロック(CLK)の周期の複数ｎ倍の周期の第２クロック(CLKr)を生成する第２クロック生成手段(116)；および、
第１制御信号の水平同期信号(HS)および第１クロック(CLK)に同期して前記画像データ(Df)の画像の先頭側１／ｎの画像の画像データを読込み、最初に読込んだ画像データから、第２クロック(CLKr)に同期して読出して第２表示回路に与えるメモリ手段(115)；
を備える。

なお、理解を容易にするために括弧内には、図面に示し後述する実施例の対応要素又は対応事項の符号を、例示として参考までに付記した。以下も同様である。

前記メモリ手段(115)は、第１制御信号に基づいて水平方向１ラインの先頭側１／ｎの画像データを読込み、そして、第１制御信号の画素同期クロック信号である第１クロック(CLK)の周期の複数ｎ倍の周期の第２クロック(CLKr)に同期して、最初に読み込んだ画像データから読出して第２表示回路に与えるので、第２表示ユニット(110)は、第１表示ユニット(100)の表示画面の一部分の画像を表示する。第１表示回路(102〜104)に与えられる画像データ(Df)を第２表示ユニット(110)の表示に共用するので、第２表示ユニット(110)用の容量が大きい画像メモリは不要で、容量が小さいメモリ手段(115)で代用できる。主記憶装置からは、１つの表示コントローラ(200)の画像メモリのみに画像データを分配すればよいので、システム制御側の作業が低減する。また、システム制御側から表示装置への配線数が少なくて済む。

（２）本発明の第２態様の表示装置(100,200,110)は、
第１表示パネル(101)，該表示パネルを表示付勢する第１表示回路(102〜104)、および、第１表示回路に、該表示付勢のための画像データ(Df)および第１制御信号(CLK,HS,VS)を与える表示コントローラ(200)、を備える第１表示ユニット(100,200)；
第２表示パネル(121)および該表示パネルを表示付勢する第２表示回路(122〜124)を備える第２表示ユニット(120)；
第１制御信号の画素同期クロック信号である第１クロック(CLK)の周期の複数ｎ倍の周期の第２クロック(CLKr)を生成する第２クロック生成手段(126)；
第１制御信号の水平同期信号である第１水平同期信号(HS)より後に、前記画像データ(Df)の画像の後尾側１／ｎの画像を第２表示パネル(121)に表示するための第２水平同期信号(HS2)を生成する手段(206)；および、
第２水平同期信号(HS2)および第１クロック(CLK)に同期して前記画像データ(Df)の画像の後尾側１／ｎの画像の画像データを読込み、最初に読込んだ画像データから第２クロック(CLKr)に同期して読出して第２表示回路に与えるメモリ手段(125)；
を備える。

この場合は、後尾側１／ｎの画像を第２表示パネル(121)に表示するための第２水平同期信号(PS2)が必要である。その他の機能は第１態様と同様である。

（３）本発明の第３態様の表示装置(100,200,110)は、
第１表示パネル(101)，該表示パネルを表示付勢する第１表示回路(102〜104)、および、第１表示回路に、該表示付勢のための画像データ(Df)および第１制御信号(CLK,HS,VS)を与える表示コントローラ(200)、を備える第１表示ユニット(100,200)；
第２表示パネル(111)および該表示パネルを表示付勢する第２表示回路(112〜114)を備える第２表示ユニット(110)；
第３表示パネル(121)および該表示パネルを表示付勢する第３表示回路(122〜124)を備える第３表示ユニット(120)；
第１制御信号の画素同期クロック信号である第１クロック(CLK)の周期の２倍の周期の第２クロック(CLKr)を生成する第２クロック生成手段(116,126)；
第１制御信号の水平同期信号である第１水平同期信号(HS)より後に、前記画像データ(Df)の画像の後尾側１／２の画像を第３表示パネル(121)に表示するための第２水平同期信号(HS2)を生成する手段(206)；
第１水平同期信号(HS)および第１クロック(CLK)に同期して前記画像データ(Df)の画像の先頭側１／２の画像の画像データを読込み、最初に読込んだ画像データから第２クロック(CLKr)に同期して読出して第２表示回路に与える第１メモリ手段(115)；および、
第２水平同期信号(HS)および第１クロック(CLK)に同期して前記画像データ(Df)の画像の後尾側１／２の画像の画像データを読込み、最初に読込んだ画像データから第２クロック(CLKr)に同期して読出して第３表示回路に与える第２メモリ手段(125)；
を備える。

第１メモリ手段(115)は、第１制御信号に基づいて水平方向１ラインの前半分の画像データを読込み、そして、第２クロック(CLKr)に同期して、最初に読み込んだ画像データから読出して第２表示回路に与えるので、第２表示ユニット(110)は、第１表示ユニット(100)の表示画面(A+B)の前部分の画像(A)を表示する。

第２メモリ手段(125)は、第２水平同期信号(HS)および第１クロック(CLK)に同期して前記画像データ(Df)の画像(A+B)の後部分(B)の画像データを読込み、そして、第２クロック(CLKr)に同期して、最初に読み込んだ画像データから読出して第２表示回路に与えるので、第３表示ユニット(110)は、第１表示ユニット(100)の表示画面(A+B)の後部分の画像(B)を表示する。

第１表示回路(102〜104)に与えられる画像データ(Df)を第２表示ユニット(110)および第３表示ユニット(120)の表示に共用するので、第２および第３表示ユニット(110,120)用の容量が大きい画像メモリは不要で、容量が小さい第１および第２メモリ手段(115,125)で代用できる。主記憶装置からは、１つの表示コントローラ(200)の画像メモリのみに画像データを分配すればよいので、システム制御側の作業が低減する。また、システム制御側から表示装置への配線数が少なくて済む。

（４）第２および第３表示パネル(111,121)の水平方向の画素数は表示パネル(101)の１／２である；上記（３）に記載の表示装置。

（５）第２および第３表示ユニット(110,120)は、それぞれが第１および第２メモリ手段(115,125)ならびに第２クロック生成手段(116,126)を備え、同一の構成である；上記（４）に記載の表示装置。

（６）前記表示コントローラ(200)が前記第２水平同期信号(HS2)を生成する手段(206)を備える；上記（３）に記載の表示装置。

（７）前記メモリ手段(115,125)は、ＦＩＦＯメモリである；上記（１）乃至（６）のいずれか１つに記載の表示装置。

本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。

図１に、本発明の第１実施例の表示装置の、構成の概要を示す。第１表示ユニット（１００，２００）は、第１表示パネルである横長の第１液晶パネル１０１および第１表示回路（１０３，１０４）を備える第１液晶モジュール１００、および、表示コントローラ２００、で構成されている。横長の第１液晶パネル１０１はワイドディスプレーであって、同時に２画面Ａ，Ｂを、横（水平方向）に並べて表示することが出来る。表示コントローラ２００が、第１液晶モジュール１００に、液晶パネル１０１の横長の各ラインの表示のための画像データ（ライン画像データＤｆ：図２，図３）を順次に出力し、各ラインの画像データＤｆは、シリアルに送出する。すなわち、水平方向１ラインの各画素宛の画像データをライン上の画素順対応の順番でシリアルに出力する。

第２，第３表示ユニットである第２，第３液晶モジュール１１０，１２０の液晶パネル１１１，１２１は、ナローディスプレイであって、第１液晶パネル１０１の表示（２画面Ａ＋Ｂ分）の前半分（Ａ：左画面），後半分（Ｂ：右画面）を表示する。第２，第３液晶モジュール１１０，１２０は、同一構成，同一仕様のものであるが、第２液晶モジュール１１０には第１液晶モジュール１００の制御信号（画素クロックＣＬＫ，水平同期信号ＨＳおよび垂直同期信号ＶＳ）が与えられるのに対し、第３液晶モジュール１２０には、該画素クロックＣＬＫおよび垂直同期信号ＶＳが与えられるが、水平同期信号（第１水平同期信号）ＨＳとは異なった第２水平同期信号ＨＳ２が与えられる。

第２液晶モジュール１１０は、第１液晶パネル１０１の表示画面（Ａ＋Ｂ）の左半分（Ａ）の画像を表す画像データＤｔを、第２液晶モジュール１１０は、第１液晶パネル１０１の表示画面（Ａ＋Ｂ）の右半分（Ｂ）の画像を表す画像データＤｂを、読み込んで表示する。

第１液晶モジュール１００、および、表示コントローラ２００の主要部、は公知のものであり、表示コントローラ２００のＣＬＫ生成２０１，ＨＳ生成２０２およびＶＳ生成２０３が、画素同期クロックＣＬＫ，水平同期信号ＨＳおよび垂直同期信号ＶＳを発生して第１液晶モジュール１００の信号制御回路１０４に与えると共に、メモリ制御回路２０４が、所定のタイミングで、制御システムのＣＰＵ１０と制御信号をやり取りして、制御システムの図示しない主記憶装置にある、第１液晶パネル１０１の表示フレーム宛の画像データ（パネル１０１の画面分）を、システムバス２０を介して画像メモリ２１０に書込み、そこから順次に、１バイト又は数バイトの単位で読み出して、画像出力回路２０５で、ライン上画素順対応の順番で１ラインバッファメモリ上に配置して、１ラインごとにシリアルに、液晶モジュール１００の信号制御回路１０４に出力する。このシリアル出力は、垂直同期信号ＶＳを基点にして、ライン単位で順次に行う。

液晶モジュール１００の信号制御回路１０４は、垂直同期信号ＶＳを基点にして最初の水平同期信号ＨＳの到来をトリガーにして第１ラインの画像データの、データ線駆動回路１０２内のシリアル／パラレル変換レジスタへの、画素同期クロックＣＬＫに同期したシリアル入力を開始し、１ライン分のシリアル入力を終えると該レジスタのデータを、１ライン分のデータラッチにパラレル出力してラッチする。そしてアドレス線駆動回路１０３によって第１駆動ラインのそれぞれに、画像データ（デジタル）をＤ／Ａ変換によってアナログ電圧に変換した該アナログ電圧（駆動電圧）を印加して、液晶パネル１０１の第１アドレス線（第１ライン）の各画素駆動素子に、該駆動電圧をラッチする。次に水平同期信号ＨＳが到来すると、同様に第２ラインの画像データのシリアル入力，１ライン分のデータラッチへのラッチおよびアドレス線駆動回路１０３によるアドレス線への駆動電圧のラッチを行うが、駆動電圧は第２アドレス線の各画素駆動素子にラッチする。この動作を順次最終のアドレス線まで実行する。最終のアドレス線まで実行した直後に、垂直同期信号ＶＳが到来するので、そこで信号制御回路１０４は、駆動電圧をラッチするアドレス線の指定を第１ラインに戻す。

この第１実施例では、第２，第３液晶モジュール１１０，１２０の、表示パネルである液晶パネル１１１，１２１はそれぞれ、第１液晶パネル１０１の横方向の半分の表示面積であって、水平および垂直方向の画素密度は第１液晶パネル１０１と同一である。したがって第２，第３液晶モジュール１１０，１２０のデータ線駆動回路１１２，１２２のデータ線数ならびに、信号制御回路１１４，１２４の、シリアル／パラレル変換レジスタのシリアルシフト段数は、液晶モジュール１００のものの半分である。しかし、第２，第３液晶モジュール１１０，１２０のアドレス線駆動回路１１３，１２３のアドレス線数は、液晶モジュール１００のものと同数である。液晶モジュール１１０，１２０の、この数値関係に対応する回路部以外のハードウエアは、液晶モジュール１００と同様である。

しかし、本発明の実施のために、第２，第３液晶モジュール１１０，１２０にはそれぞれに、バッファメモリ１１５，１２５と分周器１１６，１２６が備わっている。また、第３液晶モジュール１２０による、第１液晶パネル１０１の表示画面（Ａ＋Ｂ）の右半分（Ｂ）の画像表示のための第２水平同期信号ＨＳ２が必要であるので、本発明の実施のために、表示コントローラ２００に、第２水平同期信号ＨＳ２を発生するＨＳ２生成２０６を備えている。

分周１１６，１２６は同一構成，同一機能であり、表示コントローラ２００が出力する画素クロックＣＬＫ（第１画素クロック）を、１／２の周波数に分周した２倍周期の第２画素クロックＣＬＫｒを発生して、第１画素クロックＣＬＫの代わりに、信号制御回路１１４，１２４に与えると共に、第１，第２バッファメモリ１１５，１２５に与える。

バッファメモリ１１５，１２５は、表示コントローラ２００が出力する第１画素クロックＣＬＫに同期して画像データを読込み、最初に読込んだ画像データから、第２画素クロックＣＬＫｒに同期して読出す画像データメモリであり、表示コントローラ２００が出力する水平１ライン分の画像データの半分以上を格納する容量がある。本実施例では、バッファメモリ１１５，１２５にＦＩＦＯメモリを用いた。

図２および図３に、バッファメモリ１１５，１２５の画像データ読込みと読出しのタイミングを示す。なお、作図が難しいので図２上では、第１画素クロックＣＬＫおよび第２クロックＣＬＫｒの周期を、転送データＤｆの１ライン分（前半Ｄｔ１＋後半Ｄｂ１）と対比して過剰に広く示している。転送データＤｆの１ライン分の転送時間に対して、画素クロックＣＬＫ，ＣＬＫｒの周期は、図示よりも短い。

又、
図１および図２を参照すると、液晶モジュール１１０のバッファメモリ１１５は、第１水平同期信号ＨＳが発生してから設定時間Ｔｓ後（ＣＬＫが設定数発生後）に、第１画素クロックＣＬＫに同期した画像データ（Ｄｔ１）の読込みを開始すると共に、第２画素クロックＣＬＫｒに同期した画像データ（Ｄｔ１）の読出しを開始する。これにより、図２の左下領域に示すように、前半部の第１画素の画像データの読込み（入力）を終えた直後に該第１画素の画像データの読出し（出力）が行われるが、第３画素の読込みの直後に第２画素が、第５画素の読み込みの直後に第３画素が、読出される形態で、１ライン分の画像データＤｆ＝Ｄｔ１＋Ｄｂ１の読込みを終えた直後に、前半分の画像データＤｔ１の最後の画素が読出される。これにより、バッファメモリ１１５が信号制御回路１１４に出力する画像データは、図３に示すように、１ラインの前半分Ｄｔ１となり、しかもその出力時間（転送時間）は、１ライン分の転送時間と同じになる。信号制御回路１１４には、１ラインの転送時間の間に１ラインの前半分の画像データＤｔ１が与えられ、垂直同期信号および水平同期信号は、液晶モジュール１００に与えられるものと同一であるが、画素クロックとしては、第２画素クロックＣＬＫｒが与えられるので、信号制御回路１１４は、第２画素クロックＣＬＫｒに同期して、１ラインの前半分の画像データＤｔ１のみを読込み、データ線駆動回路１１２に出力する。これにより液晶パネル１１１には、液晶パネル１０１に表示する画像Ａ＋Ｂの前半分Ａの画像のみ表示される。

もう一つの液晶モジュール１２０のバッファメモリ１２５は、第２水平同期信号ＨＳ２が発生してから設定時間Ｔｓ後に、第１画素クロックＣＬＫに同期した画像データ（Ｄｂ１）の読込みを開始すると共に、第２画素クロックＣＬＫｒに同期した画像データ（Ｄｂ１）の読出しを開始する。これにより、図２の右下領域に示すように、後半部の第１画素の画像データの読込みを終えた直後に該第１画素の画像データの読出しが行われるが、第３画素の読込みの直後に第２画素が、第５画素の読み込みの直後に第３画素が、読出される形態で、１ライン分の画像データＤｆ＝Ｄｔ１＋Ｄｂ１の読込みを終えた直後に、後半分の画像データＤｂ１の最後の画素が読出される。これにより、バッファメモリ１２５が信号制御回路１２４に出力する画像データは、図３に示すように、１ラインの後半分Ｄｂ１となり、しかもその出力時間は、１ライン分の転送時間と同じになる。信号制御回路１２４には、１ラインの転送時間の間に１ラインの後半分の画像データＤｂ１が与えられ、垂直同期信号は、液晶モジュール１００に与えられるものと同一であるが、水平同期信号としては第２水平同期信号ＨＳ２が、また、画素クロックとしては第２画素クロックＣＬＫｒが与えられるので、信号制御回路１２４は、第２画素クロックＣＬＫｒに同期して、１ラインの後半分の画像データＤｂ１のみを読込み、データ線駆動回路１２２に出力する。これにより液晶パネル１２１には、液晶パネル１０１に表示する画像Ａ＋Ｂの後半分Ｂの画像のみ表示される。

本発明の、第１態様，第２態様および第３態様に共通の第１実施例の、構成の概要を示すブロック図である。図１に示す制御信号ＶＳ，ＨＳ，ＨＳ２，ＣＬＫ，ＣＬＫｒと転送画像データを示すタイムチャートであり、横軸は時間軸である。図１に示すバッファメモリ１１５，１２５の画像データ出力のタイミングを示すタイムチャートであり、横軸は時間軸である。

符号の説明

１０１：第１液晶パネル
１１１：第２液晶パネル
１２１：第３液晶パネル
ＣＬＫ：第１画素クロック
ＣＬＫｒ：第２画素クロック
ＨＳ：第１水平同期信号
ＨＳ２：第２水平同期信号
ＶＳ：垂直同期信号
Ｄｆ：１ラインの画像データ
Ｄｔ：Ｄｆの前半部
Ｄｂ：Ｄｆの後半部

Claims

第１表示パネル，該表示パネルを表示付勢する第１表示回路、および、第１表示回路に、該表示付勢のための画像データおよび第１制御信号を与える表示コントローラ、を備える第１表示ユニット；
第２表示パネルおよび該表示パネルを表示付勢する第２表示回路を備える第２表示ユニット；
第１制御信号の画素同期クロック信号である第１クロックの周期の複数ｎ倍の周期の第２クロックを生成する第２クロック生成手段；および、
第１制御信号の水平同期信号および第１クロックに同期して前記画像データの画像の先頭側１／ｎの画像の画像データを読込み、最初に読込んだ画像データから、第２クロックに同期して読出して第２表示回路に与えるメモリ手段；
を備える表示装置。
第１表示パネル，該表示パネルを表示付勢する第１表示回路、および、第１表示回路に、該表示付勢のための画像データおよび第１制御信号を与える表示コントローラ、を備える第１表示ユニット；
第２表示パネルおよび該表示パネルを表示付勢する第２表示回路を備える第２表示ユニット；
第１制御信号の画素同期クロック信号である第１クロックの周期の複数ｎ倍の周期の第２クロックを生成する第２クロック生成手段；
第１制御信号の水平同期信号である第１水平同期信号より後に、前記画像データの画像の後尾側１／ｎの画像を第２表示パネルに表示するための第２水平同期信号を生成する手段；および、
第２水平同期信号および第１クロックに同期して前記画像データの画像の後尾側１／ｎの画像の画像データを読込み、最初に読込んだ画像データから第２クロックに同期して読出して第２表示回路に与えるメモリ手段；
を備える表示装置。
第１表示パネル，該表示パネルを表示付勢する第１表示回路、および、第１表示回路に、該表示付勢のための画像データおよび第１制御信号を与える表示コントローラ、を備える第１表示ユニット；
第２表示パネルおよび該表示パネルを表示付勢する第２表示回路を備える第２表示ユニット；
第３表示パネルおよび該表示パネルを表示付勢する第３表示回路を備える第３表示ユニット；
第１制御信号の画素同期クロック信号である第１クロックの周期の２倍の周期の第２クロックを生成する第２クロック生成手段；
第１制御信号の水平同期信号である第１水平同期信号より後に、前記画像データの画像の後尾側１／２の画像を第３表示パネルに表示するための第２水平同期信号を生成する手段；
第１水平同期信号および第１クロックに同期して前記画像データの画像の先頭側１／２の画像の画像データを読込み、最初に読込んだ画像データから第２クロックに同期して読出して第２表示回路に与える第１メモリ手段；および、
第２水平同期信号および第１クロックに同期して前記画像データの画像の後尾側１／２の画像の画像データを読込み、最初に読込んだ画像データから第２クロックに同期して読出して第３表示回路に与える第２メモリ手段；
を備える表示装置。
第２および第３表示パネルの水平方向の画素数は表示パネルの１／２である；請求項３に記載の表示装置。
第２および第３表示ユニットは、それぞれが第１および第２メモリ手段ならびに第２クロック生成手段を備え、同一の構成である；請求項４に記載の表示装置。
前記表示コントローラが前記第２水平同期信号を生成する手段を備える；請求項３に記載の表示装置。
前記メモリ手段は、ＦＩＦＯメモリである；請求項１乃至６のいずれか１つに記載の表示装置。