JP2009100478A - 無線通信装置 - Google Patents

Abstract

【課題】格子基底縮小援用ＭＩＭＯ検出器を提供する。
【解決手段】ＭＩＭＯ復号器の縮小された格子を決定するための格子基底縮小デバイスは、行列情報を受信し、前記行列情報に対し１又は複数のデータ処理を施すように動作するデータ処理要素を含む。該デバイスは、さらに、前記データ処理要素が前記行列情報に対し実行する任意の操作が、それぞれの行列情報に対し実行される操作と直ちに一致するように、前記データ処理要素と連動して動作する第１及び第２の並列動作手段をさらに含む。前記データ処理要素は、チャネル状態行列のＱＲ分解のＲ成分である入力三角行列を、行列の列操作に基づき、前記三角行列の非対角要素がゼロに近づくように操作し、前記第１及び第２の並列動作手段で対応する列操作を行わせる。前記第１の並列動作手段は、恒等行列である初期行列に基づき動作可能であり、前記第２の並列動作手段は、前記チャネル状態行列である初期行列に基づき動作可能である。
【選択図】 図９

Description

本発明は、ＭＩＭＯ検出器の提供に関する。

ＭＩＭＯ検出器は、ＭＩＭＯ技術を備える種々の機器に要求されている。そのような機器の例には、モバイル電話、ローカル無線ネットワークを確立するために用いられる基地局、ＷＬＡＮデバイスが含まれる。

狭帯域ＭＩＭＯ通信システムは、通常次式によりモデル化することができる。

ｙ＝Ｈｘ＋ｎ （１）
ここで、ｙ及びｎはＮ_rx×1のベクトルであり、ｘはＮ_tx×1のベクトル、Ｈは
Ｎ_rx×Ｎ_txの行列である。ｙは受信信号を表し、ｎは加法性雑音、ｘは送信信号、Ｈはチャネル応答行列である。ＭＩＭＯ検出器の設計者が抱える課題は、観測値ｙとチャネル応答Ｈの情報が与えられたときにｘを推定する方法を確立することである。

一般に、チャネル応答Ｈの推定は、受信器が送信される情報の条件を既に知っているときに、パケットの一部分で受信された情報の条件を考慮することにより決定することができる。これは受信器により検出できる予め定められたプリアンブルを用いる既に確立された技術であり、これから、少なくとも理論的には、チャネル推定が決定できる。

ＭＩＭＯ検出器には種々のアルゴリズムが存在する。これらは、パフォーマンスや複雑さでそれぞれ異なる。実装のための一般的に選択されるものとして、実行可能性のために、ゼロフォーシング（ＺＦ：zero-forcing）解や最小二乗平均誤差（ＭＭＳＥ）解がある。最適最尤（ＭＬ）解の複雑さは、通常、ありふれたシステム構成を除いた全てで非常に高いけれども、非線形の検出器はより高いパフォーマンスを提供する。しかし、最適最尤（ＭＬ）解の複雑さは、最も平凡な構成以外の全てにおいて非常に複雑となる。そこで、実用的なデバイスに実装することができるとともに、線形ＺＦまたはＭＭＳＥ解法以上のパフォーマンス利得が実現できる準最適な検出器を使用しようとする重要な動機付けがある。

ＺＦ検出器のモデルは

ＱＲ分解は、行列計算で、計算の個々のステージを単純化するために適用される。計算の複雑さを低減するために、いくつかのステージに、近似される機会を必要に応じて提供する。ＭＩＭＯ復号に関連して、Ｈは次のように分解される。

Ｈ＝ＱＲ （３）
ここで、Ｒは上三角行列（すなわち、対角成分の下の全ての要素はゼロ）、Ｑは正規直交行列（すなわち、Ｑとそのエルミート転置との積は恒等行列に等しい）。従って、
Ｑ^HＱ＝Ｉ （４）
である。

このような特性の知識から、式（２）の関係は次のように表すことができる。

ＺＦまたはＭＭＳＥ ＭＩＭＯ検出器のパフォーマンスを上げるために、多くの論文では、格子基底縮小援用（Lattice-Reduction-aided (LRA)）ＭＩＭＯ検出器を用いることが開示されている。１つの説明が非特許文献１（以下、Ponnampalamら）に、軟出力を得る方法とともに与えられている。この軟出力方法は、特許文献１にも開示されている。

格子基底縮小援用（ＬＲＡ）ＭＩＭＯ検出器は、Ponnampalamらで検討されたように、ＭＬ検出器のパフォーマンスに近いパフォーマンスが得られる。このアプローチは、論理的な最適化検出器と比較して複雑さを大きく低減できる。

従来技術として、次に示す刊行物を挙げる。

非特許文献２
非特許文献３（以下、Windpassingerら）
非特許文献４
非特許文献５(以下、Wubbenら)
これら４つの文献は、ＺＦまたはＭＭＳＥ ＭＩＭＯ検出器のパフォーマンスを上げるために格子基底縮小がどのように適用でき、ＬＲＡ ＭＩＭＯ検出器が構成されるのかを説明している。

Windpassingerらも、プリコーディングに格子基底縮小がどのように適用されているのかを説明しているが、これも非常に類似する問題である。これら論文は格子基底縮小が、どのように実行されるのか、どのようにＭＩＭＯ検出器に適用されるのかをアルゴリズム的な考えを与える。

非特許文献６は、ＬＬＬ（Lenstra Lenstra Lovasz）アルゴリズムを紹介している。ＬＬＬアルゴリズムは格子基底縮小を実行するために適用されるものと一般に考えられているが、適当なアルゴリズムであればどのようなアルゴリズムも適用可能である。ＬＬＬアルゴリズムは反復アルゴリズムであり、また変数の複雑性がある。非特許文献７に論じられているように、複雑さは、異なる複数のパラメータの数に依存する。この文献に述べられているように、複数の複素行列の格子基底縮小のために修正されたＬＬＬアルゴリズムは次のようなものである。

ｍ×ｎチャネル行列Ｈ＝ＱＲのＱＲ分解を想定し、格子基底縮小を行う。

ＬＲＡ検出器を適用する際に立ちはだかる最初の障害の１つは、軟出力を得るための実行可能なアルゴリズムが存在しないことである。軟出力は、絶対的な“硬”出力ではなく、特定の値をもつ特定の送信ビットの相対的な尤度を示す確率情報として表される。受信器で軟出力が用いられる利点は、当該確率情報は検出されたデータに適用される信頼のレベルに関して、受信器の次のステージを伝えること、よって情報が信頼できる範囲についてまたは再送を要求すべきかどうかについて決定することができること、である。これは、そのようなデバイスを実際に機能するシステムに組み込む場合に、大きな柔軟性を与えることになる。従って、“軟出力”検出器は、受信器の設計者にとって魅力的なものであり、この解は、特許文献１、Ponnampalamら、及び特許文献２に開示されている。

線形ＺＦまたはＭＭＳ検出器のハードウェア実装は、しばしばＱＲ分解方法に基づく。この例は、非特許文献８（以下、Fittonら）に記載されているが、非特許文献９でも見ることができる。Fittonらに記載されているように、これは、ＣＯＲＤＩＣプロセスを用いて効果的に実装することができる。Fittonらは、ＺＦ解法のみを説明しているが、同じ方法は、Wubbenらに記載されているようなチャネル行列の拡張されたシステムモデルを仮定することによりＭＭＳＥ解法の実装に用いることができる。
ＧＢ２４２９８８４Ａ１ ＵＳ２００７／０２０６６９７Ａ１ "On generating soft outputs for lattice-reduction-aided MIMO detection" (V. Ponnampalam, D. McNamara, A. Lillie and M. Sandell; Proceedings of International Conference on Communications, June 2007) H. Yao and G.W. Wornell, "Lattice-Reduction-Aided Detectors for MIMO Communication Systems", in Proc. IEEE Globecom, Nov 2002, pp. 424-428 C. Windpassinger and R. Fischer, "Low-Complexity Near-Maximum-Likelihood Detection and Precoding for MIMO Systems using Lattice Reduction", in Proc. IEEE Information Theory Workshop, Paris, March, 2003, pp. 346-348 I. Berenguer, J. Adeane, I. Wassell and X. Wang, "Lattice-Reduction-Aided Receivers for MIMO-OFDM in Spatial Multiplexing Systems", in Proc. Int. Symp. on Personal Indoor and Mobile Radio Communications, Sept. 2004, pp. 1517-1521 D. Wubben, R. Bohnke, V. Kuhn and K. Kammeyer, "MMSE-Based Lattice-Reduction for Near-ML Detection of MIMO Systems", in Proc. ITG Workshop on Smart Antennas, 2004. "Factoring Polynomials with Rational Coefficients" (A. Lenstra, H. Lenstra and L. Lovasz, Math Ann., Vol. 261, pp. 515-534, 1982) "Complexity study of lattice reduction for MIMO detection" (M. Sandell, A. Lillie, D. McNamara, V. Ponnampalam and D. Milford, In Proc. IEEE Globecom 2007) "Reconfigurable antenna processing with matrix decomposition using FPGA based application specific integrated processors" （M.P. Fitton, S. Perry and R. Jackson） www.altera.com/literature/cp/milaero/antenna-processing.pdf

本発明の一側面は、ＭＩＭＯ検出器の縮小された格子を決定するための格子基底縮小デバイスを提供する。当該デバイスは、行列情報を受信し、前記行列情報に対し１又は複数のデータ処理を施すように動作するデータ処理要素を含み、
当該デバイスは、前記データ処理要素が前記行列情報に対し実行する任意の操作が、それぞれの行列情報に対し実行される操作と直ちに一致するように、前記データ処理要素と連動して動作する第１及び第２の並列動作手段をさらに含み、
前記データ処理要素は、チャネル状態行列のＱＲ分解のＲ成分である入力三角行列を、行列の列操作に基づき、前記三角行列の非対角要素がゼロに近づくように操作し、前記第１及び第２の並列動作手段で対応する列操作を行わせ、
前記第１の並列動作手段は、恒等行列である初期行列に基づき動作可能であり、前記第２の並列動作手段は、前記チャネル状態行列である初期行列に基づき動作可能である。

本発明の一側面によれば、信号を検出するように動作する格子基底縮小援用ＭＩＭＯ検出器を提供する。該検出器はパケットを受信する毎に１度実行する前処理部と、各パケットに複数回実行される可能性のあるデータ処理部と、を含む。

前記前処理部は、前記チャネル行列Ｈに対しＱＲ分解を適用する。これは、このＱＲ分解から出力されるＲ行列に基づく格子基底縮小を実行し、ＨＴを生成する。そして、ＨＴに対し、ＱＲ分解を適用し、前記データ処理部におけるＱ^H回転を適用するためのＣＯＲＤＩＣ制御信号と、前記データ処理部における後退代入（back-substitution）を適用するための対応するＲ行列とを生成する。

本発明の他の側面によれば、単一の格子基底縮小プロセッサが格子基底縮小を実行できるように内部フィードバックループを適用する方法を提供する。

本発明の他の側面によれば、単一のＱＲ分解エンジンが前処理エンジン内で適用可能なように、前記格子基底縮小プロセッサからＱＲ分解プロセッサへの外部フィードバックループを適用する方法を提供する。

本発明の他の側面によれば、前記格子基底縮小プロセッサの入力で、フィードフォワードデータ及びフィードバックデータを交互に配置する方法を提供する。

本発明の他の側面によれば、レートマッチングと、ＱＲ分解プロセッサと光子基底縮小プロセッサとの間のフォードフォワードコネクション及びフィードバックコネクションの解放を容易にするパイプラインとを最適化する方法を提供する。

本発明の他の側面によれば、ＬＬＬ格子基底縮小アルゴリズムの複雑さを低減し、Ｔ行列更新値の範囲を修正することにより、ハードウェア実装に最適化する方法を提供する。

本発明の他の側面によれば、パフォーマンスに悪い影響を与えることなく実装が要求されるハードウェアユニットの複雑さを充分に低減する格子基底縮小更新パラメータの範囲を限定または制限する方法を提供する。更新パラメータは、複数の値からなる有限集合に制限されることがある。更新パラメータは、正または負の１、または０に制限されることがある。そのようなハードウェア処理ユニットは、単純な算術演算および論理演算のみを用いて、上記限定されたパラメータを計算することができることがある。この側面に係る発明は、上記限定されたパラメータを適用できる拡張されたハードウェア処理ユニットを提供できる。

本発明の他の側面によれば、格子基底縮小援用ＭＩＭＯ検出器のハードウェア実装を提供する。これは、格子基底縮小処理中の更新処理のように、行列の積ＨＴの計算に要する待ち時間を低減できる。

本発明の他の側面によれば、格子基底縮小行列Ｔと入力行列Ｈとの行列積を削減したものを追加的に出力するように、格子基底縮小アルゴリズムを修正する方法を提供する。

本発明の他の側面によれば、単純な追加、置き換え、及び列交換操作が要求されるだけの前記修正の単純なハードウェア実装方法を提供する。

本発明の他の側面によれば、受信されたパケットのサイズ及び受信器のパフォーマンスを最適化するＭＣＳモードに基づく、ＬＲＡ ＭＭＳＥ ＭＩＭＯ検出とＭＭＳＥ ＭＩＭＯ検出との間の切り替え方法を提供する。

本発明の他の側面によれば、ＬＲＡ ＭＭＳＥ検出及びＭＭＳＥ検出をサポートする再構成可能なＭＩＭＯ検出器において、パケットサイズに基づき２つの検出器間を切り替える方法を提供する。これにより、リアルタイム検出操作が実現できる。

このような検出器において、本発明の他の側面によれば、ＰＥＲパフォーマンスに基づき２つの検出器間を切り替える方法を含む。

このような検出器において、本発明の側面によれば、検出器選択の決定のためのＯＥＲパフォーマンス及びパケットサイズの数的指標の両方を決定する方法を提供する。

前記前処理部は、チャネル行列ＨにＱＲ分解（ＱＲＤ：ＱＲ decomposition）を適用するように動作することもある。前記前処理部は、このＱＲＤから出力されるＲ行列に基づき格子基底縮小を実行するように動作し、縮小された格子におけるチャネル応答推定値であるＨＴを生成する。前記前処理部は、さらに、ＨＴにＱＲ分解を適用するように動作し、前記データ処理部においてＱ^H回転を適用するためのＣＯＲＤＩＣ制御信号と、前記データ処理部における後退代入（back-substitution）を適用するための対応するＲ行列とを生成する。

汎用ＣＰＵでアルゴリズムを順次実行すること（例えば、コンピュータシミュレーション、またはＤＳＰ上の実装）と、そのアルゴリズムをＦＰＧＡかＡＳＩＣかのハードウェアにどのように実装するかには、いくつかの違いがある。特に、例えば処理速度や集積回路上の“リアルエステート（real estate）”の信頼性に関して、ハードウェアに実装されるデータ処理方法の設計に要する決定に影響を与える要因は異なる。この開示の一部分は、ＬＲＡ ＭＩＭＯ検出器のハードウェア実装のためのアークテクチャの説明を含む。これは、最終的な実際のデバイスのパフォーマンスを増強する設計上の決定を行う当業者には参考となるであろう。

図面を参照しながら以下に示す、本発明の詳細な実施形態の説明に基づき、本発明のさらなる側面および効果について、明らかにする。

まず、図１に係るブロック図は、本発明の第１の実施形態に係るＬＲＡ ＭＩＭＯ検出器１０のアーキテクチャを示す。

検出器１０は、前処理エンジン（ＰＰＥ）１２とデータ処理エンジン（ＤＰＥ）１４との２つのセクションからなる。ＰＰＥはチャネル状態情報Ｈと雑音分散σを入力として受信する。そして、これらを処理し。ＤＰＥ１４への情報および制御信号を生成する。ＰＰＥ１２の実行は、入力（Ｈまたはσ）が変化したときのみに要求される。通常は、検出器１０は、パケット受信開始時に一度ＰＰＥ１２を実行させるように構成されている。

各パケットについてチャネル状態情報を前処理する理由は、連続するパケットが異なるチャネルから受信されることがあるからである。従って、チャネル状態情報と雑音分散が１つのパケットから次のパケットまで変化しないと仮定することは安全ではない。実際、Ｈおよびσは、例えば８０２．１１ＷＬＡＮシステムでは１つのパケットから次のパケットまでに変化することが肯定的に想定されている。

一般論として、ＰＰＥは、データ処理エンジン１４における複数のＣＯＲＤＩＣ要素により実行されるデータ回転操作の制御のためのＣＯＲＤＩＣ制御信号を生成し、これをＣと表す。ＰＰＥ１２は、また、出力として行列Ｒを生成する。この行列は、上述したように、ＰＰＥ１で実行されるＱＲ分解の結果である。Ｒは前述したように、上三角である。

データ処理エンジンの態様は、やがて理解することとなるように、当業者の読者であれば、さらなる詳細な説明がなくとも実装可能であろうが、後で、特定の効果を奏する特徴を提供する新たなハードウェア構成に関する本発明の実施形態について説明する。

ＰＰＥ１２は、さらに、格子基底縮小行列Ｔを生成し、これをＤＰＥ１４へ、格子基底縮小行列Ｔの逆の行のサム（sum）パリティｐからなるベクトルＰとともに提供する。

このために、ＰＰＥ１２は、チャネル状態情報記憶／多重化ユニット２２を含み、このユニット２２は、Ｈの形式のチャネル状態情報、入力行列すなわちＨＴ、縮小された格子におけるチャネル状態情報（行列Ｔと定義される）を記憶し、また、ＰＰＥ１２の他の構成部への配信を操作するように動作する。ＰＰＥ１２は、さらに、入力としてチャネル状態行列（場合に応じてＨまたはＨＴ）をとり、これにＱＲ分解を適用するＱＲ分解エンジン２４をさらに含む。このＱＲＤエンジン２４は、要求されたとき、ＣＯＲＩＣ制御情報Ｃと上三角分解行列Ｒを出力する。上三角行列Ｒは、ＣＳＩ行列Ｈ上で動作可能な格子基底縮小エンジン２６へ渡され、上三角行列Ｒとともに格子基底縮小行列Ｔ、対応する行のサムパリティｐ、縮小された格子において表現されたチャネル状態行列ＨＴを生成する。

使用するとき、ＰＰＥ１２は次のように動作する。ＰＰＥ２１の動作は、必要なＣＳＩ行列Ｈと雑音分散σとが受信され、ＣＳＩ記憶／多重化ユニット２２に記憶されたと仮定する。

最初のチャネル状態行列Ｈは、ＱＲ分解エンジン２４に与えられ、ＱＲ分解エンジン２４は、入力されたＣＳＩ行列Ｈに対しＱＲ分解を適用する。この動作において、出力Ｒのみが要求される。これは、格子基底縮小エンジン２６への入力として送られる。

格子基底縮小エンジン２６は、入力された行列Ｒに基づき格子行列Ｔを計算する。格子基底縮小アルゴリズムの適切な実装であればいかなるものでは用いることができるが、後述の実施形態において、ＬＬＬアルゴリズムの効果的なハードウェア実装について説明する。

格子基底縮小エンジン２６は、格子基底縮小プロセスにより計算された行列ＨＴを出力する。なお、これが実現する方法は後述する実施形態において説明されるであろう。

計算結果のＴ行列は、ＤＰＥ１４へ出力される。行のサムパリティベクトルｐもまたＤＰＥ１４へ出力される。

行列ＨＴは、ＣＳＩ記憶／多重化ユニット２２へ戻され、その後、ＱＲ分解エンジン２４へと渡される。このＱＲ分解エンジン２４を繰り返し用いることは、ハードウェアの再利用のためであることとは読者には理解できよう。第２ＱＲ分解エンジンを備えて、ＨＴ行列を処理することがより適切で構成に便利であれば、同様に可能である。しかし、ＨＴのフィードバックとこの単一ＱＲ分解エンジン２４の再利用は、この実施形態において、利用可能なハードウェア資源の効果的な利用であると考える。

ＨＴのＱＲ分解の結果は、後述するように、ＤＰＥ１４で、受信された信号データｙに回転を適用する際に用いられるＣＯＲＤＩＣ制御信号Ｃの生成である。さらに、Ｒ行列はＤＰＥ１４に与えられる。

ＤＰＥ１４について、さらに詳細に説明する。ＤＰＥ１４は、Ｃ、Ｒ、ＰおよびＴをそれぞれ記憶するように動作する記憶ユニット３０〜３６を含む。これらは、対数尤度比情報、すなわち入力された信号データｙに基づく軟出力を生成する際に、ＤＰＥ１４の他の要素により用いられる。データ回転ユニット４０は、Ｃ記憶ユニット３０に記憶されているＣＯＲＤＩＣ制御信号Ｃに基づき、多くの適切な回転を適用し、Ｑ^Hｙを生成する。Ｑ^Hｙに基づき、後退代入エンジン４は、このデータを、Ｒおよび行のサム（sum）Ｐを用いて、後退代入プロセスに基づき処理する。後退代入プロセスは、Ｔの逆行列の行のサムパリティであるｐの知識により改善される。これは、格子基底縮小援用復号に要求されるコンステレーションシフトおよびスケール操作の効果的な実行を可能にする。

後退代入エンジンの出力はＲ^-1Ｑ^Hｙである。これは量子化され、軟出力生成ユニット４４に入力される。これは、ＰＰＥ１２により与えられるＴ行列の知識に基づき動作する。この軟出力生成ユニット４４は、Ponnampalamらに説明されているいくつかのアルゴリズムのうちの１つの実装でもよい。しかし、読者は、どのようなアルゴリズムも軟出力生成ユニット４４を用いて実装できることは理解できよう。

結果の対数尤度比は、このようにして、格子基底縮小援用検出器１０から出力される。

これまでの一般的なアーキテクチャの説明からわかるように、上述の実施形態は、ＬＲＡ ＭＩＭＯ検出器のためのアーキテクチャを提供し、ここでは、アルゴリズムの実装は、復号アルゴリズムを、まれに（1パケットにつき1回）実行される前処理部と、さらに頻繁に（1パケットにつき複数回）実行されるデータ処理部とに分離することに基づき実施される。

前処理エンジン１２は、入力チャネル行列Ｈに対しＱＲ分解を適用し、その後、ＱＲ分解エンジン２４から出力されるＲ行列に基づき格子基底縮小を適用して、ＨＴを生成する。さらに、前処理エンジン１２は、ＨＴに対し、ＱＲ分解を適用し、データ処理エンジン１４でＱ^H回転を適用するためのＣＯＲＤＩＣ制御信号Ｃと、データ処理部で後退代入を適用するための対応するＲ行列を生成する。

図２は、ＱＲＤエンジン２４の実装例をより詳細に示している。この構成は、シストリックノード処理エレメントの三角形の配置を含むシストリックアレイからなる。このタイプのシストリックアレイは、上記Fittonらによる論文に説明されているものと類似する。

このシストリックアレイには、図の上端に示す４つのシストリックノード処理エレメントの行が示されている。この入力として、場合によっては、チャネル状態情報行列ＨまたはＨＴの連続的な行をとる。そして、連続的に少なくなるシストリックノード処理エレメントには、その前の行から得られるデータが与えられる。

Fittonらの説明によると、２タイプのシストリックノード処理エレメントが適用される。境界セル６０は、行列の特定の行を横切って適用されるギブンス回転を計算するために用いられる。境界セル６０は、図２では丸いエレメントとして描かれている。

シストリックノード処理エレメントの1番目の行の境界セルは、（場合によっては）入力行列ＨまたはＨＴの1番目の列の要素を連続的に受信するように動作する。これにより、Ｒ行列の1番目の対角要素であるデータ値ｒ₁₁を生成する。これは、内部セル６２に与えられ、次にその出力が当該行中の残りの内部セル６２に与えられる。内部セルは図２では四角いエレメントして描かれており、簡単のため、全てに参照番号６２を付してはいない。

内部セル６２は、入力値と直前に記憶した値とに変換を施し、新たな値と出力とを計算する。変換もまた当該行の次の境界セルで用いるために出力される。

上三角行列Ｒは、制御ベクトルＣと、この形式で与えられているシストリックアレイから得られる出力ｒ_ijとから生成される。

図３は、データ処理ユニット１４のデータ回転得ニット４０の構成を、同様の詳細さで、示している。データ回転ユニット４０は、ＱＲＤエンジン２４に備えられているものと同じ機能を有する複数の内部セル６２の列からなる。この例では、Ｒ行列の次元、さらにまたＨ及びＨＴ行列の次元とに対応して、４つのセルを備えている。各セル６２は、制御信号ｃ_nを受信し、当該列の1番目は、入力信号ｙの要素を連続的ステップで受信する。このような構成を有するデータ回転ユニット４０のパイプライン性により、信号ベクトルｙを構成する複数のデータ要素は、連続的に入力され、1番目の要素に関連する結果は、２番目の要素が入力される前に、データ回転ユニット４０で生成される必要はなく、その後も同様である。

パイプラインの各セル６２は、最後の２番目までのセルまで、その回転結果をパイプラインの次のセルへ出力し、また、Ｑ^Hｙを後退代入エンジン４２へ与える一連の出力を得る。

当業者であれば理解できようが、これは、データ処理エンジン１４により与えられる、受信データ信号ｙに対する最低限可能な回数の回転となり、これにより、データ信号を処理する待ち時間を最小限にすることができる。しかし、他のどのアーキテクチャ、例えば、データ信号に対する回転が格子基底縮小エンジンでの更新と並行して行われるアーキテクチャは、データ信号パスにおける待ち時間をかなり増やす。従って、バッファ３０内で制御信号を記憶することは有効である。

この２パートの配置を用いると、ゼロフォーシング（ＺＦ）と最小二乗平均誤差（ＭＭＳＥ）の両方のタイプのＬＲＡ ＭＩＭＯ復号が（Ponnampalamらによるように）、この配置により実現できる。ＭＭＳＥタイプは、Ponnampalamらに記載されているように、拡張されたチャネルモデルを考慮することにより実装される。

この装置アーキテクチャは、ＯＦＤＭまたはＯＦＤＭＡに基づく通信システムのようなマルチキャリア通信システムに使用するのに特に適している。そのような実装において、各サブキャリアに対応する信号は、個別に処理され得る。しかし、ここで開示されるアーキテクチャの構成のように、サブキャリアをグルーに分けて、検出器の各ブロックにより処理することが好ましい。

このアーキテクチャを用いることで効果の得られる特定のアプリケーションは、ＩＥＥＥ８０２．１１ｎ標準に合致する無線ＬＡＮデバイスであろう。このアーキテクチャは、格子基底縮小援用ＭＩＭＯ検出器と格子基底縮小ステージのない対応する（ＺＦまたはＭＭＳＥ）検出器との間の単純な再構成を容易にする。この再構成は、後述する第５の実施形態でされに論じる。

格子基底縮小がＬＬＬアルゴリズムに基づく場合（このために、“Complexity study of lattice reduction for MIMO detection” (M. Sandell, A. Lillie, D. McNamara, V. Ponnampalam and D. Milford, Proc. IEEE WCNC, March, 2007)において、複素数値アルゴリズムの疑似コードが与えられている）、入力行列Ｈは、ＨのＱＲ分解により、行列ＱとＲに分解される必要がある。そして、ＬＬＬアルゴリズムは、ＱおよびＲを操作して、出力Ｑ´、Ｒ´およびＴを生成する。ここで、ＨＴ＝Ｑ´Ｒ´である。

ＬＲＡ ＭＩＭＯ検出器のソフトウェア実装において、ＬＬＬアルゴリズムの出力（Ｑ´およびＲ´）が、受信データ信号を等化するために直接用いることができる。しかし、受信データ信号に対するＱ^H回転の適用がＣＯＲＤＩＣ処理により実施されるハードウェア実装において、ＬＬＬアルゴリズムの出力は都合のよい形態ではない。すなわち、ＬＬＬアルゴリズムは、行列Ｑのエントリーを明示的に返す。代わりに、ＤＰＥ１４のＣＯＲＤＩＣアプリケーションブロック（データ回転ユニット４０）は、Ｑ行列の明確な値よりはむしろ回転制御信号Ｃを要求する。従って、行列ＨＴを分解するためにＱＲＤエンジン２４を再利用することが都合がよい。これによりＤＰＥが必要なＣＯＲＤＩＣ制御信号Ｃを生成する。

上記したように、一実施形態におけるこの開示は、ＬＬＬアルゴリズムのハードウェアの効果的な実装を用いる。以下、図４を参照して説明する。この実施形態の例は、図１やマルチキャリア（ＯＦＤＭ）ＭＩＭＯシステムに関して概略的に開示されたアーキテクチャのアプリケーションに焦点をあてている。ＰＰＥ１２およびＤＰＥ１４は、ＯＦＤＭシンボル内に含まれている全てのサブキャリアを操作することが要求される環境にある。

図４は、ＰＰＥ１１２の第２の例の概略構成を示す。ＰＰＥ１１２は、ＱＲ分解エンジン（ＱＲＤＥ）１２４とともに、格子基底縮小プロセッサ（ＬＲＰ）１２６を含む。そして当該例は、このＱＲＤＥ１２４とＬＲＰ１２６との結合に焦点を当てている。上述したように、ＰＰＥ動作の二重パスＱＲＤＥ方法を想定している。これは、次の３つのステージに要約できる。

これは、“MMSE-Based Lattice-Reduction for Near-ML Detection of MIMO Systems” (D. Wubben, R. Bohnke, V. Kuhn and K. Kammeyer, Proc. ITG Workshop on Smart Antennas, 2004)に一致する。

第２のＱＲ分解が完了すると、ＤＰＥ１４で要求される全てのパラメータが得られる。

本出願人により出願された英国特許出願０７０３１８４．２は、格子基底縮小構築ブロックを記載している。これは、ＬＲＰ１２６に対応するであろう。この文献の内容に係るより詳細な説明を以下に示す。ＬＲＰ１２６は、Wubbenらから理解される形態の多数のサイズおよび基底縮小ステージを含む。ステージの数は、格子基底縮小される行列のサイズに依存する。前述の英国特許出願では、多くのこれらＬＲＰは連結されてチェーンをなし、ＬＲＥを形成することを示しており、これは十分な数のＬＲＰ（Ｎ_LRP）を与えればＭＩＭＯ検出器に十分な質を有する格子基底縮小行列が得られる。

図４は、単一のＱＲＤＥ１２４と単一のＬＲＰ１２６とから、内部および外部フィードバックループの両方を用いて、どのようにしてＰＰＥ１１２を形成するかを示している。２つの多重化部１２５、１２７も、このフィードバックループを可能にするために、図中に示されている。これら多重化部、関連するメモリブロック、およびフロー制御モジュールが、図１に示したＬＲＥブロックおよびＣＳＩ記憶／多重化ブロックと同等の機能要素内で組み込まれている。

内部ループはＮ_LRP-1回使用され、外部ループ１回だけ使用される。ＬＲＰの出力が内部ループでＮ_LRP-1回フィードバックされると、出力はＮ_LRP個のＬＲＰのチェーンを持つことと等しいことは、読者には明らかであろう。

ＱＲＤＥを多くの異なる方法で実現するかとは可能である。例えば、上述のFittonの論文による複素ＣＯＲＤＩＣ処理を用いた場合、ＱＲ分解のハードウェア実装にとって利点となる多くの特徴を有する。

ＩＥＥＥ８０２．１１ｎＷＬＡＮ標準のようなＭＩＭＯ ＯＦＤＭシステムのパフォーマンス要求を満足するために、ＱＲ分解はＮ個のサブキャリアのブロックに実施される。ここでＮは、ＯＦＤＭシンボル内のデータサブキャリアの総数Ｎ_T以下である。Ｎのサイズはハードウェア資源と、ＱＲＤＥの実際の実装方法に関わりなくＱＲＤＥの待ち時間とに影響を与える。サブキャリアは、よって、Ｇ個のグループにグループ化される。

図５はＰＰＥの動作のタイミング図を示している。ここに示した例では、サブキャリアのグループは４つあり（Ｇ＝４）、各グループはＮ個のサブキャリアを含む。Ｎ_LRP＝３の場合である。４つのグループは、サブキャリア群を表すひし形内の参照番号で示されている。グループ１の操作について、次のように進められる。

グループの全てのサブキャリアは、QRDEプロセッサに連続して送られる。正確な入力形態は、ＱＲ分解の正確な実装に依存する。ＮサブキャリアのそれぞれについてのＱＲ分解は、並列形態（矢印（ａ））で計算され、出力される。やはり形態は実装仕様となろう（この例では、一般性の喪失なく、出力時間は入力時間に比例する。）
矢印（ｂ）に示すように、Ｎ個のサブキャリア全てについての複数のＲ行列は、ＱＲＤＥの出力からＬＲＰ１２６の入力へと渡される。ＬＲＰ１２６は当該複数のＲ行列に対し、１回目の繰り返しを実行し（矢印（ｃ））、Ｒと

とを得る。Ｒと、

とは、内部ループを介して、ＬＲＰ１２６へ１回目のフィードバックがなされる（ｄ）。ＬＲＰは、そして、２回目の繰り返し（ｅ）を実行し、再びＲと

との両方が内部ループを介して、ＬＲＰへ２回目のフィードバックがなされる（ｆ）。

ＬＲＰは、そして、３回目の繰り返し（ｇ）を実行するが、この例では、これが最後の繰り返しとなる。

は、その後、ＬＲＰの出力からＱＲＤＥの入力へと外部フィードバックループを介して送られる（ｈ）。ＱＲＤＥは第２のＱＲ分解を実行し（ｉ）、図１に関連して上述したＤＰＥ動作に要求される

を得る。

図５は、また、サブキャリアの残りのグループ（２，３，および５と示されている）についての操作も示している。これらグループは時間的にインターリーブされ、ＰＰＥ動作のどのステージにおいてもグループ間で衝突しないようになっている。これを達成するために、次のタイミング条件および制約が順守される必要がある。

・ＱＲＤＥは処理待ち時間Ｔ_QRDEを持ち、これはＮの関数、ＱＲＤＥアーキテクチャ、及び分解される行列サイズであろう。

・ＱＲＤＥは、サブキャリアの次のグループの入力を、その直前のグループの処理が完了する前に、受け付けることができる。すなわち、ＱＲＤＥ構成にある程度パイプラインが存在する。図３で示した例では、ＱＲＤＥへの入力は連続するように示している。

・隣接する出力グループ間の期間はΔ_QRDEである。この期間はＮに関連することに依存するアーキテクチャであろう。Δ_QRDEはグループ番号に関わらず定数であり、すなわちＱＲＤＥ出力は一定である。

・ＱＲＤＥの出力は、ＬＲＰの入力にマッチするレートであり、すなわち、ＬＲＰはＱＲＤＥからのデータをΔ_QRDE毎に受け入れることができる。これは、ＬＲＰのアーキテクチャにある程度のパイプラインがあることを暗示する。

・ＬＲＰの処理待ち時間は、グループ間の期間Δ_LRPとなるＴ_LRPである。Δ_LRPも一定である。Ｔ_LRPは、（ＱＲＤＥからＬＲＰへのフィードフォワード入力と内部ループによりフィードバックとの間で）示したような競合のない動作を実現するために、Ｔ_QRDEに合わせ慎重に設計する必要がある。Ｔ_QRDEのＴ_LRPに対する比は、ＬＲＰのアーキテクチャに存在すべきパイプラインの程度へのさらなる制約ともなるであろう。

要約すれば、パイプラインの程度とＬＲＰのスループットは、競合のないフィードバック動作を実現するために、ＱＲＤＥのスループットと検出器の複数のステージの待ち時間とにマッチしなければならない。

この実施形態は、その動作を拡張するある明確な特徴を有する。特に、ＬＲＰ１２６とＱＲＤＥ１２４との間に外部ループを実装し、単一ＱＲＤＥの使用を容易にしている。また、内部フィードバックループを用いて、単一ＬＲＰ１２６を用いた完全なＬＲＥの実装を容易にしている。さらに、当該アーキテクチャは、ＱＲＤＥ１２４からのフィードフォワードデータをＬＲＰ１２６からＬＲＰ１２６へのフィードバックデータに、内部ループを介して、ＬＲＰ１２６からのフィードバックデータをインターリ−ブする必要がある。

ＱＲＤＥ１２４とＬＲＰ１２６との間のレートマッチングと、ＱＲＤＥ１２４とＬＲＰ１２６の両方のパイプライン長最適化は、競合のないフィードバック動作を容易にする。これは、ＰＰＥ１１２のスループット全体を維持し、よって、かなりのハードウェア節約を達成しながら、ＰＰＥ１１２の待ち時間に妥協することがない。

この実施形態は、単一ＬＲＰ１２６と密接に連結されたＱＲＤＥ１２４を用いて、ＬＲＡ ＭＩＭＯ検出器のためのＰＰＥを実装する実用的な方法を実証する。この実装は、ＰＰＥ待ち時間に妥協することなくハードウェア資源の使用を最小限にするカスタムハードウェア解決法に用いることができる。連結されたプロセッサのチェーンで密接に連結された反復アーキテクチャにより、この実装にはたった１つのみのＱＲＤＥ１２４が必要となるだけである。これは外部フィードバックループにより可能となる。これがないと、２つのＱＲＤＥ１２４が必要となり、ハードウェア資源の利用が２倍となる。さらに、ＬＲＥの実装のために、単一ＬＲＰが必要となる。これは、内部ループにより可能となる。これがないと、Ｎ_LRP個のプロセッサが必要となる。

上記制約と、図５に示したタイミング図を前提とすると、ＰＰＥの総待ち時間は、この反復実装の場合と、複数のＱＲＤＥと複数のＬＲＰとを連結してチェーンを形成する反復しない設計の場合とで、同じであることは読者には明らかであろう。従って、この反復実装では、処理待ち時間全体に何ら不利益なく、大幅なハードウェアを節約することができる。

本発明の第３の実施形態は、ハードウェアの特定の設計基準を考慮するために、修正を伴うＬＬＬアルゴリズムのハードウェア実装を提供する。

イントロダクションで挙げたＬＬＬアルゴリズムの実際上の欠点の中で、ステップ（５）は、‘更新パラメータ’と呼ばれるパラメータμを計算する。アルゴリズム的に、μの計算は除算演算が必要となる。従って、これは計算的に困難であり、この演算を実装するために単純な二分探索技術が用いられるとしても、ステップ（５）は高速実装にはあまり適してしない。

第３の実施形態は、ハードウェアへの実装のために最適化された更新パラメータμの計算の複雑さを低減する方法を適用する。まず、図６を参照すると、更新パラメータユニット２１０のハードウェア実装の概略構成図が示されている。これは、μの実数部と虚数部の計算を実行できる。更新パラメータユニットは、加算／減算機能ユニット２１２を含み、

の実数部または虚数部を受信する。ＸＯＲゲート２１４は、加算／減算機能ユニット２１２がその入力の加算と減算のどちらを実行するかを制御する。ＸＯＲゲート２１４は、更新パラメータユニットへの２つの入力量の符号に基づき、これを制御する。ＸＯＲ動作の実行された結果は、実際、μの符号である。

比較器２１６が備えられ、これは、加算／減算機能ユニットの出力と

に基づく入力とを比較するように構成されている。この比較の出力は、０か１であり。これは、μの大きさである。従って、μは０、＋１、または−１という値の出力である。

この更新パラメータユニット２１０は、たった１つの加算／減算機能と１つの比較器とを論理表現とともに含む。これは、イントロダクショにおける疑似コードのμの計算を全て実行するために必要なプロセッサよりはかなり簡略である。

この処理ユニットは、ライン（７）及び（８）に疑似コードで与えられているＲ及びＴのようなパラメータの更新を実装することが自明であるという利点も有する。図７は、これを実現するために、図６に示したユニットへのひとそろいの可能な拡張を示す。図７に示されているユニット３１０は、更新パラメータユニット２１０と、加算／減算機能ユニット３１２、ＸＯＲゲート３１４、及び比較器３１６を共有する。これらの詳細な機能は、この実施形態に関連してさらに述べる必要はないであろう。

さらに、マルチプレクサ３２０が、Ｒの更新を導くために備えられている。これは、その入力として、加算／減算機能ユニット３１２と、入力に基づく最初の

とを取る。このマルチプレクサ３２０は、更新パラメータμにより制御される。従って、Ｒを更新するために、１つのみのマルチプレクサが必要となる。

さらに、さらなる加算／減算機能ユニット３２２と、他の１つのマルチプレクサ３２４とが、Ｔを更新するために備えられている。この加算／減算機能ユニット３２２と、このさらなるマルチプレクサ３２４はより高度化されて、入力された既存のＴ行列に列方向の操作を実行する。さらなる追加もまた、本発明の後の実施形態において説明する。

次に疑似コードは、上述した実装における上記複素ＬＬＬコードになされる修正を示し、この一部は、図６及び７に示されている。動作（５）は、μ_Reとμ_Imでそれぞれ与えられる更新パラメータの実数部及び虚数部に対する独立した操作に置き換えられている。μ_Reとμ_Imの両方は、

と範囲が制限されている。ライン６及び９に含まれているＩＦ命令文は、ハードウェア実装では冗長であるので削除されている。

すでに理解されていようが、図６の実装は上述のアルゴリズムのライン５ａから５ｎに反映され、ライン７および８は、図７の追加された部分により実装されている。

＋／−０．５スレッショルドにより、大幅な複雑さが低減できる。これは、明確な除算及び比較よりはむしろ、単純な加算または減算と、比較演算とで判断できる。

上述の修正された疑似コードは、それ自体、その単純さの点で、イントロダクションで説明した基本ＬＬＬアルゴリズムとは区別されるハードウェア実装に役立つ。これは、ハードウェア資源と処理待ち時間の点で、有利である。

格子基底縮小エンジンで格子基底縮小プロセッサが複数繰り返されるとき、

という制限はパフォーマンスに影響を及ぼさない。さらに、上述の第１の実施形態で説明したＬＲＡ ＭＭＳＥ検出器において、上記アルゴリズムのステップ（１５）は必要ない点に留意すべきである。

図８は、本実施形態に関する上述の修正されたアルゴリズムと、イントロダクションで説明した複素ＬＬＬアルゴリズムとを比較した、パケット誤り率（ＰＥＲ）と信号対雑音比（ＳＮＲ）とを対比したパフォーマンスのグラフを示している。曲線は、４つの送信アンテナと４つの受信アンテナとを備えたＩＥＥＥ８０２，１１ｎＭＩＭＯ ＯＦＤＭシステムについてである。空間ストリームの数は４であり、６４−ＱＡＭ変調と、５／６レートＦＥＣ（Forward error correction）コーディングとが適用されている（これは８０２．１１ｎシステムで最も高いレートモードの動作である）。

修正されたアルゴリズムは、英国特許出願０７０３１８４．２に記載されている複雑性の修正されたアルゴリズムと組み合わされると、これは、実行可能なハードウェア実装を表す。この文献は現在公開されていないが、その内容は、行列として表された入力データに、サイズ縮小操作及び／または基底縮小操作を適用するように動作可能な少なくとも１つのユニットを含む格子基底縮小援用検出器の説明を含む。ループにされたパイプラインが構成されることを許容するコントローラが記載されている。この文献に開示されているアルゴリズムは次のように特徴を示す。

ＦＯＲループ（上記ライン２−１６）は、パフォーマンスを向上させるために数回繰り返されることがある点に留意すべきである。格子基底縮小（ＬＲ）の繰り返し回数は、４または５に設定されている。４回繰り返す場合、修正されたアルゴリズムと元のアルゴリズムとの間にパフォーマンスにおいていくらか劣化する。しかし、ＬＲを５回繰り返す場合、修正されたアルゴリズムと元のアルゴリズムとの間にパフォーマンスに劣化はない。

次の実施形態において、その開示は、行列積ＨＴで表される格子基底縮小エンジンからの出力の供給に適したアプローチを与える。明らかに、１つの選択肢は明確な乗算によりこの積を計算することであろうが、行列の乗算はハードウェア資源のコストがかかり、ハードウェア実装の待ち時間を増加する。

本発明のこの実施形態では、入力行列Ｈについて格子基底縮小アルゴリズムが作用し、ユニモジュラ出力行列Ｔを生成し、行列積ＨＴが元の行列Ｈよりもよい条件数をもつ。これを実現できるアルゴリズムの一例が、この開示のイントロダクションで概要を説明したＬＬＬアルゴリズムである。

ＬＬＬアルゴリズムは、反復アルゴリズムであり、収束条件が満足されるまで、アルゴリズムを複数回繰り返して行列Ｔを更新する。

格子基底縮小アルゴリズムは、次に示すようなステップにより行列積ＨＴを計算及び出力するように修正され得る。

１．Ｔは恒等行列に初期化される。

２．ＨＴはＨと等しくなるように初期化される。

３．格子基底縮小アルゴリズムが行列Ｔについてする更新する度に、同じ更新をＨＴについても行う。すなわち、
ａ.Ｔのｎ番目の列が、Ｔのｐ番目の列とｑ番目の列の一次結合に更新されると、ＨＴのｎ番目の列が、同様に、ＨＴのｐ番目の列とｑ番目の列の一次結合に更新される。

ｂ．Ｔのｐ番目の列とｑ番目の列とが交換されると、ＨＴのｐ番目の列とｑ番目の列とが交換される。

イントロダクションで説明したアルゴリズムにこのような修正を施すと、次に示すような修正されたＬＬＬアルゴリズムが得られる。

基本ＬＬＬアルゴリズムへの修正は、Ｈが入力として含まれ、ＨＴが出力として含まれていることである。ＴおよびＨＴに列を追加する操作の後に、さらなる操作（上記のライン８ａ）が続く。Ｔは当初恒等行列であり、ＨＴはＨに初期化されるとすると、ＨＴは、Ｔの変化に対応する最終ステージに行き着く。同様に、ライン１２において、Ｔになされる列交換は、これに対応してＨＴにもなされ、同じ結果を伴う。

ＬＬＬアルゴリズムに対する上記修正は、このアルゴリズムの他のバリエーションまたは他の格子基底縮小アルゴリズムに対しても同様に適用できることが理解できよう。

このアプローチは、全てのケースのうち最も計算上効果的な解ではないこともりかいできよう。しかし、それ自体、より効果的なハードウェア実装に役立つ。さらに、前の実施形態で用いたような、制約された更新パラメータを用いるアプローチについて適切であるのと同様に、制約されていない更新パラメータμについても適切であることが、上記説明で明らかにされている。従って、２つの実施形態は組み合わせることも、別個に用いることもできる。実際、図９は、本発明の第４の実施形態における２つのアプローチの実装を示している。図９に示した配置図７に示したのと同じコンポーネントを含むが、ＨＴの更新を導くために、さらに、もう１つの加算／減算機能ユニット４２２ともう１つのマルチプレクサ４２４とを備える。このさらなる加算／減算機能ユニット４２２とマルチプレクサ４２４の動作は、Ｔについての加算／減算機能ユニット３２２とマルチプレクサ３２４の動作に従い、入力された既存のＨ行列に対し、同様の列方向の操作を実行し、ＨＴを形成する。

この実施形態を適用し、前述の第３の実施形態で示したステップ５の修正を組み合わせると、μの値は−１、０、または＋１に制限され、上記修正されたアルゴリズムにおける新たなステップ（８ａ）は単純な加算または減算演算で実装でき、乗算演算を行う必要がなくなる（ＨＴによるμのように）
次に、第５の実施形態について説明する。これは、上述した第１の実施形態で与えた設計への修正を含む。しかし、他のいかなる実施形態においても同様な方法で同等な修正がなれ得ることは読者には理解できよう。

上記したように、ＭＩＭＯ検出器には様々なアルゴリズムが存在する。これらは全て、そのパフォーマンス及び複雑さに違いがある。実装する際に一般に選択されるものは、その実行可能性の故に、ゼロフォーシング（ＺＦ）または最小二乗平均誤差（ＭＭＳＥ）による解法である。非線形の検出器はより高いパフォーマンスを提供する。しかし、最適最尤（ＭＬ）解の複雑さは、最も平凡な構成以外の全てにおいて非常に複雑となる。そこで、実用的なデバイスに実装することができるとともに、線形ＺＦまたはＭＭＳＥ解法以上のパフォーマンス利得が実現できる準最適な検出器を使用しようとする重要な動機付けがある。

上記したように、図１に示したアーキテクチャは、どのようなタイプのコミュニケーションシステムにも適用できる。しかし、この実施形態は、その適用は、マルチキャリア（ＯＦＤＭ）ＭＩＭＯシステムに焦点をあてている。ＰＰＥ及びＤＰＥはＯＦＤＭシンボル内の全てのサブキャリアを操作する必要がある。

無線通信標準のための仕様は、しばしば、受信器の待ち時間へ厳しい制約を強いる。一般に、受信器が‘リアルタイム受信’をサポートすることが好ましい。この実施形態の目的として、ＯＦＤＭベースのシステムにおけるＭＩＭＯ検出器について‘リアルタイム’が考慮される必要があり、データを伝送するＯＦＤＭシンボルは直ちに処理され、検出前にバッファ内の待ち行列に入れられずに、前の1又は複数のシンボルが検出されることを意味する。

第１の実施形態のＬＲＡ ＭＭＳＥ検出器は、全て実用的な環境において、該検出器に非実用的な及びまたは好ましくないクロック周波数が適用されていなければ、真のリアルタイム動作をサポートしないかもしれない。これはＰＰＥの待ち時間のためであり、これは通常、パケットを受信する度に1度更新される。この実施形態は、この特定の動作モードにおける改善された動作を提供することを試みるものである。

さらに、受信器のパケット誤り率（ＰＥＲ）は、全ての動作シナリオにおいて最適化されることが好ましい。ある動作条件のもと、あるシステム構成によると、ＬＲＡ ＭＭＳＥ検出器は、標準ＭＭＳＥ検出器よりも劣るパフォーマンスをもつ。この実施形態は、この特定の動作モードにおける改善された動作を提供することを試みるものである。

図１０に示したように、ＬＲＡ ＭＩＭＯ検出器８００は、図１に示したものと同一であるが、標準ＺＦまたはＭＭＳＥ検出（場合によっては）を実行するように構成され、わずかな修正と追加のみを伴う。この実施形態の説明を通して、ＭＭＳＥはＺＦ検出に代わりに用いられる。図１０は、ＭＭＳＥ検出を実行するように構成された検出器のブロック図を示す（ＬＲＡ ＭＭＳＥ検出器の未使用の部分は、明確にするために、破線で示している）。これは標準ＺＦまたはＭＭＳＥ検出についての次のような事実を考慮している。

・ＬＲＥはＭＭＳＥ検出に必要なく、従って、無効にできる。

・ＱＲＤＥは、拡張されたチャネル行列の単一分解を実行するのみで、その出力は、第１パスの後、Ｃ及びＲ記憶ブロックへ直接送られる。

・行のサムパリティベクトル（ｐ）及びＴ行列はＭＭＳＥ検出に必要ない。

・後退代入処理ブロックに存在するスケーリング操作は、ＬＲＡ ＭＭＳＥ検出に必要なスケーリング操作を実行するというよりはむしろ、ＭＭＳＥ検出に適用されなければいけない。

・ＤＰＥの軟出力プロセッサは、ＭＭＳＥ検出器に標準の方法で対数尤度比を計算する。例えば、ＧＢ２４２０８８４Ａ１、ＵＳ２００７／０２０６６９７Ａ１、及びPonnampalamらに開示されているような方法を用いるよりはむしろ、ユークリッド距離計量を用いる。

従って、このＭＩＭＯ検出器を、受信器のパフォーマンスを最適化するために、パケットを受信する度にＬＲＡ ＭＭＳＥまたはＭＭＳＥ検出のいずれかを適用するように構成することは可能である。

ＬＲＡ ＭＭＳＥ検出器と標準ＭＭＳＥ検出器との間に２つの違いがある。すなわち、ＰＥＲパフォーマンスとＰＰＥ処理時間（待ち時間）である。

一般に、ある変調及びコーディングスキーム（ＭＣＳ）選択において、ＬＲＡ ＭＭＳＥ検出器のＰＥＲのパフォーマンスはＭＭＳＥ検出器のそれよりも優る。しかし、ある動作条件のもと、あるＭＣＳ選択によると、ＬＲＡ ＭＭＳＥ検出器のパフォーマンスは、ＭＭＳＥ検出器のパフォーマンスよりも劣る。

ＰＥＲパフォーマンスを最適化するために、最適な検出器は現在のＭＣＳモードに基づき選択され、これは、受信器におけるＭＩＭＯ検出よりも前に知られる。ＭＭＳＥ検出器がＬＲＡ ＭＭＳＥ検出器よりも常にパフォーマンスが優れているときの一例は、送信及び受信アンテナの数にかかわらず、１つのみの空間ストリームが送信される場合である。ＩＥＥＥ８０２．１１ｎシステムでは、これはＭＣＳ０−７である。

ＬＲＡ ＭＭＳＥ検出器におけるＰＰＥ処理時間は、ＭＭＳＥ検出器よりもＬＲＡ ＭＭＳＥ検出器の方が大幅に長い。これは、ＬＲＡ ＭＭＳＥ検出器で実行される第２のＱＲ分解と格子基底縮小処理のためである。

上述した処理は、決定を行うことと、機能の“切り替え”が、適切な実装において、適切な構成の（マイクロプロセッサのような）ハードウェアコントローラにより実行される。そのようなマイクロプロセッサは、簡単のために、図１０には省略され、図１０の検出器と図１の検出器とで類似する部分を示している。

図１１は、ＬＲＡ ＭＭＳＥ検出器と標準ＭＭＳＥ検出器の両方の動作のタイミング図を示している。図の最上部には、受信器でＦＦＴ処理された後の受信ＯＦＤＭシンボルを示している。ＦＦＴ後の他の全ての受信器の機能は簡単のために省略している。この例では、一般性の喪失なく、最初の４つの受信シンボル（ラベルＨ１−Ｈ４が付されている）がトレーニングデータを含むヘッダシンボルである。これに続き、データを含む７つのＯＦＤＭシンボル（ラベルＤ１−Ｄ７が付されている）がある。これらシンボルは、期間Ｔ_OFDMで周期がある。このタイプの構成を採用するシステムの例は、ＩＥＥＥ８０２．１１ｎＷＬＡＮ標準に詳細に説明されている。

トレーニングシンボルはＰＰＥで必要であり、ＰＰＥに入力され、これらシンボルからチャネル推定が得られる。ＰＰＥは、これらトレーニングシンボルの受信が全て終わらないと処理を開始しない。実際、ＰＰＥは、チャネル推定のオーバヘッドのために、少ししてからでないと処理を開始しないこともある。ＬＲＡ ＭＭＳＥのＰＰＥは、終わるまでＴ_{PPE LRA}かかり（ライン２に示されている）、ＭＭＳＥ検出器では、終わるまでＴ_{PPE MMSE要する（ライン４に示されている）。}Ｔ_{PPE LRA}は、Ｔ_{PPE MMSEよりもかなり長い。この例}では、Ｔ_{PPE LRA}はＴ_OFDMよりも長く、Ｔ_{PPE MMSE}はＴ_OFDMと等しい。

ＤＰＥにより、受信されたデータＯＦＤＭシンボル毎に実行されるデータ検出は、ＰＰＥがその前動作を終了した後でなければ開始できない。リアルタイム動作を実現するために、ＤＰＥの処理時間（Ｔ_DPE）はＴ_OFDMより小さくなければならない。そうでなければ、データＯＦＤＭシンボルのバックログ（back-log）はＤＰＥの入力で増加する。一般性の喪失なく、Ｔ_DPEは両方のＭＩＭＯ検出器で等しいとことが想定される。

まず最初に、ＭＭＳＥ検出器の動作をみてみると、データ検出は（ライン５に示されている）常にリアルタイムであることがわかる。完全なＯＥＤＭシンボルがＤＰＥ入力に与えられるとすぐに、待ち行列に入れられることなく、それは処理される。このリアルタイム動作は、常に本当であり、これは、受信されたパケット内に存在するＯＦＤＭデータシンボルの数にかかわりない。

ＬＲＡ ＭＭＳＥ検出の動作をみてみると、２つの動作フェーズがあることがわかる。すなわち、非リアルタイムフェーズとリアルタイムフェーズである。非リアルタイムフェーズは、ＤＰＥ入力でバッファの待ち行列に入れられたデータＯＦＤＭシンボルにより特徴付けられる。これらデータシンボルは、バックログ（back-log）をクリアするために、できるだけ速く検出される。バックログがクリアされると、当該検出器はリアルタイムフェーズの動作に入り、そこで、全てのＯＦＤＭシンボルが直ちに処理される。

図に示した例では、５つのデータシンボル（ラベルＬ１−Ｌ５が付されている）が、バックログがクリアされる前に非リアルタイムに処理され、リアルタイムフェーズの動作が開始される。非リアルタイムフェーズの長さは、Ｔ_{PPE LRA}とＴ_OFDMとの比に依存する。該検出器が、非リアルタイム動作の期間に続き、リアルタイムフェーズの動作に至るとすると、該検出器は、‘疑似リアルタイム’として分類される。この疑似リアルタイム動作は、受信器待ち時間全体が妥協されないとき、完全に受け入れられる。

受信されたパケットに、ＰＰＥバックログをクリアするために要求されるよりも少ないデータＯＦＤＭシンボルが含まれている場合、当該検出器の動作は、リアルタイムフェーズの動作には決して入らず、非リアルタイムとして分類される。これは、受信器待ち時間全体が妥協されないとき、受け入れることはできない。該受信器は、次のＯＦＤＭパケットが受信されたとき、その前のＯＦＤＭシンボルをまだ処理しているであろう。これは、受信器が適切なレートでデータを処理する能力に重大な影響を与える。

従って、ＭＩＭＯ検出器の選択は、受信パケット長さ（これはＭＩＭＯ検出の前に知られる）に基づき行う必要がある。一般に、受信パケットのデータ部分の長さは、受信器にはバイト単位で知られる。ＭＣＳモードも既知であるとすると、これを、データＯＦＤＭシンボルの数へマッピングすることは簡単である。データＯＦＤＭシンボルの数がＰＰＥバックログをクリアするために必要な閾値を越える場合、ＬＲＡ ＭＭＳＥ検出が選択され、そうでない場合、ＭＭＳＥ検出が選択さる。

この両方の最適化基準を組み合わせることも可能であり、それは、ＰＥＲパフォーマンスと受信パケットサイズに基づくものである。図１２は、受信器により、この目的のために実行される方法の例を示したフロー図である。このフロー図は、意図的にリアルタイム動作に偏った方法を表している。これは、受信器待ち時間を全体的に妥協しないようにするために不可欠である。

当該方法は、示したように、ステップＳ２から開始し、入ってくるパケットで伝送されるＯＦＤＭデータシンボル（図１０では、ＤＸと示されている）の数Ｎを決定する。そして、ステップＳ４では、Ｎは、当該受信器に予め決定されているその処理能力として与えられている閾値と比較される。Ｎが当該閾値以下の場合、ＭＭＳＥ検出器が指定される。すなわち、図１０に従うと、ＲＬ援用ＭＭＳＥ検出をサポートする受信器の部分は無効とされる。ステップＳ６は、この形態でＭＭＳＥ検出を実行する。

Ｎが当該閾値より大きい場合、ステップＳ８では、ＲＬ援用ＭＭＳＥのＰＥＲが、ＲＬ援用設備のないＭＭＳＥのそれと比較される。ＲＬ援用ＭＭＳＥのＰＥＲが格子基底縮小のないものよりも小さい場合、ステップＳ６へ処理が進む。そうでない場合、プロセスは、ＲＬ援用ＭＭＳＥで進めた方が有利であると決定し、ステップＳ１０において、そのような検出が実行される。Ｓ６またはＳ１０の後、検出処理は、次のパケットのために再び初期化されるまで終了する。

要約すると、この実施形態は、再構成可能なＭＩＭＯ検出器を提供し、これは、ＬＲＡ ＭＭＳＥとＭＭＳＥ検出をサポート可能であり、検出器の選択に影響を与えるＰＥＲパフォーマンスに基づく計量（metric）を組み込むことができる。検出器選択への他の影響は、パケットサイズ計量(metric)を含む。これら２つの計量は、上述したように、または読者には理解できるように、検出器の選択に組み合わせることができる。検出器は、これら計量のうちの１つまたはいずれかに基づき選択される。格子基底縮小を含むことの実用性と、非リアルタイム検出が生ずるという危険を冒すために検出器内にＯＦＤＭシンボルのバックアップをとる傾向を推測して、他の計量も与えることもできる。

本発明の上述した５つの実施形態から、本発明は、その全ての側面において、上述した詳細な特徴についてのバリエーションを伴う多くの異なる実施形態に適用できることは、読者には理解できよう。特に、上述の詳細な実施形態は、その要旨の範囲を限定するものではなく、本発明を実装できる方法を単に提示しただけであることは、読者には理解できよう。発明の範囲はここで添付する請求項から読み取ることができる。

本発明の第１の実施形態に係るＭＩＭＯ検出器の概略的に示した図。 本発明の第１の実施形態に係り、図１に示したようなＱＲＤエンジンの詳細な実装を示した図。 本発明の第１の実施形態に係り、図１に示したようなデータ回転エンジンの詳細な実装を示した図。 本発明の第２の実施形態に係る、格子基底縮小エンジンの機能的な構成を示した図。 図４に示した前処理部の動作を説明するタイミングダイアグラムを示す図。 本発明の第３の実施形態に係る更新パラメータユニットのハードウェア実装を概略的に示す図。更新パラメータユニットは、図１に示した実施形態に実装されるような格子基底縮小エンジンで用いられるものである。 第３の実施形態に係る格子基底縮小エンジンの検出器に組み込むためのハードウェア実装を概略的に示した図。 本発明の第３の実施形態で例として用いられる信号対雑音比に対するパケット誤りを示すグラフ。 第４の実施形態に係る格子基底縮小エンジンの検出器に組み込むためのハードウェア実装を概略的に示した図。 本発明の第５の実施形態に係るＭＩＭＯ検出器を概略的に示した図。 図１０に示した前処理エンジンの動作を説明するタイミングダイアグラムを示す図。 本発明の第５の実施形態に係る検出器により実行される処理を示すフローチャート。

Claims (9)

1. ＭＩＭＯ検出器の縮小された格子を決定するための格子基底縮小デバイスであって、
   当該デバイスは、行列情報を受信し、前記行列情報に対し１又は複数のデータ処理を施すように動作するデータ処理要素を含み、
   当該デバイスは、さらに、前記データ処理要素が前記行列情報に対し実行する任意の操作が、それぞれの行列情報に対し実行される操作と直ちに一致するように、前記データ処理要素と連動して動作する第１及び第２の並列動作手段を含み、
   前記データ処理要素は、チャネル状態行列のＱＲ分解のＲ成分である入力三角行列を、行列の列操作に基づき、前記三角行列の非対角要素がゼロに近づくように操作し、前記第１及び第２の並列動作手段で対応する列操作を行わせ、
   前記第１の並列動作手段は、恒等行列である初期行列に基づき動作可能であり、前記第２の並列動作手段は、前記チャネル状態行列である初期行列に基づき動作可能である格子基底縮小デバイス。
2. 前記データ処理要素は、ＬＬＬ（Lenstra Lenstra Lovasz）アルゴリズムまたはその派生物に従ってデータ処理を実行するように動作する請求項１に従った格子基底縮小デバイス。
3. 前記アルゴリズムの更新パラメータは、前記第１及び第２の並列動作手段を制御するために用いられる請求項２に従った格子基底縮小デバイス。
4. 前記更新パラメータは一定である請求項３に従った格子基底縮小デバイス。
5. 前記更新パラメータは、有限集合の要素として含まれている値をもつ請求項４に従った格子基底縮小デバイス。
6. 前記有限集合は、｛−１、０、＋１｝を含む請求項５に従った格子基底縮小デバイス。
7. ヘッダと、１又は複数のデータシンボルとを含むパケットベース信号内の情報を検出するように動作する格子基底縮小援用ＭＩＭＯ検出器であって、
   当該検出器は、前記ヘッダからのチャネル推定に基づき、チャネル復号情報を得る手段を含み、
   前記手段は、上記いずれかの請求項に従った格子基底縮小デバイスと、前記１又は複数のデータシンボルを前記チャネル復号情報を参照して処理するように動作する手段と、を含む格子基底縮小援用ＭＩＭＯ検出器。
8. 軟情報を出力するように動作する請求項７に従った検出器において、
   前記軟情報は、前記検出器が前記受信シンボル内に検出されたデータに値を割り当てる際に用いる確実性の指標を与える検出器。
9. 請求項７または８に従った検出器を含む受信器。

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