JP2009094216A - 半導体装置の製造方法および半導体装置用プリント配線板の製造方法 - Google Patents
半導体装置の製造方法および半導体装置用プリント配線板の製造方法 Download PDFInfo
- Publication number
- JP2009094216A JP2009094216A JP2007262259A JP2007262259A JP2009094216A JP 2009094216 A JP2009094216 A JP 2009094216A JP 2007262259 A JP2007262259 A JP 2007262259A JP 2007262259 A JP2007262259 A JP 2007262259A JP 2009094216 A JP2009094216 A JP 2009094216A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- resin
- copper
- clad laminate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【解決手段】半導体装置用プリント配線板の製造において、銅張積層板を銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程、前記銅張積層板に導体回路を形成するの工程、を含むことを特徴とする。
【選択図】なし
Description
また、半導体チップを回路面がインターポーザーと相対するように搭載することにより、封止材による半導体チップの保護が必ずしも必要でないフリップチップ半導体装置においても同様の方法により半導体装置の反りを抑制することができる。
[1]銅張積層板を用いた半導体装置用プリント配線板の製造方法であって、
銅張積層板を銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程、
前記銅張積層板に導体回路を形成するの工程、
を含むことを特徴とする半導体装置用プリント配線板の製造方法。
[2]銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程が、少なくとも1枚の銅張積層板を熱盤により挟み込んだ状態で加熱する工程であることを特徴とする[1]項記載の半導体装置用プリント配線板の製造方法。
[3]銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程が、銅張積層板の樹脂硬化工程の後に行うことを特徴とする[1]または[2]項に記載の半導体装置用プリント配線板の製造方法。
[4]さらに、複数層の導体回路を形成する工程を含むことを特徴とする[1]〜[3]項のいずれか1項に記載の半導体装置用プリント配線板の製造方法。
[5]半導体装置の製造方法であって、[1]項記載の半導体装置用プリント配線板に半導体チップを搭載する工程、を含むことを特徴とする半導体装置の製造方法。
[6]半導体装置の製造方法であって、半導体装置用プリント配線板に半導体チップを搭載する工程が、リフロー工程であることを特徴とする[5]項記載の半導体装置の製造方法。
[7][1]〜[6]項のいずれかに記載された製造方法に用いることを特徴とする銅張積層板。
内部応力を緩和することができ、リフロー工程前後で生じるインターポーザーの反り変動を小さくすることができ、半導体装置を安定して製造でき、且つ二次実装工程時の歩留まりを向上させることができる。
半導体チップのインターポーザーへの搭載についてはフェイスアップ・フェイスダウンどちらの方法でも対応可能であり、フェイスダウン方式の場合は半導体チップ・インターポーザー間にアンダーフィル樹脂あるいはそれに変わる有機樹脂が充填されていれば、半導体チップ全体の封止材による保護は必ずしも必要としない。
また、半導体チップの厚みが薄いほど効果が顕著である傾向もあり、チップ厚みが250μm以下である場合に効果が大きく、200μm以下である場合に顕著である。
しかしながらインターポーザーを加熱した場合、導体回路上に形成された表面処理の変質・劣化やインターポーザー表面に形成されたソルダーレジストの劣化、表裏回路デザインの非対称性によるインターポーザー反り増大が発生するため、半導体装置に組み込まれた後の信頼性に影響を及ぼすことが懸念される。また、本発明におけるTgとは、TMA(TAインスツルメント社製 TMA2940)により得られた寸法変化挙動の変曲点か
ら求められるものである。
除歪を行うことが必要である。また加熱する時間は必要以上に長くても効果は増大しないので、銅張積層板がTg以上の温度に到達してから60分以下で十分である。また短か過ぎても十分な除歪ができないため最低でも5分はTg以上の温度を保持する必要がある。
これらの中の1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。
またこれらの中でも、特にシアネート樹脂(シアネート樹脂のプレポリマーを含む)が好ましい。これにより、銅張積層板の熱膨張係数を小さくすることができ、さらに、電気特性(低誘電率、低誘電正接)、機機械強度などに優れた銅張積層板とすることができる
。
上記シアネート樹脂の平均分子量は、特に限定されないが、平均分子量500〜4,500が好ましく、特に600〜3,000が好ましい。平均分子量が上記下限値未満であるとプリプレグ12を作製した場合にタック性が生じ、プリプレグ12同士が接触したとき互いに付着したり、樹脂の転写が生じたりする場合がある。また、平均分子量が上記上現値を超えると反応が速くなりすぎ、インターポーザー11とした場合に、成形不良が生じたり、
層間ピール強度が低下したりする場合がある。上記シアネート樹脂などの平均分子量は、例
えばGPC(ゲルパーミエーションクロマトグラフィー、標準物質:ポリスチレン換算)で測定することができる。
また、上記上限値を超えると、ワニス中で無機充填剤の沈降などの現象が起こる場合がある。この平均粒子径は、例えば粒度分布計(HORIBA製、LA−500)により測定することができる。
また上記無機充填材は、特に限定されないが、平均粒子径が単分散の無機充填材を用いることもできるし、平均粒子径が多分散の無機充填材を用いることができる。さらに平均粒子径が単分散及び/または、多分散の無機充填材の1種類または2種類以上を併用したりすることもできる。
更に平均粒子径5.0μm以下の球状シリカ(特に球状溶融シリカ)が好ましく、特に平均粒子径0.01〜2.0μmの球状溶融シリカが好ましい。これにより、無機充填剤の充填性を向上させることができる。
上記無機充填材の含有量は、特に限定されないが、樹脂組成物全体の20〜80重量%が好ましく、特に30〜70重量%が好ましい。含有量が上記範囲内であると、特に低熱膨張、低吸水とすることができる。
ン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂などが挙げられる。エポキシ樹脂として、これらの中の1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。これらエポキシ樹脂の中でも特にアリールアルキレン型エポキシ樹脂が好ましい。これにより、吸湿半田耐熱性および難燃性を向上させることができる。
上記アリールアルキレン型フェノール樹脂としては、例えばキシリレン型フェノール樹
脂、ビフェニルジメチレン型フェノール樹脂などが挙げられる。ビフェニルジメチレン型フェノール樹脂は、例えば式(III)で示すことができる。
上記フェノール樹脂の平均分子量は、特に限定されないが、平均分子量400〜18,000が好ましく、特に500〜15,000が好ましい。平均分子量が上記下限値未満であるとプリプレグ12にタック性が生じる場合が有り、上記上限値を超えるとプリプレグ12作製時、ガラスクロスへの含浸性が低下し、均一な製品が得られない場合がある。上記フェノール樹脂の平均分子量は、例えばGPCで測定することができる。
を得ることが出来る。
上記カップリング剤の添加量は、上記無機充填材の比表面積に依存するので特に限定さ
れないが、無機充填材100重量部に対して0.05〜3重量部が好ましく、特に0.1〜2重量部が好ましい。含有量が上記下限値未満であると無機充填材を十分に被覆できないため耐熱性を向上する効果が低下する場合があり、上記上限値を超えると反応に影響を与え、曲げ強度などが低下する場合がある。
、プリプレグ12の熱膨張係数を小さくすることができる。
0重量%が好ましく、特に50〜65重量% が好ましい。これにより、樹脂ワニスのガ
ラスクロスへの含浸性を更に向上できる。上記ガラスクロスに上記樹脂組成物を含浸させ、所定温度、例えば80〜200度などで乾燥させることによりプリプレグ12を得ることが出来る。
これにより、誘電特性、高温多湿化での機械的、電気的接続信頼性に優れた銅張積層板を得ることができる。
到達温度以上の温度をかけ続ける方法である。
アニールの温度としては積層時の最高温度すなわち樹脂硬化温度以上で行うことが好ま
しい。プレス積層時の温度以上でアニールすることによりプレスにより蓄積された歪が開放されることで、その後の熱履歴による寸法変動を抑制する効果が得られる。
その後、パターニングされたレジスト26をマスクにして、例えばウエットエッチングにより、露出している部分の銅25を除去した後(図2(h))、レジスト26を剥離して除去することで、プリプレグ12のチップ搭載側に所要の配線パターン15を形成する(図2(i))。
図3において、まず、インターポーザー11の配線パターン15上の半導体チップ搭載領域にエポキシ系樹脂などの接着剤30を塗布する(図3(a))。その後、搭載すべき半導体チップ31の裏面(電極が形成されている側と反対側の面)を下にして、接着剤30により上記半導体チップ搭載領域に半導体チップ31を接着後、半導体チップ31の電極と導電層14とを、配線パターン15を介して、例えばAuのボンディングワイヤ32により電気的に接続する(図3(b))。
その後、インターポーザー11の半導体チップ搭載面と反対側にPbフリーの半田ボール34(融点:217度)を載せ、リフロー装置を用いてリフロー処理を行うことによりインターポーザーに半田ボール34を接合して(図3(d))、半導体装置が製造される。このリフロー処理において、リフロー装置は、最高温度が260度となるように温度設定される。
(実施例1)
(1)銅張積層板の作製
ノボラック型シアネート樹脂(ロンザジャパン株式会社製、プリマセットPT−30、平均分子量約700)19.7重量部、ビフェニルジメチレン型エポキシ樹脂(日本化薬株式会社製、NC−3000H、エポキシ当量275)11重量部、ビフェニルジメチレン型フェノール樹脂(明和化成株式会社製、MEH−7851−3H、水酸基当量230)9重量部、およびエポキシシラン型カップリング剤(GE東芝シリコーン株式会社製、
A−187)0.3重量部をメチルエチルケトンに常温で溶解し、球状溶融シリカ(株式会社アドマテックス社製、球状溶融シリカ、SO−25R、平均粒径0.5μm)60重量部を添加し、高速攪拌機を用いて10分攪拌して、樹脂ワニスを得た。
上述の樹脂ワニスをガラスクロス(厚さ94μm、日東紡績製、WEA−2116)に含浸し、150度の加熱炉で2分間乾燥して、ワニス固形分が約50重量%のプリプレグを得た。 上述のプリプレグの両面に18μmの銅箔を重ねて、圧力4MPa、温度200度で2時間加熱加圧成形することによって、厚さ0.2mmの銅張積層板を得た。さらに、銅張積層板の硬化工程における最高到達温度以上の加熱処理として、硬化工程後にプレス熱盤に挟み込み、圧力0.3Mpa、240度1時間の処理を行った。
(2)インターポーザーの作製
上記方法により製造された銅張積層板を用いて、配線パターン、レジストを有するインターポーザーを作製した。
(3)半導体装置の作製
上記方法により製造されたインターポーザーに半導体チップをマウントし、ボンディングワイヤで接続した後、封止樹脂で半導体チップ及びボンディングワイヤを0.6mmの厚みで封止し、175度で4時間加熱して硬化させるポストモールドキュア処理を行い、さらに、Pbフリーの半田ボール(千住金属株式会社製、融点217度)を上記インターポーザーの半導体チップ搭載面とは反対側の面に載せて、上記図4の加熱条件で加熱するリフロー工程を行い、半導体装置とした。二次実装して150度で8時間乾燥させる乾燥処理を行った。
<寸法変化量>
リフロー工程前後の寸法変化測定方法については、銅張積層板を250mm角サイズに裁断し、四隅の端辺から10mm内側に入った付近に、ドリル加工にて0.1mmφの穴を開けた。つぎに精密寸法測定機(ミツトヨ製 QUICK VISION QVX404)にて各辺に平行な2点の穴中心間距離を測定し記録した。これを四辺すべてについて行った。つぎにMax260度の窒素雰囲気下でリフロー処理を行った。リフロー工程後の銅張積層板を十分に冷却した後、前記と同様に精密寸法測定機で穴中心間距離を測定記録した。リフロー工程前の穴中心間距離とリフロー工程後の穴中心間距離から寸法変化率を求めた。評価は、0.04%以上変化したのものを×、0.04%以下のものを○とした。
上記作製したインターポーザーを規定のサイズ(幅3mm×長さ20mm)に切り出し、TMA装置(TAインスツルメント社製TMA2940)を用いて線膨張係数を昇温10℃/分、引っ張りモードにて変位量を測定した。Tg以下の線膨張係数α1は50℃から100℃の変位量の平均で判定し、Tg以上の線膨張係数α2はTg〜Tg+20℃の変位量の平均で判定した。
<Tg測定>
ガラス転移点TgはISO−11359−2に準拠して測定した。上記作製したインターポーザーを規定のサイズ(5mm角)に切り出し、TMA装置(TAインスツルメント社製TMA2940)を用いて、昇温5℃/分、押しモードにて厚み方向の変位量を測定した。そして、温度と、サンプルの厚みの変位量とを示す曲線のガラス転移点前後の曲線の接線をとり、この接線の交点からガラス転移点を算出した。
<弾性率測定>
上記作製したインターポーザーを規定のサイズ(幅5mm×長さ30mm)に切り出し、動的粘弾性測定装置(TAインスツルメント社製DMA2980)を用いて5℃/分の割合で昇温しながら、周波数1Hzの歪みを与えて動的粘弾性の測定を行った。
上記半導体装置作製時のリフロー工程前後の反り量をレーザスキャンにより測定した。ここで反り量とは、半導体装置の両端を基準位置としたときの表面の高さをいい、5個のサンプルの平均値から算出した。評価基準としては、反っているものを×、反っていないものを○として、二次実装後に接合できたものを○、できなかったものを×として表1に
示した。
実施例1で作製した銅張積層板の硬化工程における最高到達温度以上の加熱処理条件である圧力0.3Mpa、240度1時間を変更し、実施例2では圧力0.3Mpa、220度1時間の処理とし、実施例3ではプレス熱盤でなく220度1時間のオーブンでの熱処理(無荷重)を行った。その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
(比較例1)
実施例1で作製した銅張積層板の硬化工程における最高到達温度以上の加熱処理として、240度1時間の処理を変更し、実施例2では220度1時間の処理、実施例3では220度1時間のオーブンでの熱処理を行った。その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
(比較例2)
実施例1の銅張積層板の作製で、銅張積層板の硬化工程後に、硬化工程における最高到達温度以上の加熱処理を行わない銅張積層板を使用し、その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
12 プリプレグ
14 導体層
15 配線パターン
Claims (7)
- 銅張積層板を用いた半導体装置用プリント配線板の製造方法であって、
銅張積層板を銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程、
前記銅張積層板に導体回路を形成するの工程、
を含むことを特徴とする半導体装置用プリント配線板の製造方法。 - 銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程が、少なくとも1枚の銅張積層板を熱盤により挟み込んだ状態で加熱する工程であることを特徴とする請求項1記載の半導体装置用プリント配線板の製造方法。
- 銅張積層板の樹脂硬化工程中の最高到達温度以上まで加熱する工程が、銅張積層板の樹脂硬化工程の後に行うことを特徴とする請求項1または2記載の半導体装置用プリント配線板の製造方法。
- さらに、複数層の導体回路を形成する工程を含むことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置用プリント配線板の製造方法。
- 半導体装置の製造方法であって、
請求項1記載の半導体装置用プリント配線板に半導体チップを搭載する工程、
を含むことを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法であって、
半導体装置用プリント配線板に半導体チップを搭載する工程が、リフロー工程であることを特徴とする請求項5記載の半導体装置の製造方法。 - 請求項1〜6のいずれかに記載された製造方法に用いることを特徴とする銅張積層板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007262259A JP5211624B2 (ja) | 2007-10-05 | 2007-10-05 | 半導体装置の製造方法および半導体装置用プリント配線板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007262259A JP5211624B2 (ja) | 2007-10-05 | 2007-10-05 | 半導体装置の製造方法および半導体装置用プリント配線板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009094216A true JP2009094216A (ja) | 2009-04-30 |
JP5211624B2 JP5211624B2 (ja) | 2013-06-12 |
Family
ID=40665927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007262259A Expired - Fee Related JP5211624B2 (ja) | 2007-10-05 | 2007-10-05 | 半導体装置の製造方法および半導体装置用プリント配線板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5211624B2 (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57203554A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Works Ltd | Manufacture of laminated board |
JPS6365509B2 (ja) * | 1981-06-09 | 1988-12-15 | ||
JPH02116551A (ja) * | 1988-10-26 | 1990-05-01 | Matsushita Electric Works Ltd | プリント配線板の反り矯正装置 |
JPH03128236A (ja) * | 1989-10-16 | 1991-05-31 | Sumitomo Bakelite Co Ltd | 銅張積層板の製造方法 |
JP2003283109A (ja) * | 2003-04-25 | 2003-10-03 | Matsushita Electric Ind Co Ltd | 回路形成基板の製造方法 |
JP2003311840A (ja) * | 2002-04-24 | 2003-11-06 | Mitsui Chemicals Inc | フレキシブル金属積層板の製造方法 |
JP2007027341A (ja) * | 2005-07-15 | 2007-02-01 | Canon Inc | プリント配線板および電子部品実装構造 |
-
2007
- 2007-10-05 JP JP2007262259A patent/JP5211624B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57203554A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Works Ltd | Manufacture of laminated board |
JPS6365509B2 (ja) * | 1981-06-09 | 1988-12-15 | ||
JPH02116551A (ja) * | 1988-10-26 | 1990-05-01 | Matsushita Electric Works Ltd | プリント配線板の反り矯正装置 |
JPH03128236A (ja) * | 1989-10-16 | 1991-05-31 | Sumitomo Bakelite Co Ltd | 銅張積層板の製造方法 |
JP2003311840A (ja) * | 2002-04-24 | 2003-11-06 | Mitsui Chemicals Inc | フレキシブル金属積層板の製造方法 |
JP2003283109A (ja) * | 2003-04-25 | 2003-10-03 | Matsushita Electric Ind Co Ltd | 回路形成基板の製造方法 |
JP2007027341A (ja) * | 2005-07-15 | 2007-02-01 | Canon Inc | プリント配線板および電子部品実装構造 |
Also Published As
Publication number | Publication date |
---|---|
JP5211624B2 (ja) | 2013-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5771987B2 (ja) | 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ | |
JP5660272B2 (ja) | フリップチップ半導体パッケージ用の接続構造、ビルドアップ層材料、封止樹脂組成物および回路基板 | |
JP4802246B2 (ja) | 半導体装置 | |
JP5533657B2 (ja) | 積層板、回路板および半導体装置 | |
US20110308848A1 (en) | Resin composition for wiring board, resin sheet for wiring board, composite body, method for producing composite body, and semiconductor device | |
WO2008099940A9 (ja) | 回路基板の製造方法、半導体製造装置、回路基板及び半導体装置 | |
JP2010024417A (ja) | プリプレグ、積層板、多層プリント配線板、及び半導体装置 | |
JP3821728B2 (ja) | プリプレグ | |
WO2007108087A1 (ja) | 絶縁樹脂層、キャリア付き絶縁樹脂層および多層プリント配線板 | |
JP5056787B2 (ja) | 積層板、多層プリント配線板および半導体装置 | |
JP5256681B2 (ja) | 半導体装置、半導体装置用プリント配線板及び銅張積層板 | |
JP2008244189A (ja) | 回路基板および半導体装置 | |
JPWO2009051120A1 (ja) | 半導体素子搭載基板 | |
JP2011135034A (ja) | 半導体パッケージおよび半導体装置 | |
JP2004277671A (ja) | プリプレグおよびそれを用いたプリント配線板 | |
JP2009067852A (ja) | ガラス繊維織布入り絶縁樹脂シート、積層板、多層プリント配線板、及び半導体装置 | |
JP5448414B2 (ja) | 樹脂組成物、プリプレグ、積層板、多層プリント配線板、及び半導体装置 | |
JP2005209489A (ja) | 絶縁シート | |
JP5211624B2 (ja) | 半導体装置の製造方法および半導体装置用プリント配線板の製造方法 | |
JP2009070891A (ja) | 半導体装置 | |
JP5292847B2 (ja) | 半導体素子搭載基板 | |
JP5163279B2 (ja) | 積層板の製造方法、積層板、回路板、半導体パッケージ用基板および半導体装置 | |
JP5188075B2 (ja) | 回路基板の製造方法及び半導体製造装置 | |
JP2010080609A (ja) | 半導体装置 | |
JP2008251891A (ja) | 回路基板及びその半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120313 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130211 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5211624 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160308 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |