JP2009071329A - 半導体素子駆動用集積回路及び電力変換装置 - Google Patents

Abstract

【課題】
高出力（大電流）化，高電圧化及び低損失化などの要求に応えることができる電力変換装置の提供を課題とする。
【解決手段】
課題を解決するために、上アーム駆動回路２１２の駆動部，電流検知回路２１０を含むレベルシフト回路２０，下アーム駆動回路２２２の駆動部及び駆動信号処理回路２２４を構成する回路素子を集積して１つの高耐圧ＩＣチップ２００に組み込み、上アーム駆動回路２１２の最終出力段バッファ部２１３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２１３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２１３ｎに組み込み、下アーム駆動回路２２２の最終出力段バッファ部２２３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２２３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２２３ｎに組み込みドライバＩＣ２を構成した。
【選択図】図１

Description

本発明は、半導体素子駆動用集積回路及びそれを搭載した電力変換装置に関する。

半導体素子を駆動するドライバ回路はあらゆる電気機器・電子機器に適用されている。その一例として電力変換装置、例えば電源から供給された直流電力を交流電力に変換し、負荷である電動機に供給するインバータ装置がある。ドライバ回路は、複数の回路、例えば外部指令に基づいて駆動信号を生成する回路，駆動信号に基づいて半導体素子に駆動電力を供給する回路などを構成する複数の回路素子から構成されている。

従来、ドライバ回路としては、例えば特許文献１及び非特許文献１に記載されたものが知られている。これらの文献に記載されたドライバ回路は、電力変換装置に適用されるものであって、複数の回路素子が同一の半導体チップに組み込まれて集積化されている。すなわちモノリシックＩＣ（Integrated Circuit）化或いはＳｏＣ（System on Chip）ＩＣ化されている。

このように、ドライバ回路をＩＣ化することにより、多数の個別部品（ディスクリート部品）を用いてプリント基板上に回路を構成する場合に比べて、次のような利点がある。すなわち（１）部品点数の大幅な削減及び小型化が可能となる。（２）保護・診断機能等の追加によるインテリジェント化が容易である。（３）同一チップ内であるため信号伝送遅延を小さくできる。（４）量産効果による大幅な低コスト化が達成できる。このため、電力変換装置の小型化，低コスト化及び高信頼性が求められている製品分野、例えば電気自動車及びハイブリッド自動車の駆動源として交流電動機を用いている自動車分野では、電力変換装置のドライバ回路のＩＣ化が積極的に進められている。

特開平５−３１６７５５号公報 日立高耐圧モノリシックＩＣデータブック モーター駆動用ＩＣシリーズ，株式会社日立製作所，２００１年３月，１１３頁〜１１６頁

近年、ドライバ回路のＩＣ化の拡大に伴ってドライバ回路のＩＣ化に新たな要求がなされている。すなわちこれまでよりも高出力，高電圧な電気機器・電子機器におけるドライバ回路のＩＣ化、或いは既にドライバ回路のＩＣ化が進められている製品分野、例えば自動車分野における電力変換装置の大容量化，省エネ化に伴ってドライバ回路の高出力（大電流）化，高電圧化及び低損失化などの新たな要求がなされている。しかしながら、従来のドライバ回路のＩＣ化では、上記要求を満足することに限界が生じてきている。

そこで、本願の発明者らは、上記要求を満足することができるドライバ回路のＩＣ化について研究を進めた。まず、本願の発明者らは、上記要求を満足させるにあたっての従来のドライバ回路のＩＣ化における課題について検討した。この結果、次の課題が抽出された。

すなわち従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって半導体チップの面積が増大し、これまで利点とされてきた小型化が損なわれる課題がある。ドライバ回路は、半導体素子に駆動電力を供給する出力段バッファ部を備えている。この出力段バッファ部を構成する回路素子としては通常、横型構造のＭＯＳ（Metal-Oxide-Semiconductor）形電界効果トランジスタ（ＦＥＴ…Field Effect Transistor）（以下、「ＭＯＳ−ＦＥＴ」という）が用いられている。横型構造のＭＯＳ−ＦＥＴは、縦型構造のＭＯＳ−ＦＥＴに比べて面積効率が悪い。このため、ドライバ回路の高出力化によって出力段バッファ部の面積が増大する。一方、特開昭６４−４０５８号公報，特開昭６４−１３７５９号公報及び特開平３−１０５９４４号公報に記載されているように、出力段バッファ部に縦型構造のＭＯＳ−ＦＥＴを適用して面積効率の向上を図ることも考えられる。しかし、ドライバ回路からの出力電力の電流が数Ａになると、オン抵抗低減のために半導体チップの面積を増加させなければならず、出力段バッファ部の面積割合が半分以上となることもある。従って、半導体チップの面積の増加は、半導体チップの歩留まりを低下させる原因となると共に、半導体チップの単価を増加させることになる。

また、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって出力段バッファ部からワイヤ及び外部リードを介して半導体素子に供給される駆動電力の電流変化率（ｄｉ／ｄｔ）が従来よりも大きくなり、ワイヤ及び外部リードに存在するインダクタンスが出力能力に与える影響を無視できなくなる課題がある。上記インダクタンスを低減させるためには、半導体チップ上の出力段バッファ部構成回路素子を、上記インダクタンスが小さくなるように半導体チップ上に配置すればよく、半導体チップの設計時の制約事項にもなっている。特にパッケージ形態としてＱＦＰ（Quad Flat Package）を採用したＩＣでは、半導体チップと外部との間の距離が最小となる経路から電流を取り出せるようにすればよい。しかし、このような手段をもって上記インダクタンスの低減を図っても、従来のドライバ回路のＩＣ化では、上記インダクタンスの影響が避けられないのが現状である。

さらに、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって出力段バッファ部における損失発熱が大きくなるので、同一半導体チップ内に発熱量が大きい部分と比較的小さい部分とが混在するという課題がある。ドライバ回路は、外部指令に基づいて駆動信号を生成するための回路部を備えている。出力段バッファ部の駆動部はその駆動信号を受けて出力段バッファ部を駆動させている。駆動信号を生成する回路部は、微細プロセスによる低消費電力化が図られているので発熱量が小さい。これに比べて出力段バッファ部は、電流が数Ａの出力電力を出力するので発熱量が大きい。このため、同一半導体チップ内では、高温側から低温側に向かって損失発熱が容易に熱伝達されるので、高温側の放熱性能を向上させる必要がある。すなわち同一半導体チップ内に発熱量が異なる部位が混在する状態で、発熱量の異なる部位毎に最適な放熱設計を施すことが必要である。しかし、従来のドライバ回路のＩＣ化においてそれを実現することは困難である。

さらにまた、従来のドライバ回路のＩＣ化では、ドライバ回路の高出力化によって同一半導体チップ内における絶縁分離のための酸化膜の厚さを厚くしなければならず、これまで利点とされてきた低コスト化が損なわれる課題がある。半導体チップ内における絶縁分離の方式としては、例えばＪＩ（Junction Isolation）型，ＤＩ（Dielectric Isolation）型，ＳｏＩ（Silicon on Insulator）型が知られている。例えばＤＩ型は、支持体であるポリシリコン（アース電位）と回路素子の各層が形成されたシリコン単結晶との間、回路素子の各電極とシリコン単結晶の対応しない層との間をそれぞれ酸化膜によって絶縁するものである。しかし、ドライバ回路の高出力化によってその耐圧が数百Ｖを超える場合、酸化膜の厚さを厚くする必要がある。このため、従来のドライバ回路のＩＣ化では、酸化膜の厚さを厚くするために、半導体チップの製造プロセスにかかる時間が長くなると共に、歩留まりが低下する。従って、従来のドライバ回路のＩＣ化では、半導体チップのコストが上昇する。

さらにまた、従来のドライバ回路のＩＣ化では、同一半導体チップ内に高圧側回路と低圧側回路が寄生容量で結合された状態で存在する。この場合、ドライバ回路の高電圧化に伴って半導体チップ内における電圧変動率（ｄｖ／ｄｔ）が大きくなると、寄生容量による電流によってＩＣの誤動作する確立が増える。このため、従来のドライバ回路のＩＣ化では、寄生容量を考慮して半導体チップ内の回路素子を最適に配置し直す必要がある。従って、従来のドライバ回路のＩＣ化では、ドライバ回路の高電圧化に伴う新たなＩＣの開発に大きな開発期間が必要になる。

本願の発明者らは、抽出された課題を解決して上記要求を満足することができるドライバ回路のＩＣ化について検討した。この結果、本願の発明者らは、従来のようなモノリシックＩＣ化或いはＳｏＣＩＣ化ではなく、複数の回路を構成する複数の回路素子をそれぞれの電流，電力損失，電圧，必要耐圧などのレベルに応じて最適に分離し、そのレベルごとに複数の回路素子を集積し、それぞれ個別の半導体チップに組み込む、いわゆるＳｉＰ（System in Package）ＩＣ化することにより、抽出された課題を解決して上記要求を満足することができることを見出した。

ここに、本発明は、高出力（大電流）化，高電圧化及び低損失化などの要求に応えることができると共に、小型で低コストで信頼性の高い半導体素子駆動用集積回路を提供する。また、本発明は、前述した課題のいずれか或いは全てを解決することができる半導体素子駆動用集積回路を提供する。さらに、本発明は、上記半導体素子駆動用集積回路をドライバ回路として搭載した電力変換装置を提供する。

上記半導体素子駆動用集積回路は、複数の回路素子が集積され、半導体素子を駆動するもので、少なくとも半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路が構成されていることにより達成することができる。

上記電力変換装置は、電力変換用の半導体素子を有するモジュール部と、半導体素子を駆動するためのドライバ回路を有する制御部とを有するもので、ドライバ回路が、複数の回路素子が集積されたもので、少なくとも半導体素子に駆動電力を供給する回路素子を、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込んでなる集積回路で構成されていることにより達成することができる。

本発明によれば、少なくとも半導体素子に駆動電力を供給する回路素子を、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込んで集積回路を構成、すなわちＳｉＰ（System in Package）ＩＣ化しているので、ドライバ回路の高出力化に伴う半導体チップの面積，開発期間及びコストの増加，耐ノイズ信頼性の低下など、従来のモノリシックＩＣ化或いはＳｏＣＩＣ化における課題を解決することができる。

図２７乃至図３０は、ドライバ回路の高出力化に伴う半導体チップの面積，開発期間，耐ノイズ信頼性，コストの変化について、本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを、本願の発明者らが実験によって定量的に比較し検証した結果である。各図において実線は本発明のＳｉＰＩＣ化を示し、破線は従来のモノリシックＩＣ化或いはＳｏＣＩＣ化を示す。各図から明らかなように、高出力においては、本発明のＳｉＰＩＣ化が従来のモノリシックＩＣ化或いはＳｏＣＩＣ化よりも有利である。

本発明によれば、高出力（大電流）化，高電圧化及び低損失化などの要求に応えることができると共に、小型で低コストで信頼性の高い半導体素子駆動用集積回路及びそれを搭載した電力変換装置を提供することができる。

（実施例１）
本発明の第１実施例を図１乃至図７に基づいて説明する。図１乃至図３は本実施例のドライバＩＣの構成を示す。図４は本実施例のドライバＩＣの絶縁配線基板の構成を示す。図５は本実施例のドライバＩＣの回路構成を示す。図６，図７は本実施例のインバータ装置の構成を示す。本実施例のインバータ装置は、電動機を車両の唯一の駆動源とする電気自動車，内燃機関であるエンジンと電動機との両方を車両の駆動源とするハイブリッド自動車などの電動自動車に搭載された電機駆動システムに用いられる電力変換装置であり、車載電源であるバッテリから供給された直流電力を交流電力に変換して交流電動機（例えば誘導電動機，同期電動機）に供給するものである。

インバータ装置３は、バッテリから供給された直流電力を交流電極に変換する変換回路が構成されたパワーモジュール部と、パワーモジュール部の変換回路の駆動を制御部から構成されている。パワーモジュール部の変換回路は、電力変換用半導体素子（電力スイッチング素子）である絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor）（以下、「ＩＧＢＴ」という）が電気的に２つ直列接続された１相分（１アーム分）回路をＵ相，Ｖ相，Ｗ相の３相分（３アーム分）、バッテリに対して電気的に並列接続したもので構成されている。各アームのＩＧＢＴ間には、交流負荷の対応する相の入力側が電気的に接続されている。

実際のハード構成としては、各相毎に上アーム側のＩＧＢＴチップ３２Ｈ及びこれに対応する還流用ダイオードチップ３３Ｈと、下アーム側のＩＧＢＴチップ３２Ｌ及びこれらに対応する還流用ダイオードチップ３３Ｈとをセラミックス絶縁基板３５２の配線パターン３５１上に半田で固着し、これらを、ケース３７のベース板３６（ヒートシンク）上に並設して半田で固着している。ケース３７の長手方向の１辺には、バッテリに電気的に接続された正極側主電源端子３０Ｈ及び負極側主電源端子３０Ｌが、ケース３７の長手方向のもう１つの１辺には、負荷である電動機のＵ相の入力側が電気的に接続された出力端子３１Ｕ、そのＶ相の入力側が電気的に接続された出力端子３１Ｖ及びそのＷ相の入力側が電気的に接続された出力端子３１Ｗがそれぞれ埋設され、ケース３７の短手方向両外方に突出している。

正極側主電源端子３０Ｈは、各相の上アーム側のＩＧＢＴチップ３２Ｈが固着された配線パターン３５１にワイヤ３８で電気的に接続されている。負極側主電源端子３０Ｌは、各相の下アーム側のＩＧＢＴチップ３２Ｌが固着された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｕは、Ｕ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｖは、Ｖ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。出力端子３１Ｗは、Ｗ相の下アーム側のＩＧＢＴチップ３２Ｌが固着され、上アーム側のＩＧＢＴチップ３２Ｈがワイヤ３８で電気的に接続された配線パターン３５１にワイヤ３８で電気的に接続されている。

各相の変換回路に対向するベース板３６上の部位には、各相毎に、配線基板４上に受動部品５と共にドライバＩＣ２を固着したものが対向配置され、ベース板３６上に接着剤などで固着されている。各相毎に、ドライバＩＣ２と上アーム側のＩＧＢＴチップ３２Ｈは、ベース板３６上に設けられた駆動信号配線３２１Ｈ及び電流検出用配線３２２Ｈを介して、ドライバＩＣ２と下アーム側のＩＧＢＴチップ３２Ｌは駆動信号配線３２１Ｌ及び電流検出用配線３２２Ｌを介してそれぞれ電気的に接続されている。ケース３７内にはシリコン樹脂３９がポッティング注入されている。

セラミックス絶縁基板３５２はその表面に配線パターン３５１が、裏面にメタライズ層３５３がそれぞれ固着されたものである。セラミックス絶縁板３５２の材質としては、窒化アルミのような高熱伝導性のものが好ましいが、アルミナや窒化けい素などのものとしてもよい。ベース板３６の材質としては、熱伝導性に優れて低コストなＣｕ（銅）が好ましいが、セラミックス絶縁基板３５２との半田接続の信頼性などを考慮し、Ｍｏ（モリブデン），Ｃｕ−Ｍｏ，Ａｌ／ＳｉＣ複合材，Ｃｕ／Ｃｕ₂Ｏ複合材などのものとしてもよい。配線基板４にはプリント配線基板或いはセラミックス配線基板を用いている。

次に、ドライバＩＣ２の回路構成について説明する。図５に示すように、主電源（バッテリ）の高圧端子３０Ｈ（正極側…電位Ｖ_CCH）には第１の電力スイッチング素子（上アーム側のＩＧＢＴチップ３２Ｈ）のコレクタが電気的に接続されている。主電源（バッテリ）の接地端子３０Ｌ（負極側…電位Ｖ_CCL）には第２の電力スイッチング素子（下アーム側のＩＧＢＴチップ３２Ｌ）のエミッタが電気的に接続されている。第１の電力スイッチング素子のエミッタとコレクタとの間には第１の還流用ダイオード（上アーム側の還流用ダイオードチップ３３Ｈ）が電気的に接続されている。第２の電力スイッチング素子のエミッタとコレクタとの間には第２の還流用ダイオード(下アーム側の還流用ダイオードチップ３３Ｌ）が電気的に接続されている。第１の電力スイッチング素子のエミッタと第２の電力スイッチング素子のコレクタは電気的に直列接続され、インバータ装置３の出力端子３１（電位Ｖ_OUT）に電気的に接続されている。

尚、本実施例では、第１の電力スイッチング素子及び第２の電力スイッチング素子をＩＧＢＴを用いているが、その素子の代わりとしてＭＯＳ−ＦＥＴを用いてもよい。

第１の電力スイッチング素子のゲートのゲート端子３２１Ｈには上アーム駆動回路２１２が、第２の電力スイッチング素子のゲートのゲート端子３２１Ｌには下アーム駆動回路２２２がそれぞれ電気的に接続されている。下アーム駆動回路２２２の正極側には、主電源（バッテリ）の接地端子３０Ｌ（負極側）に負極側が接続された電源３４Ｌの正極側が、負極側には電源３４Ｌの負極側がそれぞれ電気的に接続されている。下アーム駆動回路２２２には、電源３４Ｌから出力された直流電力が供給される。

第１の電力スイッチング素子のエミッタは、インバータ装置３の出力端子３１に接続されている。このため、第１の電力スイッチング素子は主電源（バッテリ）の接地端子３０Ｌ（負極側）に対して電位的に浮動状態にある。従って、上アーム駆動回路２１２と電源３４Ｈとの間はトランスなどの絶縁回路素子（図示省略）によって絶縁されている。上アーム駆動回路２１２の正極側には、負極側がインバータ装置３の出力端子３１に接続された電源３４Ｈの正極側が、負極側には電源３４Ｈの負極側がそれぞれ電気的に接続されている。上アーム駆動回路２１２には、電源３４Ｈから出力された直流電力が絶縁用の回路素子を介して供給される。

駆動信号処理回路２２４は、外部コントローラ（図示省略）から出力された入力指令を受け、上アーム駆動回路２１２の駆動部（図示省略）及び下アーム駆動回路２２２の駆動部（図示省略）への駆動信号を生成して出力する。下アーム駆動回路２２２の駆動部は、駆動信号処理回路２２４から出力された駆動信号を受け、最終出力段バッファ部２２３を駆動する駆動信号を生成して出力する。最終出力段バッファ部２２３は、第２の電力スイッチング素子をオンさせるべく駆動電力を出力するものであり、駆動部から出力された駆動信号を受けてゲート端子３２１Ｌに所定の駆動電力を供給する。

一方、駆動信号処理回路２２４から上アーム駆動回路２１２に出力された駆動信号は、レベルシフト回路２０を介して所定の電圧に変換（昇圧）された後に上アーム駆動回路２１２の駆動部に供給される。上アーム駆動回路２１２の駆動部は、レベルシフト回路２０から出力された駆動信号を受け、最終出力段バッファ部２１３を駆動する駆動信号を生成して出力する。最終出力段バッファ部２１３は、第１の電力スイッチング素子をオンさせるべく駆動電力を出力するものであり、駆動部から出力された駆動信号を受けてゲート端子３２１Ｈに所定の駆動電力を供給する。

尚、第１の電力スイッチング素子の電気的な大きさは最終出力段バッファ部２１３の電流容量（駆動能力）で、第２の電力スイッチング素子の電気的な大きさは最終出力段バッファ部２２３の電流容量（駆動能力）でそれぞれ決定されている。

ところで、従来のドライバＩＣでは、レベルシフト回路２０，最終出力段バッファ部２１３を含む上アーム駆動回路２１２，最終出力段バッファ部２２３を含む下アーム駆動回路２２２及び駆動信号処理回路２２４を構成する複数の回路素子は集積されて、同一の半導体チップ上に組み込まれていた。すなわちモノリシックＩＣ化或いはＳｏＣＩＣ化されていた。これに対して本実施例では、複数の回路素子をその電力レベル（例えば電流容量）によって最適に分離し、そのレベルごとに複数の回路素子を集積し、それぞれ個別の半導体チップに組み込む、いわゆるＳｉＰ方式によってドライバ回路をＩＣ化している。すなわち本実施例では、上アーム駆動回路２１２の駆動部，電流検知回路２１０を含むレベルシフト回路２０，下アーム駆動回路２２２の駆動部及び駆動信号処理回路２２４を構成する回路素子を集積して１つの高耐圧ＩＣチップ２００に組み込み、上アーム駆動回路２１２の最終出力段バッファ部２１３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２１３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２１３ｎに組み込み、下アーム駆動回路２２２の最終出力段バッファ部２２３を構成する回路素子を縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２２３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２２３ｎに組み込みドライバＩＣ２を構成している。

尚、図５中の一点鎖線はドライバＩＣ２の範囲を、破線は半導体チップの範囲をそれぞれ示す。

次に、本実施例のドライバＩＣ２の実装構成について説明する。図１乃至図４に示すように、高耐圧ＩＣチップ２００は、矩形状の絶縁配線基板２４のほぼ中央部に配置されていると共に、接続部材２５で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。

ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐは、矩形状の絶縁配線基板２４上の長手方向の一方側端部にかつその短手方向に高耐圧ＩＣチップ２００に沿って並設されるように、高耐圧ＩＣチップ２００に対向配置されていると共に、接続部材２５′で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。

ＭＯＳ−ＦＥＴチップ２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の長手方向の他方側端部に、かつその短手方向に高耐圧ＩＣチップ２００に沿って並設されるように高耐圧ＩＣチップ２００に対向配置されていると共に、接続部材２５′で絶縁配線基板２４上に固着されており、かつ絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。

このように、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐを絶縁配線基板２４上に配置することにより、外部出力端子２８′との距離が最短となる。すなわち本実施例では、外部出力端子２８′に近接するように、外部出力端子２８′の近傍に配置している。

尚、本実施例では、ドライバＩＣ２の出力電流が大きいので、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐのソース（半導体チップ表面側）と絶縁配線基板２４上のボンディングパッド２７とを、ワイヤ２６を複数本並列にして電気的に接続している。また、半導体チップはいずれもベアチップ（裸のチップ）で構成されている。

複数の外部出力端子２８は接続部材（図示省略）によって絶縁配線基板２４に固着され、絶縁配線基板２４に電気的に接続されている。上記半導体チップ，絶縁配線基板２４及び複数の外部出力端子２８を含む構造体は、複数の外部出力端子２８の一部が外部に露出するように、封止部材２９によってモールドされ、パッケージ化されている。尚、図１では、ドライバＩＣ２内の実装構成が判るように、封止部材２９を破線で示している。

絶縁配線基板２４は図４に示すように多層配線基板である。本実施例では、配線導体２４１にＡｇ（銀）導体を使用したガラスセラミックス３層配線基板を用いている。セラミックス層２４３の各層の配線導体２４１はビアホール２４２によって電気的に接続されている。配線導体２４１には、Ａｇ−Ｐｔ（白金）導体，Ａｇ−Ｐｄ（パラジウム）導体などの貴金属導体或いはＮｉ（ニッケル）導体，Ｃｕ（銅）導体などの卑金属導体を用いている。セラミックス層２４３にはアルミナのような酸化物系或いは窒化アルミのような窒化物系を用いている。他の絶縁性セラミックスを用いてもよい。また、本実施例では、低コスト化を図るために、絶縁配線基板２４としてガラスエポキシなどの樹脂型絶縁多層基板を用いてもよい。

接続部材２５，２５′には半田，Ａｇペーストなどを用いている。ワイヤ２６には金，アルミニウムなどを用いている。尚、ワイヤ２６の材質及び径を一種類のものに統一することにより、ボンディング工程における効率化を図ることができる。場所によって使い分ける必要がある場合には、異種のワイヤを適宜用いればよい。

封止部材２９によるモールドは、主に組み立て後のドライバＩＣ２の保管時或いは稼動時の温湿雰囲気、並びに搬送・稼動時の機械的・熱的衝撃から固着部分やボンディング部分を保護する目的で施されている。封止部材２９には、エポキシ樹脂などの絶縁部材を用いている。本実施例では、上記半導体チップ，絶縁配線基板２４及び複数の外部出力端子２８を含む構造体を、シリカフィラー入りのエポキシ樹脂によってトランスファーモールドしている。尚、封止としては、ポッティングによって封止部材２９を絶縁配線基板２４の部品搭載面のみに施すこともできる。

本実施例のドライバＩＣ２では、第１の電力スイッチング素子のオン時、図１の矢印Ｐonに示すように、絶縁配線基板２４に内蔵された電源配線導体（図示省略）から、ワイヤ２６，ＭＯＳ−ＦＥＴチップ２１３ｐ，ワイヤ２６，絶縁配線基板２４に内蔵された配線導体（図示省略），外部出力端子２８を介してゲート端子３２１Ｈの順に電流が流れ、第１の電力スイッチング素子に供給される。これにより、第１の電力スイッチング素子はオン状態になる。第２の電力スイッチング素子のオン時も同様に、図１の矢印Ｐonに示すように、絶縁配線基板２４に内蔵された電源配線導体（図示省略）から、ワイヤ２６，ＭＯＳ−ＦＥＴチップ２２３ｐ，ワイヤ２６，絶縁配線基板２４に内蔵された配線導体（図示省略），外部出力端子２８を介してゲート端子３２１Ｌの順に電流が流れ、第２の電力スイッチング素子に供給される。これにより、第２の電力スイッチング素子はオン状態になる。

一方、第１の電力スイッチング素子のオフ時は、図１の矢印Ｐoffに示すように、ゲート端子３２１Ｈから、外部出力端子２８，絶縁配線基板２４に内蔵された配線導体（図示省略），ワイヤ２６，ＭＯＳ−ＦＥＴチップ２１３ｎ，ワイヤ２６を介して絶縁配線基板２４に内蔵された接地配線導体（図示省略）の順に電流が流れる。これにより、第１の電力スイッチング素子はオフ状態になる。第２の電力スイッチング素子のオフ時も同様に、図１の矢印Ｐoff に示すように、ゲート端子３２１Ｌから、外部出力端子２８，絶縁配線基板２４に内蔵された配線導体（図示省略），ワイヤ２６，ＭＯＳ−ＦＥＴチップ２１３ｎ，ワイヤ２６を介して絶縁配線基板２４に内蔵された接地配線導体（図示省略）の順に電流が流れる。これにより、第２の電力スイッチング素子はオフ状態になる。

以上説明した本実施例によれば、最終出力段バッファ部２１３を構成する回路素子をＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎに、最終出力段バッファ部２２３を構成する回路素子をＭＯＳ−ＦＥＴチップ２２３ｐ，２２３ｎにそれぞれ組み込み、高耐圧ＩＣチップ２００とは個別化しているので、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎの配置の自由度を向上させることができる。これにより、本実施例では、外部出力端子２８′との間の距離が最短となるように、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎを絶縁配線基板２４上に配置することができる。従って、本実施例によれば、ドライバＩＣ２の内部における出力電流の導通経路を常に最短とすることができるので、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて低減することができ、その影響による出力電流の低下を小さくすることができる。尚、本願の発明者らが行った実験によれば、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて約１／５にできるということを確認することができた。

また、本実施例によれば、ＭＯＳ−ＦＥＴチップとして縦型構造のものを採用したので、最終出力段バッファ部２１３，２２３として割り当てられる半導体チップの面積を、従来のドライバ回路のＩＣに比べて削減することができる。本願の発明者らが行った実験によれば、オン抵抗を同一として、半導体チップの面積を、従来のドライバ回路のＩＣに比べて約４５％低減することができるということを確認することができた。逆に、半導体チップの割り当て面積を同じにした場合には、オン抵抗を大幅に低減することができ、電力損失を低減することができる。

また、本実施例によれば、高耐圧ＩＣチップ２００から最終出力段バッファ部２１３，２２３を分離しているので、相対的に電力損失による発熱が大きい最終出力段バッファ部２１３，２２３から高耐圧ＩＣチップ２００にその熱が直接熱伝達されることがないので、温度上昇時の動作安定性を、従来のドライバ回路のＩＣ化に比べて向上させることができる。従って、本実施例によれば、ドライバＩＣ２の駆動能力を向上させることができるとともに、従来のドライバ回路のＩＣ化ではコストが増加しかつ動作安定性確保が困難であった出力電流１０Ａを超えるドライバ回路のＩＣ化を低コストで実現することができる。

また、本実施例によれば、高出力・高電圧（例えば１０Ａ，１７００Ｖ）のドライバ回路として、前述のドライバＩＣ２を用いたので、それをインバータ装置３のモジュール部内に搭載することができる。これにより、本実施例では、ドライバ回路の据付面積を従来のインバータ装置に比べて縮小することができる。従って、本実施例によれば、インバータ装置３の小型化，低コスト化を図ることができる。また、本実施例によれば、インバータ装置３の高さＴを小さくすることができるので、インバータ装置３の体積も縮小することができ、インバータ装置３全体の小型化を図ることができる。さらに、本実施例によれば、ドライバ回路の小型化により、ＥＭＩ（Electro Magnetic Interference）耐性を向上させることができる。従って、本実施例によれば、１７００Ｖという高電圧にも関わらずノイズによる誤作動を少なくすることができるので、信頼性の高いインバータ装置３を提供することができる。

尚、本実施例では、インバータ装置として３相のものについて説明したが、単相のインバータ装置においても同様の効果が得られる。

（実施例２）
本発明の第２実施例を図８乃至図１３に基づいて説明する。図８乃至図１１は本実施例のドライバＩＣの構成を示す。図１２は本実施例のドライバＩＣのレベルシフト回路内の寄生容量を示す。図１３は本実施例のドライバＩＣの回路構成を示す。尚、以下においては、前例と異なる構成についてのみ説明し、その他の説明は省略する。

本実施例は第１実施例の変形例であり、最終出力バッファ部２１３，２２３の個別チップ化に加えて、レベルシフト回路２０を構成する回路素子を個別チップ化すると共に、高耐圧ＩＣチップ２００を高圧側と低圧側に分離して個別チップ化している。すなわち本実施例では、上アーム駆動回路２１２の駆動部とレベルシフト回路２０の電流検知回路２１１を構成する回路素子を上アームＩＣチップ２１０に組み込んでいる。下アーム駆動回路２２２の駆動部と駆動信号処理回路２２４を構成する回路素子は下アームＩＣチップ２２０に組み込んでいる。レベルシフト回路２０を構成する回路素子は縦構造のｎチャネルのＭＯＳ−ＦＥＴチップ２３０に組み込んでいる。

上アーム駆動回路２１２の最終出力段バッファ部２１３を構成する回路素子は縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２１３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２１３ｎに組み込んでいる。下アーム駆動回路２２２の最終出力段バッファ部２２３を構成する回路素子は縦型構造のｐチャネルのＭＯＳ−ＦＥＴチップ２２３ｐと、縦型構造のｎチャネルのＭＯＳ−ＦＥＴチップ２２３ｎに組み込んでいる。

次に、本実施例のドライバＩＣ２の実装構成について説明する。本実施例においては、上アームＩＣチップ２１０と下アームＩＣチップ２２０を、矩形状の絶縁配線基板２４の長手方向に並設されるように配置している。これらは、絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。上アームＩＣチップ２１０と下アームＩＣチップ２２０との間には、それらに挟み込まれるように、或いはそれらと絶縁配線基板２４の長手方向に対向するように、ＭＯＳ−ＦＥＴチップ２３０を配置し、絶縁配線基板２４上に接続部材２５′で固着している。ＭＯＳ−ＦＥＴチップ２３０は、絶縁配線基板２４の表面に露出した複数のボンディングパッド２７にワイヤ２６で電気的に接続されている。

ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の短手方向の一方側端部にかつ上アームＩＣチップ２１０と下アームＩＣチップ２２０の配列方向に沿って並設されている。ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐは、矩形状の絶縁配線基板２４上の長手方向の上アームＩＣチップ２１０と対向する部位に配置されている。また、ＭＯＳ−ＦＥＴチップ２２３ｎ，２２３ｐは、矩形状の絶縁配線基板２４上の長手方向の下アームＩＣチップ２２０と対向する部位に配置されている。

このように、ＭＯＳ−ＦＥＴチップ２１３ｎ，２１３ｐ，２２３ｎ，２２３ｐを絶縁配線基板２４上に配置することにより、本実施例においても外部出力端子２８′との距離が最短となる。

前例で封止部材２９は、主に組み立て後の保管時や稼動時の温湿雰囲気、並びに搬送・稼動時の機械的・熱的衝撃から前記固着部分やボンディング部分を保護する目的で施されていた。本実施例では、それに加え、チップや配線パターン間の高電圧絶縁性の確保と維持という目的も併せ持つ。例えばＶ_CCHが３００Ｖ程度の高電圧となる場合、上下アーム間には通常６００Ｖ程度の耐圧が必要となる。このため、上下アーム間を単に空間及び基板沿面で絶縁するだけでなく、樹脂を充填することによって、異物による短絡を防ぐのみならず、高湿度バイアス等の雰囲気下でも長期に渡って絶縁性を保つことができる。このため、特に高耐圧用途の場合、封止部材２９によって適宜パッケージすることが好ましい。

図１１においてｄ１はリード端子間距離である。この距離は、封止樹脂沿面におけるトラッキング破壊，封止樹脂剥離時における配線基板表面での沿面破壊及び端子間の空間絶縁破壊などに対して、十分に余裕がある値となるよう決められている。ｄ２は基板上の配線間距離である。この距離は、封止樹脂剥離時における配線基板表面での沿面破壊等に対して、十分に余裕がある値となるよう決められている。ｄ３はワイヤ２６（低電位）とＭＯＳ−ＦＥＴチップ２３０の側面（高電圧）との間の最短距離部分を示す。この間を絶縁する封止部材２９には、ドライバＩＣ２の動作によって高圧の交流電圧が印加される。ｄ３が小さいと、ワイヤ２６とＭＯＳ−ＦＥＴチップ２３０のドレイン電極との間の寄生容量が大きくなる。

図１２に示すように、ワイヤ２６がゲート配線である場合にはゲートとドレインとの間に寄生容量２３１が存在し、ワイヤ２６がソース配線である場合にはソースとドレインとの間の寄生容量２３２が存在する。ｄ３が小さいと、寄生容量２３１，２３２これらが大きくなり、これらがドライバＩＣの動作に影響を与える可能性がある。このため、ｄ３は交流電圧に対する封止部材２９の絶縁性、及び上記寄生容量２３１，２３２がドライバＩＣの動作に与える影響などを考慮して、十分に余裕がある値となるよう決める必要がある。本実施例では、ＭＯＳ−ＦＥＴチップ２３０のワイヤ２６の材質として硬質のＡｕ線を選択し、ループ高さを他の部分よりも大きくすることでｄ３を十分に大きくしている。具体的に本実施例においては、ドライバＩＣの耐圧にもよるが、ｄ３を５０〜３０００μｍの範囲としている。

ＭＯＳ−ＦＥＴチップ２３０のソースは主電源の低圧端子３０Ｌに、ドレインは電流検知回路２１１にそれぞれ電気的に接続されている。電流検知回路２１１のもう一方の端子は上アーム駆動回路の電源３４Ｈの高電位側に電気的に接続されている。駆動信号処理回路２２４から出力された駆動信号がＭＯＳ−ＦＥＴチップ２３０のゲートに加わると、レベルシフト回路２０のＭＯＳ−ＦＥＴがオン状態となり、信号伝達電流が電流検知回路２１１流れる。電流検知回路２１１では、信号伝達電流を電圧に変換し、上アーム駆動回路２１２の駆動部に供給している。これにより、第１の電力スイッチング素子がＯＮ状態になる。レベルシフト回路２０のＭＯＳ−ＦＥＴは、その内部抵抗によって信号電圧（レベル）を低圧から高圧に変化（シフト）させるものであり、この電位差を受け持つ働きをする。

尚、ＭＯＳ−ＦＥＴチップ２３０の内部抵抗は、ドレインとソースとの間における耐圧（すなわち電位差）が大きくなるほど増加する傾向にあるので、ＭＯＳ−ＦＥＴチップ２３０を流れる電流を小さくしない限り、信号伝達時の損失は低減されない。従って、本実施例では、信号伝達電流を上アームＩＣチップ２１０及び下アームＩＣチップ２２０内と同等の微小電流に抑える高耐圧（１０００Ｖ以上）性のＭＯＳ−ＦＥＴチップ２３０とすることにより、損失を１Ｗ以下に抑えている。

以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ＭＯＳ−ＦＥＴチップ２３０に個別の縦型構造のチップを用いているので、従来のドライバ回路のＩＣ化では避けられなかった高電圧化に伴うプロセス上の問題を回避することができる。すなわち上アームＩＣチップ２１０，下アームＩＣチップ２２０においては、ＩＣ内部における耐圧が数１０Ｖ程度であることから、ＤＩやＳＯＩのような高価な絶縁分離基板及びＦＬＲなどの特別な耐圧構造が不要になり、通常のプロセスルールにしたがうことができる。従って、本実施例によれば、駆動の高速化，低損失化及びチップの小型化を図ることができる。また、本実施例によれば、ＭＯＳ−ＦＥＴチップ２３０として、絶縁分離基板に作り込む場合よりも歩留まりが高く、低コストで特性の良い高耐圧性の縦型構造のＭＯＳ−ＦＥＴチップを採用することができるので、従来の横型構造のＭＯＳ−ＦＥＴチップを採用したときに比べて面積効率も向上させることができる。

さらに、本実施例によれば、上アームＩＣチップ２１０，下アームＩＣチップ２２０，ＭＯＳ−ＦＥＴチップ２３０に分離したので、ノイズ耐量の向上を図ることができる。従来のドライバ回路のＩＣ化では、寄生容量で結合された高圧側と低圧側が同一半導体チップ内に存在したため、電圧変化（ｄｖ／ｄｔ）に起因するノイズ電流によってＩＣが誤動作を起こす可能性が大きかった。しかし、本実施例のようなドライバ回路のＩＣ化は、高圧側と低圧側との絶縁距離を十分に確保することができ、また、これらの間の寄生容量を無視できるほど小さくすることができるので、ノイズ耐量を向上させることができ、耐圧レベル（１０００Ｖ超）での動作信頼性を確保することができる。

（実施例３）
本発明の第３実施例を図１４乃至図１８に基づいて説明する。図１４乃至図１６は、本実施例のドライバＩＣの構成を示す。図１７，図１８は、本実施例のインバータ装置の構成を示す。尚、以下においては、前例と異なる構成についてのみ説明し、その他の説明は省略する。

本実施例は第２実施例の改良例であり、上アームＩＣチップ２１０，下アームＩＣチップ２２０を、半田ボール２６（ＢＧＡ…Ball Grid Array）で配線基板２４上にフェースダウン（フリップチップ）接続している。このような構成とすることにより、本実施例では、ワイヤ及びボンディングパッドを省略し、上アームＩＣチップ２１０，下アームＩＣチップ２２０の占有面積を低減している。また、本実施例では、占有面積低減により、前例において配線基板４上に設置されていたフィルタ用の受動部品５を同一パッケージ内に配置することができる。受動部品５としてはチップ抵抗，チップコンデンサなどがあり、制御電源用のノイズフィルタや制御タイマー機能に供され、ドライバＩＣ２の高機能化及び高付加価値化に寄与している。

上アームＩＣチップ２１０及び下アームＩＣチップ２２０と配線基板２４との間には樹脂２６２を充填している。このような構成とすることにより、本実施例では、半田ボール２６１に加わる熱ひずみを緩和し、この部分における接続信頼性の向上を図っている。

また、本実施例では、外部出力端子２８１にも半田ボールを用いている。このような構成とすることにより、本実施例では、ＭＯＳ−ＦＥＴチップ２１３ｐ，２１３ｎ，２２３ｐ，２２３ｎから外部に出力される電流経路上のインダクタンスを低減している。尚、第１及び第２の電力スイッチング素子をオン・オフさせるときの電流の流れは前例と同様である。

また、本実施例では、ドライバＩＣ２を封止部材でモールドせず、配線基板４を介してベース板３６上に固着している。すなわち本実施例では、インバータ装置３の製作最終工程において、ケース３７内にポッティング注入されるシリコン樹脂３９により、ドライバＩＣ２の高圧側と低圧側との間の絶縁を兼ねる構造としている。尚、本実施例では、配線基板４としてプリント配線基板を用いている。

以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ドライバＩＣ２のパッケージの実装にＢＧＡ方式を採用し、ノイズフィルタや制御タイマー機能用の受動部品５を内蔵するようにしているので、配線基板４を合わせても、従来の大型ドライバ回路に比べて据付面積を縮小することができ、インバータ装置３の小型化，低コスト化を図ることができる。さらに、本実施例によれば、ドライバ回路の小型化によってＥＭＩ耐性を向上させることができるので、高電圧（例えば１７００Ｖ）であっても、ノイズによる誤作動を小さくすることができる。

（実施例４）
本発明の第４実施例を図１９乃至図２３に基づいて説明する。図１９乃至図２１は本実施例のドライバＩＣの構成を示す。図２２，図２３は本実施例のＤＣ−ＤＣコンバータ装置の構成を示す。

本実施例では、他の電力変換装置であるＤＣ−ＤＣコンバータ装置７にドライバＩＣ６を適用した場合を一例にとり説明する。ＤＣ−ＤＣコンバータ装置７は昇圧型コンバータであり、入力端子７０（Ｖ_in）からの入力直流電力を、低圧側のＭＯＳ−ＦＥＴにて矩形スイッチングし、高圧側のＭＯＳ−ＦＥＴで同期整流した後、出力端子７１（Ｖ_out）から所定の直流電力を出力するものであり、パワーモジュール部と、パワーモジュール部の半導体素子を駆動する制御部から構成されている。

パワーモジュール部は、低圧側のＭＯＳ−ＦＥＴチップ７３と高圧側のＭＯＳ−ＦＥＴチップ７４とをセラミックス絶縁基板７５の配線パターン７５１上に半田で固着し、これをケース７７のベース板７６（ヒートシンク）上に半田で固着している。ケース７７の短手方向の１辺には、バッテリの正極側に電気的に接続された入力端子７０が、ケース７７の長手方向の１辺には、バッテリの負極側及び負荷である電動機（直流機）の負極側の入力側が電気的に接続されたＧＮＤ端子７２と、負荷である電動機（直流機）の正極側の入力側が電気的に接続された出力端子７１がそれぞれ埋設され、ケース３７の短手方向の一方の外方及び長手方向の一方の外方に突出している。

制御部は、低圧側のＭＯＳ−ＦＥＴと高圧側のＭＯＳ−ＦＥＴを各々独立して駆動するものであり、高圧側のＭＯＳ−ＦＥＴの駆動をレベルシフトによる非絶縁方式で行うドライバＩＣ６と、他の外付け受動部品５を備えている。ドライバＩＣ６及び受動部品５は配線基板４上に固着され、ベース板７６の短手方向の一端に接着剤などにより固着されている。低圧側のＭＯＳ−ＦＥＴチップ７３と入力端子７０及びＧＮＤ端子７２は、高圧側のＭＯＳ−ＦＥＴチップ７４と出力端子７１はそれぞれワイヤ７８で電気的に接続されている。また、ＭＯＳ−ＦＥＴチップ７３，７４とドライバＩＣ６はそれぞれ駆動信号配線７８１及び電流検出用配線７８２によって電気的に接続されている。ケース７７内にはシリコン樹脂７９がポッティング注入されている。

セラミックス絶縁基板７５２はその表面に配線パターン７５１が、裏面にメタライズ層７５３がそれぞれ固着されたものである。セラミックス絶縁板７５２の材質としては、窒化アルミのような高熱伝導性のものが好ましいが、アルミナや窒化けい素などのものとしてもよい。ベース板７６の材質としては、熱伝導性に優れて低コストなＣｕ（銅）が好ましいが、セラミックス絶縁基板７５２との半田接続の信頼性などを考慮し、Ｍｏ（モリブデン），Ｃｕ−Ｍｏ，Ａｌ／ＳｉＣ複合材，Ｃｕ／Ｃｕ₂Ｏ 複合材などのものとしてもよい。配線基板４にはプリント配線基板或いはセラミックス配線基板を用いている。

次に、本実施例のドライバＩＣ６の実装構成について説明する。ドライバＩＣ６の回路構成は基本的に第１実施例及び第２実施例と同様であり、その実装構成は基本的に第２実施例と同様である。尚、本実施例では、高圧側駆動回路の最終出力バッファ部を構成する回路素子をＭＯＳ−ＦＥＴチップ６１３ｐ，６１３ｎに組み込んでいる。低圧側駆動回路の最終出力バッファ部を構成する回路素子をＭＯＳ−ＦＥＴチップ６２３ｐ，６２３ｎに組み込んでいる。レベルシフト回路を構成する回路素子はＭＯＳ−ＦＥＴチップ６３０に組み込んでいる。高圧側駆動回路の駆動部とレベルシフト回路の電流検知回路を構成する回路素子を高圧側ＩＣチップ６１０に組み込んでいる。低圧側駆動回路の駆動部と駆動信号処理回路を構成する回路素子は低圧側ＩＣチップ６２０に組み込んでいる。

本実施例では、高圧側ＩＣチップ６１０，低圧側ＩＣチップ６２０を、矩形状の絶縁配線基板６４の長手方向に並設されるように配置している。これらは、絶縁配線基板６４の表面に露出した複数のボンディングパッド６７にワイヤ６６で電気的に接続されている。高圧側ＩＣチップ６１０，低圧側ＩＣチップ６２０との間には、それらに挟み込まれるように、或いはそれらと絶縁配線基板６４の長手方向に対向するように、ＭＯＳ−ＦＥＴチップ６３０を配置し、絶縁配線基板６４上に接続部材（図示省略）で固着している。ＭＯＳ−ＦＥＴチップ６３０は、絶縁配線基板２４の表面に露出した複数のボンディングパッド６７にワイヤ６６で電気的に接続されている。

ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐ，６２３ｎ，６２３ｐは、矩形状の絶縁配線基板２４上の短手方向の一方側端部にかつ高圧側ＩＣチップ６１０と低圧側ＩＣチップ６２０の配列方向に沿って並設されている。ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐは、矩形状の絶縁配線基板６４上の長手方向の高圧側ＩＣチップ６１０と対向する部位に配置されている。また、ＭＯＳ−ＦＥＴチップ６２３ｎ，６２３ｐは、矩形状の絶縁配線基板６４上の長手方向の低圧側ＩＣチップ６２０と対向する部位に配置されている。

本実施例では、ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐ，６２３ｎ，６２３ｐが絶縁配線基板６４上において外部出力端子６８′との距離が最短になるように配置している。また、本実施例では、ＭＯＳ−ＦＥＴチップ６１３ｎ，６１３ｐ，６２３ｎ，６２３ｐ，６３０には縦型構造のものを用いている。また、本実施例では、封止部材６９でドライバＩＣ６をモールドしている。また、本実施例では、外部出力端子６８に半田ボールを、すなわちＢＧＡ方式を採用し、ドライバＩＣ６から出力される電流経路上のインダクタンスの低減を図っている。尚、低圧側ＭＯＳ−ＦＥＴ及び高圧側ＭＯＳ−ＦＥＴをオン・オフさせるときの電流の流れは前例と同様である。

以上説明した本実施例によれば、前例と同様の効果を奏することができる。また、本実施例によれば、ドライバＩＣ６の内部における出力電流の導通経路を常に最短とし、しかもＢＧＡ接続を採用しているので、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて低減することができ、その影響による出力電流の低下を小さくすることができる。尚、本願の発明者らが行った実験によれば、電流経路上におけるインダクタンスの値を、従来のドライバ回路のＩＣに比べて約１／１０にできるということを確認することができた。

従来のパワーモジュールにおけるドライバ回路は、通常、大型のプリント配線基板上に多数のディスクリート部品を搭載する方法で作製されていた。ドライバ回路基板は、ＭＯＳ−ＦＥＴチップ７３，７４の上に被せるようにしてパワーモジュール部に組み込まれていた。しかし、本実施例では、ドライバ回路の小型化を図ることができるので、ドライバ回路をパワーモジュール内に設けることがでる。従って、本実施例によれば、ＤＣ−ＤＣコンバータ装置７の小型化及び低コスト化を図ることができる。

（実施例５）
本発明の第５実施例を図２４，図２５に基づいて説明する。図２４，図２５は本実施例のドライバＩＣの構成を示す。

本実施例では、制御部回路（マイクロコントローラ），駆動・保護回路を内蔵したＬＳＩチップ８０化し、微細プロセス採用による低電圧（３.３Ｖ）駆動及び低消費電力化を図っている。入出力数が多いため、ＬＳＩチップ８０は絶縁配線基板８４に半田ボール８０１によって、すなわちＢＧＡ方式によるフリップチップ実装方式によって接続されている。

一方、ＭＯＳ−ＦＥＴチップ８１ｐ，８１ｎは、最終出力段バッファ部を構成する回路素子を組み込んだものであり、オン時にはＭＯＳ−ＦＥＴチップ８１ｐを介して、オフ時にはＭＯＳ−ＦＥＴチップ８１ｎを介して出力電流（７Ａ）が流れる。ＭＯＳ−ＦＥＴチップ８１ｐ，８１ｎは、チップ裏面（ドレイン側）を電極とする縦型構造を採用しており、接続部材８３によって絶縁配線基板８４に電気的に固着されている。それらのゲート電極，ソース電極はボンディングパッド８７を介してワイヤ８８で配線基板８４に電気的に接続されている。

配線基板８４上には、制御・駆動回路電源用のノイズフィルタや制御タイマー機能用の受動部品８２（チップコンデンサやチップ抵抗）も搭載されており、多機能化が図られている。パッケージ全体は、封止部材８６によって保護されている。外部出力端子としては半田ボール８５、すなわちＢＧＡ方式によるエリアバンプ接続を採用し、機器の小型化に好適な形態としている。

以上説明した本実施例では、ＭＯＳ−ＦＥＴチップを８１ｐ，８１ｎに個別化しているので、ＬＳＩチップ８０における高性能化と歩留まり向上による低コスト化を図ることができる。

また、本実施例によれば、ＭＯＳ−ＦＥＴチップを８１ｐ，８１ｎとして縦型構造のものを採用しているので、面積効率が良くなると共に、オン抵抗を低減することができる。

また、本実施例によれば、ＭＯＳ−ＦＥＴチップを８１ｐ，８１ｎ外部出力端子８５を近接させているので、インダクタンスの影響をほとんど無視できる程度まで抑えることができる。

さらに、本実施例によれば、損失発熱が最も大きいＭＯＳ−ＦＥＴチップを８１ｐ，８１ｎから、比較的発熱が小さいＬＳＩチップ８０に伝導される熱を、図中の矢印Ｈのような経路を取るようにすることができる。従って、本実施例によれば、各回路機能間における熱的な相互干渉が低減され、ドライバＩＣとしての動作安定性を大きく向上させることができる。

（実施例６）
本発明の第６実施例を図２６に基づいて説明する。図２６は本実施例のドライバＩＣの実装構成を示す。

ドライバ回路において、高圧側は、インバータ装置の動作に従ってＵ相，Ｖ相，Ｗ相の基準電位が変動する。このため、本実施例では、上アームＩＣチップを各相毎のチップ２１０Ｕ，２１０Ｖ，２１０Ｗに分けている。一方、低圧側は、各相における基準電位が同一である。このため、本実施例では、下アームＩＣチップを同一のチップ２２０に集約している。各相のＭＯＳ−ＦＥＴチップ２１３ｐ及び２２３ｎは絶縁配線基板２４上の外部出力端子２８の近傍に配置している。上アームＩＣチップ２１０Ｕ，２１０Ｖ，２１０Ｗと下アームＩＣチップ２２０との間の異なる電位間の通信は、ＭＯＳ−ＦＥＴチップ２３０ｎ，２３０ｐを介して行われる。ここで、ＭＯＳ−ＦＥＴチップ２３０ｎは、外部コントローラ（図示省略）からの上アーム駆動信号電圧を高圧側レベルへ変換し、上アームＩＣチップ２１０へ伝える役割を果たす。一方、ＭＯＳ−ＦＥＴチップ２３０ｐは上アームＩＣチップを通した異常信号（例えば過温度信号等）電圧を低圧側レベルへ変換し、下アームＩＣチップへ伝える役割を果たす。従って、各相毎にＭＯＳ−ＦＥＴ２３０ｎ，２０３ｐが一つずつ配置されている。

上記半導体チップはそれぞれ絶縁配線基板２４上に固着されて、ワイヤ２６によって各半導体チップ間が接続されている。絶縁配線基板２４には外部リード端子部品２８が電気的に接続されている。ドライバＩＣ２は封止部材２９によってモールドされ、ＱＦＰパッケージ化されている。

本実施例のドライバＩＣは、出力がかなり大きい（１５Ａ）ため、出力段バッファとして個別の縦型構造ＭＯＳチップを採用することが功を奏した。一方、電圧に関しては、上下アーム間の電圧が１００Ｖ以下であり、従来のＳｏＣ方式を採用しても十分に作製が可能な電圧レベルである。しかし、レベルシフトＭＯＳの個別化とそれに伴うＳｉＰ方式の採用によって、様々な点で従来よりも優れたものとなっている。

まず、上アームＩＣチップ２１０，下アームＩＣチップ２２０においては、ＤＩやＳＯＩのような高価な絶縁分離基板をあえて用いる必要が無くなり、通常のプロセスルールに従うことで駆動の高速化，低損失化及びチップの小型化が可能になった。

ＭＯＳ−ＦＥＴチップ２３０ｎ，２３０ｐは縦型構造のものであるが、絶縁分離基板に作り込む従来の場合よりも歩留まりが高く、低コストで従来の横型構造のものに比べて面積効率も良くなった。

また、個別チップ化することで、ノイズ耐量の向上を図ることができた。従来のドライバ回路のＩＣ化では、寄生容量で結合された高圧側／低圧側が同一チップ内に存在したため、電圧変化（ｄｖ／ｄｔ）に起因するノイズ電流によってＩＣが誤動作を起こす可能性が大きかった。一方、本実施例のドライバ回路のＩＣ化では、高圧側と低圧側との間の距離のスケールが十分に大きく、これらの間の寄生容量を無視できるほど小さくできる。このため、ノイズ耐量が格段に向上し、従来のドライバ回路のＩＣ化に比べて動作安定性が極めて高いドライバＩＣとすることができた。

さらに、本実施例のドライバＩＣ２は、上下アーム間の電圧が１００Ｖ以下であり、従来のドライバ回路のＩＣと同様の設計で高圧側と低圧側との間の絶縁が十分に確保され、封止樹脂沿面におけるトラッキング破壊，封止樹脂剥離時における配線基板表面での沿面破壊，端子間の空間絶縁破壊など高電圧向けの特別な配慮が不要である。

本発明の第１実施例であるドライバＩＣの実装構成を示す平面図。 図１のＡ−Ａ′断面図。 図１のＢ−Ｂ′断面図。 図１のドライバＩＣの絶縁配線基板の構成を示す断面図。 図１のドライバＩＣの回路構成を示す回路ブロック図。 図１のドライバＩＣをドライバ回路として搭載したインバータ装置の実装構成を示す平面図。 図６のＡ−Ａ′断面図。 本発明の第２実施例であるドライバＩＣの実装構成を部分的に示す平面図。 図８のＡ−Ａ′断面図。 図８のＢ−Ｂ′断面図。 図１０のＣ部分の拡大断面図。 図８のドライバＩＣのレベルシフト回路における寄生容量を示す回路図。 図８のドライバＩＣの回路構成を示す回路ブロック図。 本発明の第３実施例であるドライバＩＣの実装構成を示す平面図。 図１４のＡ−Ａ′断面図。 図１４のＢ−Ｂ′断面図。 図１４のドライバＩＣをドライバ回路として搭載したインバータ装置の実装構成を示す平面図。 図１７のＡ−Ａ′断面図。 本発明の第４実施例であるドライバＩＣの実装構成を示す平面図。 図１９のＡ−Ａ′断面図。 図１９のＢ−Ｂ′断面図。 図１９のドライバＩＣをドライバ回路として搭載したＤＣ−ＤＣコンバータ装置の実装構成を示す平面図。 図２２のＡ−Ａ′断面図。 本発明の第５実施例であるドライバＩＣの実装構成を示す平面図。 図１４のＡ−Ａ′断面図。 本発明の第６実施例であるドライバＩＣの実装構成を示す平面図。 ドライバ回路の高出力化に伴う半導体チップの面積の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。 ドライバ回路の高出力化に伴う開発期間の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。 ドライバ回路の高出力化に伴う耐ノイズ信頼性の変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。 ドライバ回路の高出力化に伴うコストの変化について本発明のＳｉＰＩＣ化と従来のモノリシックＩＣ化或いはＳｏＣＩＣ化とを比較した結果を示す特性図。

符号の説明

２…ドライバＩＣ、３…インバータ装置、２０…レベルシフト回路、２００…高耐圧ＩＣチップ、２１０…電流検知回路、２１２…上アーム駆動回路、２１３，２２３…最終出力段バッファ部、２１３ｐ，２１３ｎ，２２３ｐ，２２３…ＭＯＳ−ＦＥＴチップ、２２２…下アーム駆動回路、２２４…駆動信号処理回路。

Claims (16)

1. 複数の回路素子が集積され、半導体素子を駆動するものであって、
   少なくとも前記半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路が構成され、
   前記駆動電力供給回路素子が組み込まれた半導体チップ及び前記別の半導体チップは、外部接続端子を有する絶縁配線基板上に搭載され、
   前記駆動電力供給回路素子が組み込まれた半導体チップは、前記別の半導体チップよりも、前記外部接続端子に近い側に配置されることとする半導体素子駆動用集積回路。
2. 請求項１において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。
3. 請求項１において、前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。
4. 請求項１において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。
5. 請求項１において、前記複数の回路素子は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成しており、少なくとも前記高圧側回路の前記駆動電力供給回路素子及び前記低圧側回路の前記駆動電力供給回路素子はそれぞれ、前記高圧側回路の他の回路素子及び前記低圧側回路の他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれていることを特徴とする半導体素子駆動用集積回路。
6. 請求項５において、前記半導体チップは、外部接続端子を有する絶縁配線基板上に搭載されて電気的に接続されており、前記駆動電力供給回路素子が組み込まれた半導体チップは、前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集積回路。
7. 請求項６において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。
8. 請求項５において、前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。
9. 請求項６において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。
10. 請求項１において、前記複数の回路素子は、前記半導体素子を少なくとも二つ電気的に直列接続した回路の一方の半導体素子を駆動する高圧側回路と、その他方の半導体素子を駆動する低圧側回路とを構成しており、少なくとも前記高圧側回路の前記駆動電力供給回路素子は、前記高圧側回路を構成する他の回路素子が組み込まれた半導体チップとは別の半導体チップに、少なくとも前記低圧側回路の前記駆動電力供給回路素子は、前記低圧側回路を構成する他の回路素子が組み込まれた半導体チップとは別の半導体チップにそれぞれ組み込まれていることを特徴とする半導体素子駆動用集積回路。
11. 請求項１０において、前記低圧側回路側から出力された信号を所定の電圧に変換して前記高圧側回路側に供給するレベルシフト用回路素子が前記半導体チップとは別の半導体チップに組み込まれていることを特徴とする半導体素子駆動用集積回路。
12. 請求項１１において、前記半導体チップは、外部接続端子を有する絶縁配線基板上に搭載されて電気的に接続されており、前記高圧側回路を構成する他の回路素子が組み込まれた半導体チップと、前記低圧側回路を構成する他の回路素子が組み込まれた半導体チップとは、前記絶縁配線基板上に、前記レベルシフト用回路素子が組み込まれた半導体チップを挟んで対向配置され、前記駆動電力供給回路素子が組み込まれた半導体チップは、前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集積回路。
13. 請求項１２において、前記外部接続端子は球状の半田によって構成されていることを特徴とする半導体素子駆動用集積回路。
14. 請求項１１において、前記駆動電力供給回路素子及び前記レベルシフト用回路素子は縦型構造素子であることを特徴とする半導体素子駆動用集積回路。
15. 請求項１２において、前記レベルシフト用回路素子が組み込まれた半導体チップの主面の縁と、前記レベルシフト用回路素子が組み込まれた半導体チップと前記絶縁配線基板上の配線とを電気的に接続する接続部材との間の最短距離を５０〜３０００μｍの範囲としたことを特徴とする半導体素子駆動用集積回路。
16. 請求項１２において、前記半導体チップ，前記絶縁配線基板及び前記外部接続端子を含む構造体は、前記外部接続端子の一部が外部に露出するように、絶縁部材によってモールドされ、パッケージ化されていることを特徴とする半導体素子駆動用集積回路。

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