JP2009070998A - フェースダウン実装型電子部品、回路基板、及び半導体装置 - Google Patents

Abstract

【課題】接続状態を容易に確認することができるフェースダウン実装型電子部品等を提供すること。
【解決手段】接続端子配置面に複数の接続端子を配置したフェースダウン実装型電子部品であって、前記複数の接続端子は、略矩形の周を複数形成すると共に、自己が形成する周よりも内側の周を形成する接続端子に比して少なくとも周方向のピッチ間隔が広くなるように、前記接続端子配置面に配置されることを特徴とする、フェースダウン実装型電子部品。
【選択図】図４

Description

本発明は、フェースダウン実装方式により回路基板に接続されるフェースダウン実装型電子部品、これが接続される回路基板、及び当該フェースダウン実装型電子部品と回路基板が接続されて構成される半導体装置に関する。

従来、回路基板に電子部品を取り付けて（実装して）半導体装置を形成するための技術であって、回路基板の接続端子面と電子部品の接続端子面が対向するように配置した上で接続端子同士を半田付け等して接続させる、フェースダウン実装技術という技術が用いられている。フェースダウン実装技術は、表面実装技術（Surface Mount Technology；SMT）と称される技術の一種である。

これに対し、電子部品のリード部を、回路基板に設けられたスルーホールを貫通させて回路基板の裏面（電子部品に対向する面を表面とする）に接続する技術が採用されていたが、表面実装技術により、回路基板の強度を維持しつつ接続端子を高密度に配置することが可能となり、電子部品の大規模化、高密度化等による要求に応えるものとなっている。

フェースダウン実装技術における問題の一つに、回路基板において電子部品を実装した部分から他の部分への引出配線の構造が複雑になり、回路基板の配線層を多重化する必要があるという問題がある。

これを解消ないし抑制することを主目的とする半導体装置についての発明が開示されている（例えば、特許文献１参照）。この装置では、接続端子の１種であるバンプ電極を複数備え、これを、中央部に配置された第１のバンプ電極群、その外側に配置された第２のバンプ電極群、更にその外側に配置された第３のバンプ電極群に便宜上分類し、第３の電極群に含まれるバンプ電極の配列間隔距離が第２の電極群に含まれるバンプ電極の配列間隔距離よりも広くなるように、且つ第２の電極群に含まれるバンプ電極の配列間隔距離が第１の電極群に含まれるバンプ電極の配列間隔距離よりも広くなるようにバンプ電極を配置して、内側に配置されたバンプ電極から配線を引き出すのを容易にしている。
特開２００１−１８４８９９号公報

しかしながら、フェースダウン実装技術には、電子部品を回路基板に取り付けた状態では、もはや接続端子同士の接合部分が側面（電子部品が回路基板に取り付けられる取り付け面を正面又は裏面とした場合の側面をいう）の隙間からしか視認できないため、接続端子同士が半田付け等により正常に接続されたか否かを判断する（検査する）のが困難であるという他の問題点も存在する。これは、フェースダウン実装される電子部品の接続端子は通常、格子状に配置されるため、側面から見た場合に接続部同士が重なってしまい、奥側（中心部側）に配置された接続端子の接続部が視認困難であることに基づく。こうした困難性は、特に、絶えず振動や温度変化に晒されることが想定される車載機器を構成する半導体装置において重要な問題であり、接続状態を検査する要求は高いものとなっている。

上記特許文献１に記載の装置は、こうした問題を十分に解決できるものではない。特許文献１に記載の装置では、同一電極群に含まれる電極の配列間隔距離が同一となっており、側面から視認できない電極の接続部が存在し得るからである。

本発明はこのような課題を解決するためのものであり、接続状態を容易に確認することができるフェースダウン実装型電子部品、これが接続される回路基板、及び当該フェースダウン実装型電子部品と回路基板が接続されて構成される半導体装置を提供することを、主たる目的とする。

上記目的を達成するための本発明の第１の態様は、
接続端子配置面に複数の接続端子を配置したフェースダウン実装型電子部品であって、
前記複数の接続端子は、略矩形の周を複数形成すると共に、自己が形成する周よりも内側の周を形成する接続端子に比して少なくとも周方向のピッチ間隔が広くなるように、前記接続端子配置面に配置されることを特徴とする、
フェースダウン実装型電子部品である。ここで、「矩形」は、正方形を含む。

この本発明の一態様によれば、回路基板に接続された後に半導体装置の側面の隙間から接続状態を容易に確認することができる。

本発明の第２の態様は、本発明の第１の態様のフェースダウン実装型電子部品が有する複数の接続端子を接続可能に構成された回路基板である。

本発明の第３の態様は、本発明の第１の態様のフェースダウン実装型電子部品が有する接続端子が、本発明の第２の態様の回路基板に接続されて構成される半導体装置である。

本発明によれば、接続状態を容易に確認することができるフェースダウン実装型電子部品、これが接続される回路基板、及び当該フェースダウン実装型電子部品と回路基板が接続されて構成される半導体装置を提供することができる。

以下、本発明を実施するための最良の形態について、添付図面を参照しながら実施例を挙げて説明する。

以下、本発明の一実施例に係る半導体装置１について説明する。図１は、半導体装置１の構成を模式的に示す図である。半導体装置１は、フェースダウン実装型電子部品１０、及び回路基板２０が接続されて構成される。

フェースダウン実装型電子部品１０は、例えば、半導体ウエハから切り離された機能単位の半導体であり、接続端子が形成されたフリップチップである。また、これに限らずＬＳＩ（Large Scale Integration）やＩＣ（Integrated Circuit）、コンデンサ、リレー、コネクタ等、如何なる電子部品であってもよい。

フェースダウン実装型電子部品１０は、例えば、矩形（正方形を含む）の平面部分１１Ａ、１１Ｂを有する扁平形状をしている。平面部分１１Ａには回路構成がされており、更に部品側接続端子群１２が形成されている。

部品側接続端子群１２は、例えばＢＧＡ（Ball Grid Array）である。すなわち、各接続端子においては、Ｓｎを主成分とするめっきが施された電極パッド上に、ボールアライメント法等によって半球状の半田ボール（バンプ）が形成されている。なお、接続端子群１２は、ＢＧＡに限らず平面電極パッドを並べたＬＧＡ（Land Grid Array）であってもよい。本発明の特徴部分の一つである接続端子群１２の配置態様については、後述する。

回路基板２０は、例えばプリント配線板（ＰＷＢ；Printed Wiring Board）である。すなわち、プリプレグと称されるプラスチック樹脂とガラス布等との複合体である絶縁体に、銅等による導電性の配線パターンが形成されている。なお、これに限らずセラミック基板や金属基板等が用いられてもよい。また、本発明の適用上、片面基板、両面基板、多層基板、ビルドアップ基板の別を問わない。

配線パターンの形成は、絶縁体と銅箔の張り合わせ、エッチングによる配線パターン形成、ソルダーレジスト形成、シルク印刷、はんだ付け性を向上させるための表面処理等を経て行なわれる。

回路基板２０には、部品側接続端子群１２に含まれる各接続端子に対向するように、基板側接続端子群２２が形成されている。基板側接続端子群２２は、ランドないしパッドと称される接続電極の集合である。

フェースダウン実装型電子部品１０を回路基板２０に取り付ける（実装する）工程は、以下の通りである。

まず、（１）薄板に穴を空けたスクリーン板を回路基板２０の部品接続面に置き、クリーム半田を、スキージ（へら）を用いて塗布する。次に、（２）チップマウンターという射出機でフェースダウン実装型電子部品１０を回路基板２０の部品接続面に搭載する。この際に、部品側接続端子群１２と基板側接続端子群２２の各接続端子がクリーム半田を介して対向するようにする。そして、（３）フェースダウン実装型電子部品１０が搭載された回路基板２０をリフロー炉に入れ、加熱して半田を溶融させ、部品側接続端子群１２と基板側接続端子群２２を半田付けする。更に、必要な場合（半田ボール径が小さい、ピッチ幅が狭い、フェースダウン実装型電子部品１０と回路基板２０の線膨張差が大きい等の所定条件を満たす場合）には、（４）液状の樹脂をアンダーフィルとして注入し、パッケージ化する。

係る手法により、フェースダウン実装型電子部品１０と回路基板２０との接続部分長を小さくすることができ、電気特性の向上が図られる。また、リードを用いないため、半導体装置１の高密度化が図られる。

反面、端子群同士の接続状態を確認する作業が困難となるという不都合が生じる。端子群同士の接続状態は、通電により確認するのでは不十分であり、物理的な接合状態を確認できることが好ましい。特に、絶えず振動や温度変化に晒されることが想定される車載機器を構成する半導体装置において、物理的な接合状態を確認する要求は高いものとなっている。

半田付けの状態を確認するには、半田ボールとクリーム半田が溶融して理想的な樽型（図２参照）となっているか否かを拡大等して視認・確認する（或いは撮像して画像解析する）ことが想定されるが、フェースダウン実装型電子部品１０を回路基板２０に取り付けられた半導体装置１を平面部分１１Ｂの側から見ると、もはや接続部分の全体が視認できないこととなる。

これについて、Ｘ線検査装置を使用することが考えられるが、この場合、上記樽型の三次元形状を確認するには透過型のＸ線検査装置ではなくＣＴスキャン型のＸ線検査装置を使用する必要があるため、半導体装置の製造装置が高価となり、更に製造過程が冗長化して生産性が悪化するという不都合を生じる。

また、上記（３）の工程の後に（樹脂封入した後は視認困難となるため）、側面の隙間から接合状態を確認することが考えられるが、フェースダウン実装される電子部品の接続端子は、一般的に格子状に配置されるため、側面から見た場合に接続部同士が重なってしまい、奥側（中心部側）に配置された接続端子の接続部が視認困難となる（図３参照）。

そこで、本実施例のフェースダウン実装型電子部品１０は、こうした問題を解消するために、図４に示す如き特徴的な部品側接続端子群１２の配置態様を有することとした。すなわち、各接続端子が略矩形の周を複数形成しているものと見なした場合に、最内の周を形成する接続端子が最もピッチ間隔（隣接接続端子との間隔をいう）が狭く、その他の周を形成する接続端子については、より内側の周を形成する接続端子のピッチ間隔よりもピッチ間隔が広くなるように配置される。

また、回路基板２０においては、部品側接続端子群１２の各接続端子に対向するように、基板側接続端子群２２の各接続端子同士が配置される。

これにより、接続端子の接続部が半導体装置の側面の隙間から視認容易となる。従って、Ｘ線検査装置を使用することなく端子群同士の物理的な接合状態を確認することができる。

なお、部品側接続端子群１２及び基板側接続端子群２２が形成する周の一辺は一直線に揃っている必要はなく、むしろ、図５に示す如く若干の撓みをもたせることでより視認が容易となる。

また、各接続端子群の行数と列数が一致しない場合も想定されるが、この場合、直線状に並んだ最内の幾つかの接続端子を、最内の周と見なせばよい（図６参照）。

本実施例の半導体装置１、フェースダウン実装型電子部品１０、及び回路基板２０によれば、接続状態を容易に確認することができる。

以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。

例えば、図７に示す如く、フェースダウン実装型電子部品１０の部品側接続端子群１２はランドやスタッドバンプ等であってもよい。この場合、これに対応して基板側接続端子群２２の態様も実施例と異なるものとなる。

また、半田付けによってフェースダウン実装型電子部品１０と回路基板２０を接続するものに限らず、非溶融接合法、導電性接着剤、異方性導電膜ＡＣＦ、共晶接合、圧接・拡散接合、陽極接合、表面活性化常温接合、溶接、ろう付け等による接続が行なわれても構わない。

本発明は、自動車製造業や自動車部品製造業等に利用可能である。

半導体装置１の構成を模式的に示す図である。 半田ボールとクリーム半田が溶融して樽型となった状態を示す図である。 フェースダウン実装される一般的な電子部品の接続端子、及びこれと回路基板が接続される様子を示す図である。 本実施例の特徴的部分である部品側接続端子群１２の配置態様を示す図である。 部品側接続端子群１２及び基板側接続端子群２２が形成する周の一辺に若干の撓みをもたせる様子を示す図である。 各接続端子群の行数と列数が一致しない場合に、直線状に並んだ最内の幾つかの接続端子を最内の周と見なす様子を示す図である。 ランドやスタッドバンプ等として構成される、部品側接続端子群１２の他の例を示す図である。

符号の説明

１ 半導体装置
１０ フェースダウン実装型電子部品
１１Ａ、１１Ｂ 平面部分
１２ 部品側接続端子群
２０ 回路基板
２２ 基板側接続端子群

Claims (3)

1. 接続端子配置面に複数の接続端子を配置したフェースダウン実装型電子部品であって、
   前記複数の接続端子は、略矩形の周を複数形成すると共に、自己が形成する周よりも内側の周を形成する接続端子に比して少なくとも周方向のピッチ間隔が広くなるように、前記接続端子配置面に配置されることを特徴とする、
   フェースダウン実装型電子部品。
2. 請求項１に記載のフェースダウン実装型電子部品が有する複数の接続端子を接続可能に構成された回路基板。
3. 請求項１に記載のフェースダウン実装型電子部品が有する接続端子が、請求項２に記載の回路基板に接続されて構成される半導体装置。

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