JP2009065508A - 高速シリアルインターフェース回路及び電子機器 - Google Patents
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Abstract
【解決手段】高速シリアルインターフェース回路は、第1〜第Nのレシーバ回路10-1〜10-N、接続切り替え回路20、シリアル/パラレル変換回路40、サンプリングクロック生成回路50、マッピング変更回路110を含む。差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、接続切り替え回路20が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、マッピング変更回路110が、シリアル/パラレル変換回路40から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行う。
【選択図】図1
Description
さて、高速シリアルインターフェース回路を有する集積回路装置では、その実装形態が、回路基板や表示パネルに対して表面実装になったり裏面実装になることで、パッドに対するシリアルデータやクロックのマッピングが変更される場合がある。例えば第1のマッピングモードではシリアルデータに割り当てられていたパッドが、第2のマッピングモードではクロックに割り当てられたり、第1のマッピングモードでは第1のデータチャネルのシリアルデータに割り当てられていたパッドが、第2のマッピングモードでは第2のデータチャネルのシリアルデータに割り当てられる場合がある。或いは第1のマッピングモードでは、正極性側のシリアルデータやクロックに割り当てられていたパッドが、第2のマッピングモードでは、負極性側のシリアルデータやクロックに割り当てられる場合がある。
図4、図5に高速シリアルインターフェース回路の第2の構成例を示す。図4、図5では、接続切り替え回路20が、データセレクタSL1〜SLmやクロックセレクタSLCを含む。またデータ遅延回路22-1〜22-mやクロック遅延回路22-cを含む。
図6(A)、図6(B)に第1、第2のマッピングモードの具体例を示す。図6(A)、図6(B)では、第1〜第Nのレシーバ回路10-1〜10-Nとして、第1、第2、第3、第4、第5のレシーバ回路10-1、10-2、10-3、10-4、10-5が設けられる。
次にサンプリングクロック生成回路50の具体例について図7、図8を用いて説明する。なお本実施形態のサンプリングクロック生成回路50の構成は図7に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路50を採用してもよい。
図9に本実施形態の高速シリアルインターフェース回路の具体例である第3の構成例を示し、図10、図11に第1、第2のマッピングモードでの動作説明図を示す。
図12に本実施形態の第4の構成例を示す。図12では図9の構成に対して、HiZ検出回路110-1、110-2や、これらのHiZ検出回路110-1、110-2の出力が接続されるセレクタSL7が更に設けられている。
図17に本実施形態の高速シリアルインターフェース回路510を用いた電子機器の一例を示す。図17は、LCD等の表示パネル580を備えた大型テレビや携帯電話機などの電子機器の構成例である。
10-1〜10-N 第1〜第Nのレシーバ回路、20 接続切り替え回路、
22-1〜22-m データ遅延回路、22-c クロック遅延回路、
30 ロジック回路ブロック、40 シリアル/パラレル変換回路、
42-1〜42-m シリアル/パラレル変換部50 サンプリングクロック生成回路、
52 遅延調整回路、53 位相比較回路、54 チャージ・ポンプ回路、
55 バイアス回路、56 遅延回路、60 ロジック回路、
70 自走クロック生成回路、80 クロック検出回路、
90 出力マスク回路、92 マスク信号生成回路、100 周波数検出回路、
110 HiZ検出回路、112 電圧検出回路、120 マッピング変更回路
Claims (16)
- その各々が、差動信号線を介して差動信号のシリアルデータ又はクロックを受信して受信シリアルデータ又は受信クロックを出力する、第1〜第Nのレシーバ回路と、
受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路と、
生成されたサンプリングクロックに基づいて、受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル/パラレル変換回路と、
前記第1〜第Nのレシーバ回路と前記シリアル/パラレル変換回路、前記サンプリングクロック生成回路との間に設けられる接続切り替え回路と、
前記シリアル/パラレル変換回路の後段側に設けられるマッピング変更回路と、
を含み、
差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、
前記接続切り替え回路が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、
前記マッピング変更回路が、前記シリアル/パラレル変換回路から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行うことを特徴とする高速シリアルインターフェース回路。 - 請求項1において、
前記第1〜第Nのレシーバ回路は、
第1のマッピングモードではシリアルデータを受信し、第2のマッピングモードではクロックを受信する第iのレシーバ回路と、
前記第1のマッピングモードではクロックを受信し、前記第2のマッピングモードではシリアルデータを受信する第jのレシーバ回路を含み、
前記接続切り替え回路は、
前記第1のマッピングモードから前記第2のマッピングモードに切り替わった場合に、前記第iのレシーバ回路の出力ポートの接続先を、前記シリアル/パラレル変換回路のデータ入力ポートから前記サンプリングクロック生成回路のクロック入力ポートに切り替えると共に、前記第jのレシーバ回路の出力ポートの接続先を、前記サンプリングクロック生成回路のクロック入力ポートから前記シリアル/パラレル変換回路のデータ入力ポートに切り替え、
前記マッピング変更回路は、
前記第1のマッピングモードから前記第2のマッピングモードに切り替わった場合に、前記シリアル/パラレル変換回路が有する第1〜第mのシリアル/パラレル変換部から出力されるパラレルデータに対するデータチャネルのマッピングを変更することを特徴とする高速シリアルインターフェース回路。 - 請求項2において、
前記接続切り替え回路は、
前記第1〜第Nのレシーバ回路のうちシリアルデータを受信したレシーバ回路からの出力信号の非反転信号又は反転信号のいずれかを、前記第1、第2のマッピングモードの切り替えに応じて選択して、前記シリアル/パラレル変換回路のデータ入力ポートに対して出力するデータセレクタと、
前記第1〜第Nのレシーバ回路のうちクロックを受信したレシーバ回路からの出力信号の非反転信号又は反転信号のいずれかを、前記第1、第2のマッピングモードの切り替えに応じて選択して、前記サンプリングクロック生成回路のクロック入力ポートに対して出力するクロックセレクタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項3において、
前記接続切り替え回路は、
前記データセレクタと前記シリアル/パラレル変換回路の間に設けられ、受信シリアルデータの遅延時間を調整するためのデータ遅延回路と、
前記クロックセレクタと前記サンプリングクロック生成回路の間に設けられ、受信クロックの遅延時間を調整するためのクロック遅延回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至4のいずれかにおいて、
前記第1〜第Nのレシーバ回路として、第1、第2、第3、第4、第5のレシーバ回路が設けられ、
前記第1のマッピングモードでは、前記第1、第2、第3、第5のレシーバ回路が、各々、第1、第2、第3、第4のデータチャネルのシリアルデータを受信し、前記第4のレシーバ回路がクロックを受信し、
前記第2のマッピングモードでは、前記第1、第3、第4、第5のレシーバ回路が、各々、第4、第3、第2、第1のデータチャネルのシリアルデータを受信し、前記第2のレシーバ回路がクロックを受信することを特徴とする高速シリアルインターフェース回路。 - 請求項5において、
前記接続切り替え回路は、
前記第1のマッピングモードでは、前記第1、第2、第3、第5のレシーバ回路の出力ポートを、前記シリアル/パラレル変換回路が有する第1、第2、第3、第4のシリアル/パラレル変換部の第1、第2、第3、第4のデータ入力ポートに接続すると共に、前記第4のレシーバ回路の出力ポートを、前記サンプリングクロック生成回路のクロック入力ポートに接続し、
前記第2のマッピングモードでは、前記第2のレシーバ回路の出力ポートを、前記サンプリングクロック生成回路のクロック入力ポートに接続し、
前記マッピング変更回路は、
前記第1のマッピングモードでは、前記第1、第2、第3、第4のシリアル/パラレル変換部から出力されるパラレルデータを、第1、第2、第3、第4のデータチャネルのパラレルデータとして出力し、
前記第2のマッピングモードでは、前記第1のシリアル/パラレル変換部から出力されるパラレルデータを第4のデータチャネルにマッピングし、前記第4のシリアル/パラレル変換部から出力されるパラレルデータを第1のデータチャネルにマッピングすることを特徴とする高速シリアルインターフェース回路。 - 請求項6において、
前記接続切り替え回路は、
前記第2のマッピングモードでは、前記第1、第3、第4、第5のレシーバ回路の出力ポートを、各々、前記第1、第2、第3、第4のシリアル/パラレル変換部の前記第1、第2、第3、第4のデータ入力ポートに接続し、
前記マッピング変更回路は、
前記第2のマッピングモードでは、前記第2のシリアル/パラレル変換部から出力されるパラレルデータを第3のデータチャネルにマッピングし、前記第3のシリアル/パラレル変換部から出力されるパラレルデータを第2のデータチャネルにマッピングすることを特徴とする高速シリアルインターフェース回路。 - 請求項5乃至7のいずれかにおいて、
前記接続切り替え回路は、
前記第1のマッピングモードでは、シリアルデータを受信した前記第1のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第2のマッピングモードでは、前記第1のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第1のデータセレクタと、
前記第1のマッピングモードでは、シリアルデータを受信した前記第2のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第2のマッピングモードでは、シリアルデータを受信した前記第3のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第2のデータセレクタと、
前記第1のマッピングモードでは、前記第3のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第2のマッピングモードでは、シリアルデータを受信した前記第4のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第3のデータセレクタと、
前記第1のマッピングモードでは、シリアルデータを受信した前記第5のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第2のマッピングモードでは、前記第5のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第4のデータセレクタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項8において、
前記接続切り替え回路は、
前記第1のデータセレクタと前記第1のシリアル/パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第1のデータ遅延回路と、
前記第2のデータセレクタと前記第2のシリアル/パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第2のデータ遅延回路と、
前記第3のデータセレクタと前記第3のシリアル/パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第3のデータ遅延回路と、
前記第4のデータセレクタと前記第4のシリアル/パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第4のデータ遅延回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項5乃至9のいずれかにおいて、
前記接続切り替え回路は、
前記第1のマッピングモードでは、クロックを受信した前記第4のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第2のマッピングモードでは、クロックを受信した前記第2のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力するクロックセレクタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記接続切り替え回路は、
前記クロックセレクタと前記サンプリングクロック生成回路の間に設けられ、受信クロックの遅延時間を調整するためのクロック遅延回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項5乃至11のいずれかにおいて、
前記第4のレシーバ回路に接続される差動信号線を構成する第1、第2の信号線のハイインピーダンス状態を、前記第1のマッピングモードにおいて検出する第1のハイインピーダンス状態検出回路と、
前記第2のレシーバ回路に接続される差動信号線を構成する第1、第2の信号線のハイインピーダンス状態を、前記第2のマッピングモードにおいて検出する第2のハイインピーダンス状態検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項12において、
前記第1のハイインピーダンス状態検出回路は、前記第4のレシーバ回路に隣接して配置され、
前記第2のハイインピーダンス状態検出回路は、前記第2のレシーバ回路に隣接して配置されることを特徴とする高速シリアルインターフェース回路。 - 請求項12又は13において、
前記第1、第2のハイインピーダンス状態検出回路の各々は、
前記第1の信号線に接続される第1のプルアップ抵抗と、
前記第2の信号線に接続される第2のプルアップ抵抗と、
レシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2の信号線の電圧が、前記最大電圧VHよりも高くなったか否かを検出する電圧検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項12乃至14のいずれかにおいて、
前記第1又は第2のハイインピーダンス状態検出回路によりハイインピーダンス状態が検出された場合に、前記シリアル/パラレル変換回路及び前記マッピング変更回路を含むロジック回路ブロックの出力信号を、後段の回路に伝達されないようにマスクする出力マスク回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至15のいずれかに記載の高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。
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