JP2009065508A5

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Publication number: JP2009065508A5
Application number: JP2007232502A
Authority: JP
Filing date: 2007-09-07
Publication date: 2010-10-21
Anticipated expiration: 2027-09-07

Claims

その各々が、差動信号線を介して差動信号のシリアルデータ又はクロックを受信して受信シリアルデータ又は受信クロックを出力する、第１〜第Ｎのレシーバ回路と、
受信クロックに基づいてサンプリングクロックを生成するサンプリングクロック生成回路と、
生成されたサンプリングクロックに基づいて、受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル／パラレル変換回路と、
前記第１〜第Ｎのレシーバ回路と前記シリアル／パラレル変換回路、前記サンプリングクロック生成回路との間に設けられる接続切り替え回路と、
前記シリアル／パラレル変換回路の後段側に設けられるマッピング変更回路と、
を含み、
差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、
前記接続切り替え回路が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、
前記マッピング変更回路が、前記シリアル／パラレル変換回路から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行うことを特徴とするシリアルインターフェース回路。
請求項１において、
前記第１〜第Ｎのレシーバ回路は、
第１のマッピングモードではシリアルデータを受信し、第２のマッピングモードではクロックを受信する第ｉのレシーバ回路と、
前記第１のマッピングモードではクロックを受信し、前記第２のマッピングモードではシリアルデータを受信する第ｊのレシーバ回路を含み、
前記接続切り替え回路は、
前記第１のマッピングモードから前記第２のマッピングモードに切り替わった場合に、前記第ｉのレシーバ回路の出力ポートの接続先を、前記シリアル／パラレル変換回路のデータ入力ポートから前記サンプリングクロック生成回路のクロック入力ポートに切り替えると共に、前記第ｊのレシーバ回路の出力ポートの接続先を、前記サンプリングクロック生成回路のクロック入力ポートから前記シリアル／パラレル変換回路のデータ入力ポートに切り替え、
前記マッピング変更回路は、
前記第１のマッピングモードから前記第２のマッピングモードに切り替わった場合に、前記シリアル／パラレル変換回路が有する第１〜第ｍのシリアル／パラレル変換部から出力されるパラレルデータに対するデータチャネルのマッピングを変更することを特徴とするシリアルインターフェース回路。
請求項２において、
前記接続切り替え回路は、
前記第１〜第Ｎのレシーバ回路のうちシリアルデータを受信したレシーバ回路からの出力信号の非反転信号又は反転信号のいずれかを、前記第１、第２のマッピングモードの切り替えに応じて選択して、前記シリアル／パラレル変換回路のデータ入力ポートに対して出力するデータセレクタと、
前記第１〜第Ｎのレシーバ回路のうちクロックを受信したレシーバ回路からの出力信号の非反転信号又は反転信号のいずれかを、前記第１、第２のマッピングモードの切り替えに応じて選択して、前記サンプリングクロック生成回路のクロック入力ポートに対して出力するクロックセレクタを含むことを特徴とするシリアルインターフェース回路。
請求項３において、
前記接続切り替え回路は、
前記データセレクタと前記シリアル／パラレル変換回路の間に設けられ、受信シリアルデータの遅延時間を調整するためのデータ遅延回路と、
前記クロックセレクタと前記サンプリングクロック生成回路の間に設けられ、受信クロックの遅延時間を調整するためのクロック遅延回路を含むことを特徴とするシリアルインターフェース回路。
請求項１乃至４のいずれかにおいて、
前記第１〜第Ｎのレシーバ回路として、第１、第２、第３、第４、第５のレシーバ回路が設けられ、
前記第１のマッピングモードでは、前記第１、第２、第３、第５のレシーバ回路が、各々、第１、第２、第３、第４のデータチャネルのシリアルデータを受信し、前記第４のレシーバ回路がクロックを受信し、
前記第２のマッピングモードでは、前記第１、第３、第４、第５のレシーバ回路が、各々、第４、第３、第２、第１のデータチャネルのシリアルデータを受信し、前記第２のレシーバ回路がクロックを受信することを特徴とするシリアルインターフェース回路。
請求項５において、
前記接続切り替え回路は、
前記第１のマッピングモードでは、前記第１、第２、第３、第５のレシーバ回路の出力ポートを、前記シリアル／パラレル変換回路が有する第１、第２、第３、第４のシリアル／パラレル変換部の第１、第２、第３、第４のデータ入力ポートに接続すると共に、前記第４のレシーバ回路の出力ポートを、前記サンプリングクロック生成回路のクロック入力ポートに接続し、
前記第２のマッピングモードでは、前記第２のレシーバ回路の出力ポートを、前記サンプリングクロック生成回路のクロック入力ポートに接続し、
前記マッピング変更回路は、
前記第１のマッピングモードでは、前記第１、第２、第３、第４のシリアル／パラレル変換部から出力されるパラレルデータを、第１、第２、第３、第４のデータチャネルのパラレルデータとして出力し、
前記第２のマッピングモードでは、前記第１のシリアル／パラレル変換部から出力されるパラレルデータを第４のデータチャネルにマッピングし、前記第４のシリアル／パラレル変換部から出力されるパラレルデータを第１のデータチャネルにマッピングすることを特徴とするシリアルインターフェース回路。
請求項６において、
前記接続切り替え回路は、
前記第２のマッピングモードでは、前記第１、第３、第４、第５のレシーバ回路の出力ポートを、各々、前記第１、第２、第３、第４のシリアル／パラレル変換部の前記第１、第２、第３、第４のデータ入力ポートに接続し、
前記マッピング変更回路は、
前記第２のマッピングモードでは、前記第２のシリアル／パラレル変換部から出力されるパラレルデータを第３のデータチャネルにマッピングし、前記第３のシリアル／パラレル変換部から出力されるパラレルデータを第２のデータチャネルにマッピングすることを特徴とするシリアルインターフェース回路。
請求項５乃至７のいずれかにおいて、
前記接続切り替え回路は、
前記第１のマッピングモードでは、シリアルデータを受信した前記第１のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第２のマッピングモードでは、前記第１のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第１のデータセレクタと、
前記第１のマッピングモードでは、シリアルデータを受信した前記第２のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第２のマッピングモードでは、シリアルデータを受信した前記第３のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第２のデータセレクタと、
前記第１のマッピングモードでは、前記第３のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第２のマッピングモードでは、シリアルデータを受信した前記第４のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第３のデータセレクタと、
前記第１のマッピングモードでは、シリアルデータを受信した前記第５のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第２のマッピングモードでは、前記第５のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力する第４のデータセレクタを含むことを特徴とするシリアルインターフェース回路。
請求項８において、
前記接続切り替え回路は、
前記第１のデータセレクタと前記第１のシリアル／パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第１のデータ遅延回路と、
前記第２のデータセレクタと前記第２のシリアル／パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第２のデータ遅延回路と、
前記第３のデータセレクタと前記第３のシリアル／パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第３のデータ遅延回路と、
前記第４のデータセレクタと前記第４のシリアル／パラレル変換部の間に設けられ、受信シリアルデータの遅延時間を調整するための第４のデータ遅延回路を含むことを特徴とするシリアルインターフェース回路。
請求項５乃至９のいずれかにおいて、
前記接続切り替え回路は、
前記第１のマッピングモードでは、クロックを受信した前記第４のレシーバ回路からの出力信号の非反転信号を選択して後段の回路に出力し、前記第２のマッピングモードでは、クロックを受信した前記第２のレシーバ回路からの出力信号の反転信号を選択して後段の回路に出力するクロックセレクタを含むことを特徴とするシリアルインターフェース回路。
請求項１０において、
前記接続切り替え回路は、
前記クロックセレクタと前記サンプリングクロック生成回路の間に設けられ、受信クロックの遅延時間を調整するためのクロック遅延回路を含むことを特徴とするシリアルインターフェース回路。
請求項５乃至１１のいずれかにおいて、
前記第４のレシーバ回路に接続される差動信号線を構成する第１、第２の信号線のハイインピーダンス状態を、前記第１のマッピングモードにおいて検出する第１のハイインピーダンス状態検出回路と、
前記第２のレシーバ回路に接続される差動信号線を構成する第１、第２の信号線のハイインピーダンス状態を、前記第２のマッピングモードにおいて検出する第２のハイインピーダンス状態検出回路を含むことを特徴とするシリアルインターフェース回路。
請求項１２において、
前記第１のハイインピーダンス状態検出回路は、前記第４のレシーバ回路に隣接して配置され、
前記第２のハイインピーダンス状態検出回路は、前記第２のレシーバ回路に隣接して配置されることを特徴とするシリアルインターフェース回路。
請求項１２又は１３において、
前記第１、第２のハイインピーダンス状態検出回路の各々は、
前記第１の信号線に接続される第１のプルアップ抵抗と、
前記第２の信号線に接続される第２のプルアップ抵抗と、
レシーバ回路のコモンモードの入力電圧範囲の最小電圧をＶＬとし、最大電圧をＶＨとした場合に、前記第１、第２の信号線の電圧が、前記最大電圧ＶＨよりも高くなったか否かを検出する電圧検出回路を含むことを特徴とするシリアルインターフェース回路。
請求項１２乃至１４のいずれかにおいて、
前記第１又は第２のハイインピーダンス状態検出回路によりハイインピーダンス状態が検出された場合に、前記シリアル／パラレル変換回路及び前記マッピング変更回路を含むロジック回路ブロックの出力信号を、後段の回路に伝達されないようにマスクする出力マスク回路を含むことを特徴とするシリアルインターフェース回路。
請求項１乃至１５のいずれかに記載のシリアルインターフェース回路と、
前記シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。