JP2008546124A - パーコレーション・アルゴリズムを使用した相変化メモリセルの多重レベルプログラミング方法 - Google Patents

パーコレーション・アルゴリズムを使用した相変化メモリセルの多重レベルプログラミング方法 Download PDF

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Abstract

相変化メモリセル（２）をプログラムするための方法および装置を開示する。相変化メモリセル（２）は相変化物質よりなるメモリ素子を含み、この相変化物質が結晶質であり最小の抵抗値レベルを有する第１状態（「１１」）、非晶質であり最大の抵抗値レベルを有する第２状態（「００」）、および、抵抗値レベルがそれらの間となる複数の中間状態を有する。上記の方法は、相変化メモリセル（２）をセット、リセット、または、中間状態の１つにプログラムするために、プログラミングパルスを使用するステップを含む。中間状態にプログラムするために、プログラミングパルスは、非晶質の相変化物質内を通る平均直径（Ｄ）を有する結晶質のパーコレーション通路をつくり、そして、第２のプログラミングパルスが、結晶質のパーコレーション通路の直径（Ｄ）を変更して、相変化メモリセルを適切な電流レベルにプログラムをする。

Description

本発明は、相変化メモリセルのマルチレベルプログラミング方法とマルチレベル相変化メモリデバイスに関する。
既に知られているように、相変化メモリは、物質の２つの異なる結晶構造に関係して、異なった電気的特性を有する２つの相間で特性の切り替えが起きる種類の材料を使用する。２つの相とは、非晶質の無秩序な相と、結晶質ないし多結晶質の規則的な相である。このため、２つの相は、かなり異なる値の抵抗率に関連する。
今日、周期表の第６族元素の合金、例えば、ＴｅまたはＳｅが、カルコゲニドまたはカルコゲン物質と称され、相変化メモリセルに有効に使用することができる。現在、最も有力なカルコゲニドは、Ｇｅ，ＳｂおよびＴｅの合金（Ｇｅ２ＳｂＴｅ５）から形成されるものであり、現在、情報をオーバライト可能なディスクに格納するために広く使用されているとともに、大容量記憶用途への提案がなされてきた。
カルコゲニドにおいて、この材料が（より抵抗が高い）非晶質相から（より導電性が高い）結晶質相へ、あるいはその逆方向に遷移するとき、抵抗率は２桁以上の大きさで変化する。
相変化は、局所的に温度を高めることによって起こすことができる。１５０°Ｃ以下で、両相は安定している。非晶質状態から出発して、温度を２００°Ｃ以上に高めると、急速な微結晶の核形成が起こり、仮に、その物質が十分に長い時間この結晶化温度に維持されると、相変化を起こして結晶質になる。カルコゲニドを非晶質状態に戻すためには、融解温度（約６００°Ｃ）以上に温度を高め、その後、このカルコゲニドを急速に冷却することが必要である。
カルコゲン物質の特性を利用したメモリデバイス（相変化メモリデバイスとも称される）が、すでに提唱されている。
相変化メモリデバイスの用途に適したカルコゲニドの組成、および、可能な相変化素子の構造が、多くの文献に開示されている（例えば、特許文献１参照）。
相変化メモリデバイスのメモリ素子は、カルコゲン物質およびヒータとも呼ばれる抵抗性の電極を含む（例えば、特許文献２参照）。
実際には、電気的な観点からすると、結晶化温度および融解温度は、カルコゲン物質と接触するか、または、近接する抵抗性の電極に電流を流すことによって、ジュール効果によりカルコゲン物質を加熱することによって得られる。
特に、カルコゲン物質が非晶質の高い抵抗状態（または、リセット状態とも称される）にあるときに、適切な長さおよび振幅の電圧/電流パルスを印加して、カルコゲン物質をゆっくり冷却させることが必要である。この条件において、カルコゲン物質は、その状態を変化し、高抵抗率から低抵抗率状態（セット状態とも称される）へと切り替わる。
その逆も同様であり、カルコゲン物質がセット状態にあるときに、カルコゲン物質を非晶質相へ切換えるためには、適切な長さと高振幅の電圧／電流パルスを印加することが必要である。
すでに述べたように、相変化物質の抵抗率は、完全にセットされた（結晶質）状態と完全にリセットされた（非晶質）状態との間の切換え時に、数桁の大きさで変化し得る。典型的な範囲は、例えば、セット状態の１ｍΩ・ｃｍからリセット状態の１０００ｍΩ・ｃｍである。しかしながら、非晶質のカルコゲン物質の抵抗率は不安定であって、相転移後はサブリニア（Sub-linear）法則により連続的に増大する。こうして、非常に急速な抵抗率の変動が、特に、大きな領域のカルコゲン物質が非晶質状態になったときに起こり得る。
抵抗率が変動しても、従来の２レベル相変化メモリセルにおいては、通常重大な問題を生じない。それは、セット状態とリセット状態の間のギャップも同様に増大するからである。代わりに、マルチレベルプログラミングは現在のところ抵抗率の変動と両立しない。実際、従来のプログラム方法によれば、プログラムサイクルが開始されるたびに、最初に相変化メモリセルは完全な結晶状態にされ、その後、単一の電圧または電流のパルスを所望の中間の抵抗率レベルに達するまで加え続けることによって部分的に非晶質化される。しかしながら、この方法では、大きい非晶質領域が依然として生成され、抵抗率の変動の影響を受ける。中間プログラミングレベル間のギャップは、一定に保つことができず、抵抗率の変動のために狭くなる。このため、マルチレベルセルに関連した検出アンプは、各相転移後の比較的短時間内に、隣接するレベルを区別することができなくなる。さらに、毎回生成される大きな非晶質領域の構成は抵抗率のレベルに大きな影響を及ぼすが、これは予測不可能である。したがって、同一の相変化メモリセル上で同一のプログラミング・サイクルを繰り返しても、異なる抵抗率レベルとなることがある。
米国特許第５８２５０４６号明細書 欧州特許出願公開第１３２６２５４号明細書（米国特許出願公開第２００３／０１８５０４７号明細書に対応）
本発明の目的は、上記のような欠点のない、相変化メモリセルをマルチレベルプログラムするための方法および多重相変化メモリデバイスを提供することである。
本発明によれば、請求項１および９においてそれぞれ特定される、相変化メモリセルをプログラムする方法および相変化メモリデバイスを提供する。
本発明を理解するために、以下に、好ましい実施例を、純粋に非限定的実施例として、添付の図面を参照して記載する。
図１は、相変化メモリ（以下「ＰＣＭ」とする）デバイス１を示す。複数のＰＣＭセル２を、行および列に配置して、配列３を形成する。行デコーダ４および列デコーダ５は読み取り／書込みユニット７と結合し、そしてこの装置７は、プログラム回路７ａと照合回路７ｂとを含む。ワード線８およびビット線９は、それぞれ、行および列と平行になっており、公知の方法で、行デコーダ４および列デコーダ５を通じて読出し／書込みユニット７と選択的に接続可能である。
ＰＣＭセル２は、ワード線８およびビット線９の交点に接続されており、相変化型のメモリ素子１０および選択素子１１を含む。メモリ素子１０は、そのそれぞれの対応するビット線９に接続された第１端子、および、選択素子１１の第１端子に接続された第２端子を有する。選択素子１１は、接地された第２端子およびワード線８に接続された制御端子を有する。なお、別の構成として、各々のＰＣＭセル２のメモリ素子１０および選択素子１１は、位置を入れ替えることができる。さらに、選択素子１１は、２つの端子のみを有するものであても良い（例えばダイオード）。
プログラム回路７ａは、下記のプログラム方法に従って、初期化パルスＰＩおよびプログラミングパルスＰＲ，ＰＰ０，ＰＰＫ（電流または電圧のパルス）を選択されたＰＣＭセル２に供給するように構成される。照合回路７ｂは、（例えば、各プログラミング・パルスの後に、）格納された情報を読み出すために、選択されたＰＣＭセル２に接続される。
ＰＣＭセル２の横断面を図２に示す。ここに記載する実施形態では、選択素子１１はＭＯＳトランジスタであるが、しかし、他の選択素子（例えばバイポーラトランジスタ）を使用することもできる。ＭＯＳトランジスタ１１はドレイン領域１２ａ、ソース領域１２ｂ、ゲート領域１２ｃ、および、ドレイン及びソース接点１４ａ及び１４ｂを含む。ドレイン１２ａおよびソース１２ｂは、Ｎ＋打ち込みにより形成される。ゲート１２ｃは、ポリシリコンで形成され、（Ｐ型の）半導体基板１８上を延在するとともに、その半導体基板１８から絶縁される。ゲート１２ｃは、ワード線８に接続され、駆動時に、ドレイン１２ａおよびソース１２ｂの間に導電チャネルを生成することによって、トランジスタをターンオンする。ＭＯＳトランジスタは、飽和状態にすることができ、電圧制御された電流源セレクタとして使用することができる。
カップ状の発熱素子１６を、ドレイン接点１４ａ上に形成する。また、図３にも示すように、発熱素子の上部は、サブリソグラフィ厚さを有する円形または楕円形の壁により画定される。ここで、「サブリソグラフィ」の用語は、現在の光学（ＵＶ）リソグラフィ技術で到達可能な最小寸法より小さい線寸法であって、１００ｎｍよりも小さく、好ましくは、５０〜６０ｎｍから約５〜２０ｎｍまでの寸法を意味する。カルコゲン物質（例えばＧＳＴ）のストリップ（細条）１７は、ビット線９と平行であり、ミニトレンチ層１９（例えば窒素化合物）によって発熱素子１６から分離される。加えて、キャップ層２１およびバリア層２２がストリップ１７とビット線９との間に、これらと平行に位置する。細長いミニトレンチ２０（図３を参照）が、発熱素子１６の上側で発熱素子１６を横切ってビット線９と平行な方向に、ミニトレンチ層１９を貫通して形成される。図４に示すように、ストリップ１７の細部１７ａがミニトレンチ２０を装填して、発熱素子１６と接触する。ミニトレンチ２０は、下方へ向かって、ワード線８と平行な方向にサブリソグラフィ幅を有し、その結果、ストリップ１７の細部１７ａと発熱素子１６との間の接触領域もサブリソグラフィ面積（広がり）を有する。ＰＣＭセル２のメモリ素子１０は、接触領域におけるストリップ１７の細部１７ａ内に形成される。接触領域のサブリソグラフィ面積によって、ストリップ１７および発熱素子１６を流れる電流が比較的小さくても、ジュール効果によってメモリ素子１０に対応する量の相転移を生じさせるのに充分な熱を発生させることができる。
特に、少量の電流によってミニトレンチ２０内に平均直径Ｄを有するパーコレーション通路（percolation path）２５を生成することができる。パーコレーション通路２５は、非晶質状態にある相変化物質２７を貫通する結晶質の通路である。このように、パーコレーション通路２５は、細部１７ａ内を、発熱素子１６からストリップ１７へ連続的に通過する。一旦パーコレーション通路２５が形成されると、更に以下に記述するように、通路の直径を拡大させるために、より大きな振幅を有するパルスを用いることができる。ＰＣＭセル２に格納される情報は、メモリ素子１０を形成するカルコゲン物質の所定の抵抗値レベル（プログラム状態）と関連する。このように、パーコレーション通路２５の直径を変えることにより、対応して抵抗値レベルを変えることができる。個々の抵抗値レベルおよびレンジは、用途によって変わる。例えば、デバイスの等方性のスケーリングは、メモリ素子１０の寸法を低減し、それに対応して、それらの抵抗値レベルが増加する。
それらのプログラム特性のばらつきを最小化するために、全てのＰＣＭセル２を、製造の後一度初期化することができる。この目的のために、プログラム回路７ａは、メモリ素子１０のカルコゲン物質を最初に完全にリセット状態にし、その後、完全にセット状態にするような振幅と持続時間を有する単一の初期化パルスＰＩを、ＰＣＭセル２に供給する。カルコゲン物質はこのように均一にされ、可能な不規則性が取り除かれる。初期化パルスＰＩは、カルコゲン材料をゆっくりと冷却する傾斜電流または電圧パルスとすることができる。あるいは、階段状に減少する傾斜パルスであっても良い。
図５は、４状態を有するＰＣＭセル（従来技術で周知のように、さらに電流レンジを分割することによって、追加の状態を加えることができる）の電流に対する確率密度を描いたグラフを示す。中間レベル「０１」および「１０」に、より多くのマージンを許容するように、「００」（非晶質）および「１１」（結晶質）を含むプログラムレンジ全体を使用することが望ましい。この場合、「００」は、リセットビットに関連する非晶質状態である。リセットは、典型的には、約６００°Ｃの融解点にカルコゲニド材料を駆動する単一の方形パルス（例えば５０ナノ秒）とその後の急速な冷却によって得られる。レベル「１１」は、ビットを全結晶状態にセットすることに関連する。セットは、典型的には、カルコゲニド物質を結晶化温度（例えば４００°Ｃ）まで過熱し、この加熱を長距離秩序が再構築されるまで維持する単一の方形パルスにより得られる。あるいは、セットは、融解点にカルコゲニド物質を過熱して、それから結晶が再構成するのに十分ゆっくり冷やすことによって得ることもできる。
２つの中間状態「０１」、「１０」を得るには一般に更なるプログラミングパルスを印加し、パーコレーション通路を生成することを必要とする。中間状態のプログラミングは、図６を参照して十分に説明されている。図６によれば、ＰＣＭを非晶質状態「００」にするために、処理ブロック７０でリセットパルスＰＲを印加する。その後、プログラム回路７ａはスタートプログラミングパルスＰＰ０および１つ以上の調整プログラミングパルスＰＰＫを供給するように構成される。処理ブロック７２において、スタートプログラミングパルスＰＰ０が、所望のプログラミングに従い、電流レベルを、５０（図５参照）に示される「０１」レンジの始点か、または、５２（図５参照）に示される「１０」レンジの始点のいずれかにして、推定直径Ｄのパーコレーション通路を生成する。この第１のパーコレーションパルスは、典型的結晶化電流の５分の１の低さの固定電流により、印加される。しかしながら、電流レベル５０、５２は、所望の電流レベルではない。むしろ、それらはＰＣＭを目標電流レベルにするための開始点を示し、それらは５４、５６で示されるカーブの下に位置する。処理ブロック７４において、照合回路７ｂがＰＣＭセルの電流を読み取り、その電流が図５の５４、５６で示される所望のレンジ内にあるかを調べる。これを実行するために、照合回路７ｂは、所定の電圧を印加し、選択したＰＣＭセル２を流れる電流を比較する。
決定ブロック７６において、読み取り電流が所望のレンジ（すなわち「０１」については５４、また、「１０」については５６で示されたレンジ）内にあるかどうか判定がなされる。処理ブロック７８において、読み取り電流が所望のレベル以下の場合、プログラム回路７ａは、その前に印加されたパルスよりも大きな振幅で同じパルス幅を有するパルスを印加する。大きな振幅のパルスを印加すると、パーコレーション通路の直径が増大する。矢印７９で示すように、読み取り電流が所望の誤差の範囲内であると照合回路７ｂが判定するまで、振幅を大きくしかつパルス幅を固定としたパルスにより、プロセスブロック７４、７６および７８を繰り返す。電流が所望の範囲内にあると判断された場合は、決定ブロック７６は肯定応答し、プログラミングは処理ブロック８０で完了する。また、上記に代えて、振幅を固定しパルス幅を増加させたパルスを使用することもできる。
図７は、プログラミング電流および読み取り電流の間の比例関係を示すグラフである。この図のように、プログラミング電流の振幅を増やすと、パーコレーション通路の直径または幅が大きくなり、それに対応して読み取り電流も増大する。
図８は、本発明の効果の１つを示す。具体的には、パーコレーション通路は、抵抗値変動の低減をもたらす。パーコレーション通路はカルコゲン物質を通る並列の電流通路であって、効果的に任意の直列電流成分を隠す。図でパーコレーション通路の変動成分のプロット線を三角形プロット点で示し、ひし形点で示す直列通路の方がより高い抵抗値変動を有する。
図９は、本発明の一実施形態によるシステム５００の一部を記述する。システム５００は、無線デバイス（例えば、携帯情報端末（ＰＤＡ）、ウェブタブレット、無線電話、ポケットベル、インスタントメッセージ装置、デジタル音楽プレーヤ、ディジタルカメラまたはワイヤレスで情報を送信および／または受信するのに適する他の装置）において用いることができる。システム５００は、以下のシステムのいずれかにおいて用いることができる。すなわち、無線ＬＡＮ（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、または、携帯電話ネットワークである。ただし、本発明の範囲はこの点に制限されない。
システム５００は、制御装置５１０、入出力（Ｉ／Ｏ）装置５２０（例えばキーパッド、ディスプレイ）、相変化メモリデバイス１、無線インタフェース５４０およびスタティックＲＡＭ（ＳＲＡＭ）５６０を含むことができ、そして、バス５５０を介して互いに結合される。バッテリ５８０は、１つの実施例において、システム５００に給電することができる。本発明の範囲は、これらの構成要素のいくつか、または、全てを有する実施形態に限られない点に留意されたい。
制御装置５１０は、例えば、１つ以上のマイクロプロセッサ、デジタル信号処理装置、マイクロ・コントローラ等を備えることもできる。相変化メモリデバイス１は、システム５００に送信され、または、システム５００によって送信されるメッセージを格納するために用いることができる。相変化メモリデバイス１は、システム５００の動作中に制御装置５１０により実行される命令を格納するために、任意選択的に使用することもでき、また、利用者データを格納するために使用しても良い。命令はデジタル情報として格納することができ、そして、利用者データは、ここに開示するように、メモリの１セクションにデジタルデータとして格納し、もう１つのセクションにアナログデータとして格納することができる。別の例として、所定のセクションに一時期ラベルを付けて、デジタル情報を格納し、その後、ラベルを付け替えてアナログ情報を格納するように再構成することができる。
入出力デバイス５２０は、メッセージを生成するために用いてもよい。システム５００は、無線周波数（ＲＦ）信号による無線通信ネットワークへメッセージを送信し、また、無線通信ネットワークからメッセージを受信するために、無線インタフェース５４０を使用することができる。無線インタフェース５４０の実施例としては、アンテナまたは無線トランシーバ（例えばダイポールアンテナ）を含みうるが、本発明の範囲はこの点で制限されるものではない。また、入出力装置５２０は、デジタル出力として（デジタル情報が格納される場合）、または、アナログ情報として（アナログ情報が格納される場合）格納されている情報を反映する電圧を供給することができる。
無線アプリケーションにおける実施例を上に提供したが、本発明の実施形態は無線ではないアプリケーションにも使用することができる。
最後に、ここに記載しまたは図示したプログラム方法および相変化メモリデバイスに対して、多数の変更および修正が可能であることは明らかであり、それらは全て添付の請求の範囲に記載の本発明の範囲内となる。特に、本発明は、上記のようなＰＣＭセル構造に限られない。適切な形状の発熱素子（壁状発熱素子、槍状発熱素子または他の形態）とともに、いかなる種類の選択素子およびメモリ素子を使用することもできる。
図１は、本発明によるプログラム方法を実施する相変化メモリデバイスの簡略化したブロック図である。 図２は、図１の相変化メモリデバイスのメモリセルを通る断面図である。 図３は、図２におけるＩＩＩ−ＩＩＩ線上の頂面図である。 図４は、図２および図３におけるＩＶ−ＩＶ線上の断面図である。 図５は、本発明による多重レベルプログラミングの読み取り電流レベルおよびマージンを示すグラフである。 図６は、マルチレベル相変化メモリ素子をプログラムする方法のフローチャートである。 図７は、パーコレーションプログラミング電流およびパーコレートビットの読み取り電流との間の線形関係を示すグラフである。 図８は、均質ビットおよび並列パーコレートビットの変動指数間の比較を示すグラフである。 図９は、本発明の一実施例のシステム概略図である。

Claims (15)

  1. 相変化物質よりなるメモリ素子を含む相変化メモリセルであって、前記メモリ素子が、前記相変化物質が結晶質であって最小の抵抗値レベルを有する第１状態、前記相変化物質が非晶質であって最大の抵抗値レベルを有する第２状態、および、前記最小の低効値レベルと前記最大の低効値レベルとの間の複数の抵抗値レベルと関連する複数の中間状態を有する、相変化メモリセルをプログラムする方法であって、複数のプログラミングパルスを前記相変化メモリセルに供給するステップを備える相変化メモリセルプログラム方法において、
    第１のプログラミングパルスによって、非晶質状態の前記相変化物質を通る平均直径を有する結晶質のパーコレーション通路を生成し、１つ以上の更なるプログラミングパルスによって、前記結晶質のパーコレーション通路の前記直径を変更して、前記相変化メモリセルを前記複数の中間状態のうちの１つにプログラムすることを特徴とする相変化メモリセルプログラム方法。
  2. 請求項１に記載の方法において、前記第１のプログラミングパルスを印加する前に、前記相変化物質を前記第２状態にするために、リセットプログラミングパルスを印加するステップを更に含むことを特徴とする相変化メモリセルプログラム方法。
  3. 請求項１または２に記載の方法において、前記１つ以上の更なるプログラミングパルスは、前記結晶質のパーコレーション通路の前記平均直径を増大させることを特徴とする相変化メモリセルプログラム方法。
  4. 請求項１〜３のいずれか１項に記載の方法において、前記各１つ以上の更なるプログラミングパルスは、その前のプログラミングパルスよりも振幅を拡大し、且つ、同一パルス幅を有することを特徴とする相変化メモリセルプログラム方法。
  5. 請求項１〜４のいずれか１項に記載の方法において、前記各１つ以上の更なるプログラミングパルスは、その前のプログラミングパルスと比較して、固定した振幅と拡大したパルス幅を有することを特徴とする相変化メモリセルプログラム方法。
  6. 請求項１〜５のいずれか１項に記載の方法において、
    （ａ）前記相変化メモリセルの前記電流レベルを読み取るステップと、
    （ｂ）前記電流レベルが前記複数の中間状態のうち１つをプログラムするための目標電流レベル以下の場合、前プログラミングパルスよりも大きい振幅を有する更なるプログラミングパルスを印加するステップと、
    （ｃ）目標の電流が得られるまで（ａ）および（ｂ）のステップを繰り返すステップと
    を更に含む相変化メモリセルプログラム方法。
  7. 請求項１〜６のいずれかに記載の方法において、前記相変化メモリセルを、いずれのプログラミングパルスを供給する前に初期化することを特徴とする相変化メモリセルプログラム方法。
  8. 請求項７に記載の方法において、前記相変化メモリセルを初期化するステップは、前記カルコゲン物質を前記第２状態（リセット状態）にし、その後、前記第１状態（セット状態）にするような振幅と持続時間を有する初期化パルスを供給するステップを含むことを特徴とする相変化メモリセルプログラム方法。
  9. 各相変化メモリセルが相変化物質よりなるメモリ素子を含み、該メモリ素子が、前記相変化物質が結晶質であって最小の抵抗値レベルを有する第１状態、前記相変化物質が非晶質であって最大の抵抗値レベルを有する第２状態、および、前記最小の低効値レベルと前記最大の低効値レベルとの間の複数の抵抗値レベルと関連する複数の中間状態を有する、複数の相変化メモリセルと、
    複数のプログラミングパルスを前記相変化メモリセルに供給するためのプログラム回路とを備えた相変化メモリデバイスにおいて、
    前記プログラム回路により生成された第１のプログラミングパルスによって、前記非晶質状態の前記相変化物質を通る平均直径を有する結晶質のパーコレーション通路を生成し、１つ以上の更なるプログラミングパルスによって前記結晶質のパーコレーション通路の前記平均直径を変更して、前記相変化メモリセルを前記複数の中間状態のうちの１つにプログラムすることを特徴とする相変化メモリデバイス。
  10. 請求項９に記載の相変化メモリデバイスにおいて、前記相変化メモリセルからの電流を読み取り、この電流が所望の前記中間状態に達したかを判定する、前記プログラム回路に結合された照合回路をさらに含むことを特徴とする相変化メモリデバイス。
  11. 請求項９または１０に記載の相変化メモリデバイスにおいて、前記相変化メモリセルはセレクタを含むことを特徴とする相変化メモリデバイス。
  12. 請求項１２に記載の相変化メモリデバイスにおいて、前記セレクタはＭＯＳトランジスタまたはバイポーラトランジスタのいずれかを含むことを特徴とする相変化メモリデバイス。
  13. 請求項９〜１２のいずれか１項に記載の相変化メモリデバイスにおいて、前記相変化メモリセルは、発熱素子を含むことを特徴とする相変化メモリデバイス。
  14. 処理装置と、
    前記処理装置に結合されたインタフェースと
    前記処理装置に結合された請求項９〜１４のいずれか１項に記載の不揮発性の相変化メモリデバイスと
    を備えたシステム。
  15. 請求項１４に記載のシステムにおいて、前記インタフェースは無線インタフェースであることを特徴とするシステム。


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