JP2008537639A - 機械的特性を改善するためのその場に埋め込まれたナノ層を有する低ｋ誘電体ＣＶＤ膜の形成方法（誘電体スタック及び該形成方法、並びに該誘電体スタックを含む相互接続構造体） - Google Patents

機械的特性を改善するためのその場に埋め込まれたナノ層を有する低ｋ誘電体ＣＶＤ膜の形成方法（誘電体スタック及び該形成方法、並びに該誘電体スタックを含む相互接続構造体） Download PDF

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Abstract

【課題】 機械的特性を改善するために内部に埋め込まれたナノ層を有する低ｋ誘電体ＣＶＤ膜の形成方法を提供すること
【解決手段】 約１×１０−１０ｍ／秒又はそれ以上の亀裂速度を有する１つ又は複数の膜（１４）と、この１つ又は複数の膜（１４）内にあるか又はそれに直接接触した少なくとも１つのナノ層（１６）を含む材料スタック（１２）が提供され、ここで少なくとも１つのナノ層（１６）は、材料スタック（１２）の亀裂速度を１×１０−１０ｍ／秒より小さな値に減少させる。１つ又は複数の膜（１４）は、低ｋ誘電体に限定されず、金属のような材料を含むことができる。好ましい実施形態においては、約３．０又はそれ以下の有効誘電率ｋを有する低ｋ誘電体スタック（１２）が提供されるが、そのスタック（１２）の機械的特性は、少なくとも１つのナノ層（１６）を誘電体スタック（１２）内に導入することによって改善される。機械的特性の改善は、スタック（１２）内の膜の誘電率を著しく増大させることなく、また本発明の誘電体スタック（１２）に何らかの後処理ステップを施すことを必要とせずに、達成される。
【選択図】 図１

Description

本発明は、それぞれが約３．０又はそれ以下、好ましくは約２．７又はそれ以下の程度の低い誘電率を有する１つ又は複数の誘電体材料を含み、１つ又は複数のナノ層が、少なくとも１つの誘電体材料内に存在する、誘電体スタックに関する。ナノ層の存在は、スタック内の誘電体材料の機械的特性を改善する。本発明はまた、本発明の誘電体スタックを含む相互接続構造体のような半導体構造体に関する。本発明はまた、本発明の誘電体スタックを作成する方法に関する。
マイクロ電子デバイスの製造において、集積回路には、デバイス内の領域を相互接続するための、及び集積回路内の１つ又は複数のデバイスを相互接続するための多層配線構造体が用いられる。従来、相互接続構造体の形成は、下層の配線の形成から始まり、続いて層間誘電体層の堆積、次いで第２の層の配線が行われ、その場合第１及び第２の配線層は１つ又は複数の金属充填ビアによって接続することができる。
二酸化シリコン（ＳｉＯ２）などの層間及び／又は層内誘電体（ＩＬＤ）は、アクティブ素子及び種々の相互接続信号経路を互いに電気的に絶縁するために用いられる。異なる相互接続層間の電気的な接続は、ＩＬＤ層内に形成されたビアを通して行われる。通常、ビアは銅、アルミニウム又はタングステンなどの金属で充填される。
最近、相互接続構造体中の層内及び／又は層間誘電体として、ＳｉＯ２を低誘電率（「低ｋ」）材料で置き換えることに大きな興味がもたれている。「低ｋ」により、二酸化シリコンより低い誘電率（例えば、真空を基準として、約４．０未満のｋ）を有する誘電体材料（有機又は無機）を意味する。低ｋ材料の例には、Ｃ、Ｏ及びＨ原子を含有する有機誘電体、例えば熱硬化性ポリアリーレンエーテル、及び、Ｓｉ、Ｏ及びＨ原子、そして随意にＣ原子を含有する無機誘電体が含まれる。後者の例としては、炭素ドープ酸化物（「ＳｉＣＯＨ」とも称される）、シルセスキオキサン、オルガノシラン、及び他の類似のＳｉ含有材料が挙げられる。
低ｋ材料は相互接続部の静電容量を減少させるので、相互接続構造体内の絶縁体として低ｋ材料を用いることが望ましい。従って、低ｋ材料は信号伝播速度を増大させるとともに、相互接続構造体内のクロストーク・ノイズ及び電力損失を低減する。
低ｋ材料に関する主な問題は、それらが機械的剛性に欠け、熱及び機械的歪みを受けて容易に亀裂を生じることである。即ち、先行技術の低ｋ誘電体は、高い亀裂速度（膜厚１．２μｍにおいて約１×１０−１０ｍ／秒又はそれ以上の程度の）及び応力（約６０ＭＰａ又はそれ以上の程度の）を示すとともに、低い弾性率（約７．５ＧＰａ又はそれ以下の程度の）及び硬度（約１ＧＰａ又はそれ以下の程度の）を示す。これらの機械的特性は、材料の誘電率が減少するにつれて劣化する。例えば、多孔質の低ｋ材料の亀裂速度、応力、弾性率及び硬度は、対応する非多孔質低ｋ材料よりも劣る。
低ｋ誘電体の不十分な機械的特性は、長期間の間にデバイスの故障又は劣化を生じる可能性がある。例えば、高い亀裂速度を有する誘電体膜は、さらなる加工及び使用中にその膜内に亀裂を形成する傾向が高く、このことが、こうした膜を含む半導体デバイスの信頼性を大きく損なう。
低ｋ誘電体の改善された機械的特性は、先行技術においては、堆積後に膜を処理することによって達成されている。例えば、熱、ＵＶ光、電子線照射、化学エネルギー又はこれらの組合せを用いる硬化又は処理が、低ｋ誘電体材料を安定化し、その機械的特性を改善するために用いられている。こうした堆積後の処理は可能ではあるが、それらは余分な加工処理ステップを付け加えるので、誘電体膜の製造コストを増大させる。
亀裂形成に関する上記の問題は、低ｋ誘電体に限らず、熱及び機械的歪みを受けるときに壊れ易くなる他の材料にも当てはまる。
米国特許第６，１４７，００９号 米国特許第６，３１２，７９３号 米国特許第６，４４１，４９１号 米国特許第６，４３７，４４３号 米国特許第６，５４１，３９８号 米国特許第６，４７９，１１０Ｂ２号 米国特許第６，４９７，９６３号
上記のことを考慮すると、誘電体スタックに何らの堆積後の処理を施す必要なしに亀裂速度、応力、弾性率及び硬度などの機械的特性が改善された誘電体スタックを提供することが必要とされている。
本発明は、約３.０又はそれ以下、好ましくは約２.７又はそれ以下の有効誘電率ｋを有する低ｋ誘電体スタックを提供するが、そのスタックの機械的特性は、スタック内の膜の誘電率を著しく増大させることなく改善される。機械的特性の改善は、本発明の誘電体スタックに何らの後処理ステップを実施する必要なく達成される。
特に、本発明は、少なくとも１つの低ｋ誘電体材料と、この少なくとも１つの低ｋ誘電体材料内に存在する少なくとも１つのナノ層とを含む低ｋ誘電体スタックを提供する。用語「ナノ層」は、本発明においては、厚さがナノメートル域にある層を示すのに用いられる。
本発明のナノ層はその場で（ｉｎ‐ｓｉｔｕ）形成され、典型的には、少なくともＳｉ及びＯ原子、並びに、随意にＣ、Ｈ及びＮ原子を含む。本発明のナノ層の例証的な例としては、ＳｉＣＯＨ、ＳｉＣＯＨＮ、ＳｉＯ２、ＳｉＣＯＨ、ＳｉＯＮ、ＳｉＣＯｘ又はそれらの多層が挙げられるが、これらに限定はされない。
広義には、本発明は、約３．０又はそれ以下の誘電率を有する少なくとも１つの低ｋ誘電体材料と、少なくともＳｉ及びＯ原子を含む少なくとも１つのナノ層とを含む誘電体スタックを提供するが、このナノ層は少なくとも１つの低ｋ誘電体材料内に存在するか又はそれに直接接触する。
本発明はまた、層間又は層内誘電体、キャップ層、及び／又はハードマスク／研磨停止層として本発明の誘電体膜を含む相互接続構造体のような電子構造体に関する。
特に本発明の電子構造体は、絶縁材料の第１の層に埋め込まれた金属の第１の領域と、絶縁材料の第１の層に密着した絶縁材料の第２の層に埋め込まれ、金属の第１の領域に電気的に接続した導電体の第１の領域と、導電体の第１の領域に電気的に接続し、絶縁材料の第２の層に密着した絶縁材料の第３の層に埋め込まれた導電体の第２の領域とを有する前処理された半導体基板を含む。
上記構造体において、絶縁層の各々は本発明の低ｋ誘電体スタックを含むことができる。
電子構造体は、絶縁材料の第１の層と絶縁材料の第２の層との間に配置される誘電体キャップ層をさらに含むことができ、絶縁材料の第２の層と絶縁材料の第３の層との間に配置される誘電体キャップ層をさらに含むことができる。電子構造体は、絶縁材料の第２の層と絶縁材料の第３の層との間に第１の誘電体キャップ層、及び絶縁材料の第３の層の上に第２の誘電体キャップ層をさらに含むことができる。
幾つかの実施形態では、誘電体キャップ自体が本発明の低ｋ誘電体スタックを含むことができる。
電子構造体は、絶縁材料の第２及び第３の層のうちの少なくとも１つの上に堆積させた誘電体材料の拡散バリア層をさらに含むことができる。電子構造体は、ＲＩＥハードマスク／研磨停止層、及び誘電体ＲＩＥハードマスク／研磨停止層の上の誘電体拡散バリア層として用いるために、絶縁材料の第２の層の上に誘電体層をさらに含むことができる。電子構造体は、絶縁材料の第２の層の上に第１の誘電体ＲＩＥハードマスク／研磨停止層と、第１の誘電体研磨停止層の上に第１の誘電体ＲＩＥ拡散バリア層と、絶縁材料の第３の層の上に第２の誘電体ＲＩＥハードマスク／研磨停止層と、第２の誘電体研磨停止層の上に第２の誘電体拡散バリア層とをさらに含むことができる。誘電体ＲＩＥハードマスク／研磨停止層は、同様に本発明の低ｋ誘電体スタックを含むことができる。
本発明はまた、本発明の誘電体スタックを作成する方法に関する。特に、本発明の方法は、
基板を反応器チャンバ内に準備するステップと、
前記の基板の表面上に低ｋ誘電体膜を少なくとも第１の誘電体前駆体から堆積させるステップであって、前記の堆積させるステップ中に、前記の第１の誘電体前駆体はナノ層前駆体に変化し、それによって少なくともＳｉ及びＯ原子を含む少なくとも１つのナノ層が低ｋ誘電体膜に導入される、ステップと
を含む。
本発明はまた低ｋ誘電体を含むスタックに加えて、他の材料のスタックを企図することに注意されたい。その場合、本発明は、約１×１０−１０ｍ／秒又はそれ以上の亀裂速度を有する１つ又は複数の膜と、この１つ又は複数の膜の内部にあるか又はそれらに直接接触する少なくとも１つのナノ層とを含む材料スタックを提供するが、ここで、前記の少なくとも１つのナノ層は、前記の１つ又は複数の膜の亀裂速度を、１×１０−１０ｍ／秒未満の値に減少させる。
この実施形態において、スタックは、第１の誘電体前駆体を第１の材料前駆体で置き換えることを除いて、上述の方法を用いて作成される。例えば、金属酸化物の基板上に形成される金属スタックは、その金属スタックがＡｕ含有前駆体から堆積させたＡｕを含むように設けることができる。
本発明は、改善された機械的特性（亀裂速度、応力、引張弾性率及び硬度を含む）を有する１つ又は複数の低ｋ誘電体材料を含む誘電体スタック、及びその製造方法を提供するものであるが、ここで、本願に添付した図面を参照してより詳細に説明される。種々の図面は例証のために与えられるので、一定の縮尺で描かれてはいない。
以下の説明は、１つ又は複数の低ｋ誘電体膜内に埋め込まれたナノ層を含む誘電体スタックの形成を議論するものであることに留意されたい。誘電体スタックの形成が説明され、例証されるが、非常に亀裂を生じ易い他の膜内にナノ層を組み込むことも本明細書において企図されている。その場合、以下に記述される誘電体前駆体は、金属含有前駆体などの任意の従来の材料前駆体で置き換えられる。他の材料の堆積中、材料前駆体はナノ層前駆体に変えられてナノ層を形成し、ナノ層形成後に材料前駆体（初めのものと同じか又は異なる）が再び用いられる。
初めに図１を参照すると、基板１０の表面上に本発明の低ｋ（誘電率が約３．０又はそれ以下、好ましくは２．７又はそれ以下）誘電体スタック１２を形成した後に与えられる構造体が示される。用語「基板」は、基板１０に関連して用いられるときには、半導体材料、絶縁材料、導電材料、又は多層構造体を含んだそれらの任意の組合せを含む。従って、例えば、基板１０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及びその他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体などの半導体材料とすることができる。半導体基板１０はまた、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン‐オン‐インシュレータ（ＳＯＩ）又はシリコン・ガリウム‐オン‐インシュレータ（ＳＧＯＩ）のような層状基板を含むことができる。
基板１０が絶縁材料である場合、絶縁材料は有機絶縁体、無機絶縁体又は多層を含めたそれらの組合せとすることができる。基板１０が導電材料である場合、基板１０は、例えばポリＳｉ、元素金属、元素金属の合金、金属シリサイド、金属窒化物及び多層を含めたそれらの組合せを含むことができる。
幾つかの実施形態では、基板１０は、半導体材料と絶縁材料の組合せ、半導体材料と導電材料との組合せ、又は半導体材料、絶縁材料、及び導電材料の組合せを含む。
基板１０が半導体材料を含む場合、相補型金属酸化物半導体（ＣＭＯＳ）デバイスのような１つ又は複数の半導体デバイスをその上に作成することができる。明瞭にするために、この１つ又は複数の半導体デバイスは、本願の図面には示されていない。
低ｋ誘電体スタック１２は、約３．０又はそれ以下の誘電率を有する任意の誘電体材料を含むことができる。好ましくは、低ｋ誘電体スタック１２は約２．７又はそれ以下の誘電率、より好ましくは約２．５又はそれ以下の誘電率を有する誘電体材料を含む。「誘電体スタック」という用語は、こうした低いｋ値を有する少なくとも１つの誘電体膜（又は材料）を含む構造体を示すために用いられる。図１に示される実例では、誘電体スタック１２は、６つの膜の層１４を含み、ここでナノ層１６は各々の膜の層を分離している。この実例は例示的なものであり、本発明の誘電体スタック内に存在できる誘電体膜又はナノ層の数を制限するものではない。膜スタック内の誘電体材料は、同じか又は異なる、好ましくは同じ低ｋ誘電体材料を含むことができる。
スタック１２内に存在できる低ｋ誘電体膜は、多孔質、非多孔質又は多孔質と非多孔質との組合せとすることができる。多孔質の誘電体膜を用いる場合、その誘電率は、非多孔質の同じ誘電体膜よりも小さい。
スタック内の低ｋ誘電体膜（又は材料）の各々は多孔質であることが好ましい。孔は、典型的には、堆積後に硬化法を用いて除去されるポロゲン（ｐｏｒｏｇｅｎ）を、堆積プロセス中に導入することによって形成される。幾つかの実施形態では、用いられる前駆体の１つはポロゲン材料とすることができる。
本発明に用いることができる誘電体膜（又は材料）の例には、Ｃ、Ｏ及びＨ原子を含有する有機誘電体、例えば熱硬化型ポリアリーレンエーテル、及び／又は、Ｓｉ、Ｏ及びＨ原子、そして随意にＣ原子を含有する無機誘電体が含まれるが、これらに限定はされない。後者の例としては、炭素ドープ酸化物（「ＳｉＣＯＨ」とも称される）、シルセスキオキサン、オアルガノシラン及び他の類似のＳｉ含有材料が挙げられる。「ポリアリーレン」という用語は、本明細書では、結合、縮合環、又は不活性連結基、例えば酸素、硫黄、スルホン、スルホキシド、カルボニルなどによって互いに連結されたアリール部分又は不活性置換アリール部分を示すのに用いられる。
本発明のナノ層を用いずに上述のように堆積させた誘電体材料は、通常、それらに付随する不十分な機械的特性を有する。具体的には、ナノ層を用いずに上述のように堆積させた材料は，１．２μｍの膜厚において約１×１０−１０ｍ／秒又はそれ以上の亀裂速度、約６０ＭＰａ又はそれ以上の応力、約７．５ＧＰａ又はそれ以下の弾性率、及び約１ＧＰａ又はそれ以下の硬度を有する。これらの機械的特性は、材料の誘電率が低下するにつれて劣化する。例えば、多孔質低ｋ材料の亀裂速度、応力、弾性率及び硬度は、対応する非多孔質の低ｋ材料よりも劣る。
誘電体スタック１２は、基板１０をプラズマ強化化学気相堆積（ＰＥＣＶＤ）などの反応器チャンバ内に据え付けて堆積させる。ＰＥＣＶＤに加えて、本発明はまた、誘電体スタック１２を化学気相堆積法（ＣＶＤ）、高密度プラズマ（ＨＤＰ）堆積法、パルスＰＥＣＶＤ、スピン・オン塗布、又はその他の関連する方法を利用して形成できることも企図している。上記で定義された低ｋを有する誘電体材料は、次いで、本明細書で以下により詳細に説明されるように堆積させる。誘電体膜１４の堆積中、少なくともＳｉ及びＯ原子を含む少なくとも１つのナノ層１６が形成されるように条件を変える。これは、前駆体の流れを停止し、それをナノ層前駆体の流れで置き換えることによって達成される。ナノ層を形成した後、ナノ層前駆体の流れを停止し、次いで誘電体前駆体を反応器に導入することができる。ナノ層を形成した後に誘電体前駆体を切り替えて、先に形成した誘電体層とは異なる組成物を供給することができる。
堆積させる誘電体スタック１２の厚さは変えることができ、堆積させる低ｋ誘電体スタック１２の典型的な範囲は約５０ｎｍから約５μｍまでであり、１００ｎｍから約１.５μｍまでの厚さがより典型的である。
膜スタック１２に導入されるナノ層１６は、ナノメートル域内の厚さを有する。典型的には、ナノ層１６は、約１ｎｍから約１００ｎｍまでの厚さを有し、約２ｎｍから約１０ｎｍまでの厚さがより典型的である。本発明のナノ層１６は、少なくともＳｉ及びＯ原子、そして随意にＣ、Ｈ及びＮ原子を含むその場の（ｉｎ ｓｉｔｕ）ナノ層である。本発明のナノ層の例証的な例としては、ＳｉＣＯＨ、ＳｉＣＯＨＮ、ＳｉＯ２、ＳｉＣＯｘ、ＳｉＯＮ又はそれらの多層が挙げられる。所与の誘電体スタック１２内の各ナノ層１６の組成物は同じか又は異なるものとすることができる。
誘電体材料１４と共にナノ層１６を組み込んだ後、本発明のスタック１２内の誘電体材料は、１．２μｍにおいて１×１０−１０ｍ／秒より小さな、典型的には１．２μｍの膜厚において約１×１０−８ｍ／秒から約１×１０−１０ｍ／秒までの亀裂速度、６０ＭＰａより小さな、典型的には約３０ＭＰａから約５０ＭＰａまでの応力、７．５ＧＰａより大きな、典型的には約８ＧＰａから約１３ＧＰａまでの弾性率、及び、１ＧＰａより大きな、典型的には約１．５ＧＰａから約２．０ＧＰａまでの硬度を有する。前記の値は、本発明のスタックに何らかの後処理ステップを実施する前の、堆積させた状態での材料に関するものである。埋め込まれたナノ層１６を含む本発明のスタック１２に対するこれらの値は、埋め込まれたナノ層を含まない先行技術の堆積させた状態での誘電体膜に比べて改善されている。
典型的には、低ｋ誘電体材料１４は、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、及び特許文献７に開示された加工法を用いて堆積させたＳｉＣＯＨ誘電体である。
具体的には、ＳｉＣＯＨ誘電体膜は、Ｓｉ、Ｃ、Ｏ及びＨ原子を含む少なくとも第１の前駆体、例えば誘電体前駆体（液体、気体又は蒸気）と、Ｈｅ又はＡｒなどの不活性キャリアとを、好ましくはＰＥＣＶＤ反応器である反応器内に供給し、次いでＳｉＣＯＨ誘電体材料を形成するのに有効な条件を利用して、前記の第１の前駆体から誘導される膜を適切な基板上に堆積させることによって形成される。本発明はさらに、第１の前駆体にＯ２、ＣＯ２又はこれらの組合せなどの酸化剤を混合し、それによって反応器中の反応物を安定化させ、基板１０上に堆積される低ｋ誘電体材料の均一性を改善する。
第１の前駆体に加えて、Ｃ及びＨ原子、そして隋意にＯ、Ｆ及びＮ原子を含む第２の前駆体（気体、液体又は蒸気）を用いることができる。随意に、Ｇｅを含む第３の前駆体（気体、液体又は蒸気）も用いることができる。
第１の前駆体は、１，３，５，７−テトラメチルシクロテトラシロキサン（「ＴＭＣＴＳ」又は「Ｃ４Ｈ１６Ｏ４Ｓｉ４」）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、ジエチルメトキシシラン（ＤＥＭＯＳ）、並びに関連する環状及び非環状シラン、シロキサンなどのＳｉＣＯＨ構成成分を含む環構造を有する有機分子から選択されることが好ましい。
ＳｉＣＯＨ低ｋ誘電体を形成するのに用いることができる第２の前駆体は、炭化水素分子である。例えばエチレンなどの任意の炭化水素分子を用いることができるが、第２の前駆体は、環構造を有する炭化水素分子から成る群から選択されることが好ましく、その場合、分子内に１つより多くの環があるか又は環に分枝鎖が付いていることが好ましい。特に有用なのは、縮合環を含有する種であり、縮合環の少なくとも１つはヘテロ原子、好ましくは酸素を含有する。これらの種のうち、最適なものは、顕著な環ひずみを与える大きさの環、即ち、３個又は４個の原子、及び／又は７個又はそれ以上の原子の環を含むものである。特に魅力的なのは、シクロペンテンオキシド（「ＣＰＯ」又は「Ｃ５Ｈ８Ｏ」）などのオキサ二環式化合物（ｏｘａｂｉｃｙｃｌｉｃｓ）として知られる種類の化合物のである。また、有用なものは、炭化水素環に結合した分枝三級ブチル（ｔ−ブチル）基及びイソプロピル（ｉ−プロピル）基を含有する分子であるが、その環は飽和又は不飽和（Ｃ＝Ｃ二重結合を含有する）とすることができる。第３の前駆体は、ゲルマニウム水素化物又はＧｅ源を含む任意の他の反応物から形成することができる。
本発明の好ましい実施形態において、本発明のスタック内で低ｋ誘電体として用いられるＳｉＣＯＨ誘電体膜は、約８５ｃｍ２と約７５０ｃｍ２の間の基板チャックの導電面積と、約１ｃｍと約１２ｃｍの間の基板と上部電極の間のギャップとを有する平行板型反応器を準備するステップを含む方法を用いて堆積させることができる。約０．４５ＭＨｚと約２００ＭＨｚの間の周波数の高周波ＲＦ電力を電極の１つに印加する。随意に、追加の低周波電力を電極の１つに印加することができる。
堆積ステップで用いられる条件は、ＳｉＣＯＨ誘電体膜の所望の最終的な誘電率に応じて変更することができる。大まかに言えば、約２．７又はそれ以下の誘電率を有する、Ｓｉ、Ｃ、Ｏ及びＨ元素を含む安定な誘電体材料をもたらすために用いられる条件は、基板の温度を約２００℃と約４２５℃の間に設定することと、高周波ＲＦ電力密度を約０．１Ｗ／ｃｍ２と約２．５Ｗ／ｃｍ２の間に設定することと、第１の液体前駆体の流速を約１００ｍｇ／分と約５０００ｍｇ／分の間に設定することと、随意に第２の液体前駆体の流速を約５０ｍｇ／分から約１０，０００ｍｇ／分までの間に設定することと、随意に第３の液体前駆体の流速を約２５ｍｇ／分から約４０００ｍｇ／分までの間に設定することと、随意にヘリウム（及び／又はアルゴン）などの不活性キャリアガスの流速を約５０ｓｃｃｍから約５０００ｓｃｃｍまでの間に設定することと、反応器の圧力を約１０００ｍＴｏｒｒと約７０００ｍＴｏｒｒの間の圧力に設定することと、高周波ＲＦ電力を約７５Ｗと約１０００Ｗの間に設定することを含む。随意に、約３０Ｗと約４００Ｗの間の低周波電力をプラズマに加えることができる。基板チャックの導電面積がＸ倍だけ変化すると、基板チャックに印加されるＲＦ電力もまたＸ倍だけ変化する。
本発明において酸化剤を用いるときは、それはＰＥＣＶＤ反応器内に約１０ｓｃｃｍから約１０００ｓｃｃｍまでの間の流速で流入させる。
上記の実施例においては液体前駆体が用いられるが、オルガノシリコン気相前駆体（例えばトリメチルシラン）もまた堆積のために用いることができることは当技術分野において既知である。低ｋ誘電体膜１２の堆積中にポロゲンを含めることができ、これが後の硬化ステップ中に膜１２内に孔（ｐｏｒｅ）形成を引き起こす。
本発明の好ましい実施形態において、スタック内の低ｋ誘電体膜は、共有結合の３次元ネットワーク内にＳｉ、Ｃ、Ｏ及びＨ原子を含み、約２．８より大きくない誘電率を有する水素化された酸炭化シリコン材料（例えばＳｉＣＯＨ）である。３次元結合ネットワークは、Ｓｉ−Ｏ、Ｓｉ−Ｃ、Ｓｉ−Ｈ、Ｃ−Ｈ及びＣ−Ｃ結合を含む共有結合の３次元環構造を含むことができる。「３次元」という用語は、Ｓｉ、Ｃ、Ｏ及びＨ原子が、ｘ、ｙ及びｚ方向に相互に結合し相互に関連したポリマー構造体を記述するのに用いられる。
本発明のスタック１２内の低ｋ誘電体膜１４はＦ及びＮを含むことができ、そして随意にＳｉ原子を部分的にＧｅ原子で置き換えることができる。低ｋ誘電体膜１４は、直径が約０．３ナノメートルから約５０ナノメートルまで、及び最も好ましくは直径が約０．４ナノメートルから約１０ナノメートルまでの間の分子スケールのボイド（即ち、ナノメートル・サイズの孔）を含有することができ、その結果、さらに膜の誘電率は約２．０より低い値に減少する。低ｋ誘電体膜１４のナノメートル・サイズの孔は、材料の体積の約０.５％と約５０％の間の体積を占める。
低ｋ誘電体膜１４がＳｉＣＯＨ誘電体である場合、それは典型的には、約５原子パーセントと約４０原子パーセントの間のＳｉと、約５原子パーセントと約４５原子パーセントの間のＣと、約０原子パーセントと約５０原子パーセントの間のＯと、約１０原子パーセントと約５５原子パーセントの間のＨを含む。
ナノ層１６は、低ｋ誘電体膜１４の堆積中に、反応器チャンバに導入される前駆体を、本発明のナノ層１６を形成できるものに変えることによって導入される。具体的には、ナノ層前駆体は、少なくともＳｉ原子、又はＳｉ及びＯ原子、そして随意にＣ、Ｎ及びＨ原子を含む固体、液体又は気体を含む。ナノ層前駆体の例としては、１，３，５，７−テトラメチルシクロテトラシロキサン（「ＴＭＣＴＳ」又は「Ｃ４Ｈ１６Ｏ４Ｓｉ４」）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、ジエチルメトキシシラン（ＤＥＭＯＳ）、シラン、ヘキサメチルジシラザン（ＨＭＤＳ）又は関連する環状及び非環状シラン及びシロキサンが挙げられる。
ナノ層前駆体は、不活性ガス及び／又は酸化剤と共に用いることができる。不活性ガス及び酸化剤は上記のものと同じものとすることができる。
ナノ層１６を形成するために用いられる条件には、基板の温度を約２００℃と約４２５℃の間に設定することと、高周波ＲＦ電力密度を約０．１Ｗ／ｃｍ２と約２．５Ｗ／ｃｍ２の間に設定することと、ナノ層前駆体の流速を約６００ｍｇ／分と約２５００ｍｇ／分の間に設定することと、随意にヘリウム（及び／又はアルゴン）などの不活性キャリアガスの流速を約５０ｓｃｃｍと約５０００ｓｃｃｍの間に設定することと、随意に酸化剤の流速を約６００ｓｃｃｍから約２５００ｓｃｃｍまでの間に設定することと、反応器の圧力を約１０００ｍＴｏｒｒと約７０００ｍＴｏｒｒの間の圧力に設定することと、高周波ＲＦ電力を約７５Ｗと約１０００Ｗの間に設定することが含まれる。
随意に、約３０Ｗと約４００Ｗの間の低周波電力をプラズマに加えることができる。
上記のように、本発明の（堆積させたときの）誘電体スタック１２は、内部に埋め込まれたナノ層を何も含まない等価な（堆積させたときの）誘電体スタックに比べて、亀裂速度、応力、弾性率及び硬度の点で改善された機械的特性を有する。機械的特性のさらなる改善は、それに後処理ステップを施すことによって達成できる。後処理ステップは随意であり、本発明の誘電体スタック１２に実施する必要はない。
所望ならば、本発明の誘電体スタック１２の後処理は、熱、電子線、プラズマ、マイクロ波又はＵＶ若しくはレ−ザーなどの光学放射のようなエネルギー源を利用して実施することができる。上記のエネルギー源の組合せもまた本発明において用いることができる。
熱エネルギー源は、例えば堆積させた誘電体スタック１２を４５０℃までの温度に加熱することができる加熱エレメント又はランプなどの任意のエネルギー源を含む。熱エネルギー源は、ＳｉＣＯＨ誘電体スタック１２を約２００℃から約４５０℃までの温度に加熱できることが好ましく、約３５０から約４２５℃までの温度がより好ましい。この熱処理プロセスは、種々の時間、典型的には約０．５分から約３００分までの時間実施することができる。熱処理ステップは、典型的には、Ｈｅ、Ａｒ、Ｎｅ、Ｘｅ、Ｎ２又はこれらの混合物のような不活性ガスの存在下で実施される。熱処理ステップは、急速熱アニール、炉アニール、レーザー・アニール又はスパイク・アニールの条件を用いるアニール・ステップとも言うことができる。
幾つかの実施形態では、熱処理ステップは、例えばＨ２又は炭化水素などの水素源ガスを含有するガス混合物の存在下で実施することができる。さらに別の実施形態では、熱処理ステップは、１０００ｐｐｍ未満の範囲の非常に低い分圧のＯ２及びＨ２Ｏを含有するガス混合物の存在下で実施することができる。
ＵＶ光処理ステップは、基板を照射するために約５００ｎｍから約１５０ｎｍまでの波長を有する光を発生できるエネルギー源を利用して実施されるが、その際ウェハの温度は４５０℃までの温度、好ましくは２００℃〜４５０℃の温度、さらにより極めて好ましくは３５０℃から４２５℃までの温度に維持される。３７０ｎｍを超える放射は、重要な結合を解離又は活性化するのに不十分なエネルギーであるので、波長範囲１５０〜３７０ｎｍが好ましい範囲である。文献データ及び堆積膜について測定された吸光度スペクトルを用いると、１７０ｎｍ未満の放射は、誘電体スタック内の誘電体材料の劣化により好ましくない可能性があることが分かった。さらに、エネルギー範囲３１０〜３７０ｎｍは、３１０〜３７０ｎｍのフォトン当りのエネルギーが相対的に低いので、１５０〜３１０ｎｍの範囲よりも有用でない。１５０〜３１０ｎｍ範囲内において、堆積スタックの吸光度スペクトルと、スタック内の膜特性（例えば、疎水性）の最小限の劣下との最適な重なりを随意に用いて、誘電体の特性を変化させるためにＵＶスペクトルの最も有効な領域を選択することができる。
ＵＶ光処理ステップは、不活性ガス、水素源ガス、又は上記の分圧範囲を用いるＯ２及びＨ２Ｏのガス混合物の中で実施することができる。
電子線処理ステップは、０.５ｋｅＶから２５ｋｅＶまでのエネルギー及び０.１マイクロＡｍｐ／ｃｍ２から１００マイクロＡｍｐ／ｃｍ２まで（好ましくは１マイクロＡｍｐ／ｃｍ２から５マイクロＡｍｐ／ｃｍ２まで）の電流密度により、ウェハ全域にわたって均一な電子束を発生できるエネルギー源を利用して実施されるが、その際ウェハの温度は４５０℃までの温度、好ましくは２００℃〜４５０℃の温度、さらにより極めて好ましくは３５０℃から４２５℃までの温度に維持される。電子線処理ステップに用いられる好ましい電子線量（ｄｏｓｅ）は５０マイクロクーロン／ｃｍ２から５００マイクロクーロン／ｃｍ２までであり、１００マイクロクーロン／ｃｍ２から３００マイクロクーロン／ｃｍ２までの範囲であることが好ましい。
電子線処理ステップは、不活性ガス、水素源ガス、又は上記の分圧範囲を用いるＯ２及びＨ２Ｏのガス混合物の中で実施することができる。
プラズマ処理ステップは、原子状水素（Ｈ）、及び随意にＣＨ３又はその他の炭化水素ラジカルを生成することのできるエネルギー源を利用して行われる。ダウンストリーム・プラズマ源が直接プラズマ暴露よりも好ましい。プラズマ処理の間、ウェハの温度は４５０℃までの温度、好ましくは２００℃〜４５０℃の温度、より極めて好ましくは３５０℃から４２５℃までの温度に維持される。
プラズマ処理ステップは、プラズマを生成することができて後にプラズマに転化されるガスを反応器に導入することによって実施される。プラズマ処理のために使用できるガスとしては、Ｈｅが好ましいが、Ａｒ、Ｎ、Ｈｅ、Ｘｅ又はＫｒなどの不活性ガス、水素又は原子状水素の関連供給源、メタン、メチルシラン、ＣＨ３基の関連供給源、及びこれらの混合物が挙げられる。プラズマ処理ガスの流速は、使用される反応器システムに応じて変えることができる。チャンバ圧力は、０.０５Ｔｏｒｒから２０Ｔｏｒｒまでの何れかの値とすることができるが、圧力操作の範囲は１Ｔｏｒｒから１０Ｔｏｒｒまでであることが好ましい。プラズマ処理ステップは、典型的には約１／２分から約１０分までの時間に行われるが、本発明の範囲内でより長い時間行うことができる。
ＲＦ又はマイクロ波電源が、通常、上記のプラズマを発生させるために用いられる。ＲＦ電源は、高周波領域（約１００Ｗ又はそれ以上の程度で）で動作させることができるが、低周波領域（２５０Ｗ未満）又はこれらの組合せを用いることができる。高周波電力密度は、０.１Ｗ／ｃｍ２から２.０Ｗ／ｃｍ２までの範囲の任意の値とすることができるが、好ましい動作範囲は０.２Ｗ／ｃｍ２から１.０Ｗ／ｃｍ２までである。低周波電力密度は、０.１Ｗ／ｃｍ２から１.０Ｗ／ｃｍ２までの範囲の任意の値とすることができるが、好ましい動作範囲は０.２Ｗ／ｃｍ２から０．５Ｗ／ｃｍ２までである。選択された電力レベルは、暴露された誘電体表面の相当な量のスパッタ・エッチング（＜５ナノメートルの除去）を回避するのに十分に低くなければならない。
上記に加えて、深紫外線（ＤＵＶ）レーザー光源も用いることができる。堆積膜を処理するために用いられるレーザー光源は、典型的には、レーザー・ガス混合物に依存して幾つかのＤＵＶ波長のうちの１つにおいて動作するエキシマ・レーザーである。例えば、３０８ｎｍ放射を生成するＸｅＣｌレーザーを用いることができる。また、２４８ｎｍ放射を生成するＫｒＦレーザー、又は１９３ｎｍ放射を生成するＡｒＦレーザーを本発明において使用することができる。エキシマ・レーザーは、１ジュール（Ｊ）までのパルス・エネルギーにおいて毎秒数百パルスで動作して数百ワット（Ｗ）の出力を生じることができる。
堆積膜を処理するために用いられるレーザーは、パルスモードで動作することが好ましい。レーザー・ビームは、試料全体を照射するために広げることができる。或いは、より大きな試料に対しては、レーザー照射領域は、試料全体にわたって均一な線量を与えるようにラスタ走査することができる。エキシマ・レーザーを用いると、アブレーションが起らないことを確実にするために、フルエンスはパルス当り５ｍＪ／ｃｍ２未満に制限される。エキシマ・レーザーの約１０ｎｓの短いパルス幅は、２０ｍＪ／ｃｍ２を超えるフルエンスのレベルにおいて材料アブレーションを引き起こす可能性がある。典型的には、パルス当り０．１〜５ｍJ／ｃｍ２のレーザー・フルエンスのレベルが用いられる。総線量は、１Ｊ／ｃｍ２から１００００Ｊ／ｃｍ２まで、好ましくは５００〜２０００Ｊ／ｃｍ２の範囲で変えることができる。これは、多数のレーザー・パルス照射によって達成される。例えば、１０００Ｊ／ｃｍ２の線量は、１０６パルスの間１ｍＪ／ｃｍ２のフルエンスを用いて得ることができる。エキシマ・レーザーは、普通、１秒当り数百パルスで動作する。必要とされる総線量に応じて、ＤＵＶレーザー処理の全照射時間は数秒から数時間となる。典型的な５００Ｊ／ｃｍ２の線量は、１パルス当り３ｍＪ／ｃｍ２のフルエンス・レベルで動作する２００Ｈｚのレーザーを用いて１５分以内で達成される。
上述の処理ステップは随意的であり、良好な電子的及び機械的特性を有する誘電体膜を達成するためには実施する必要はない。しかし、上記の処理は、誘電体膜の電気的及び機械的特性に顕著な影響を及ぼすことなく本発明の誘電体スタックに施すことができる。
本発明の誘電体スタックを含むことができる電子デバイスは、図２〜図５に示される。図２〜図５に示されるデバイスは本発明の単に例証的な実施例であり、無数の他のデバイスが、本発明の誘電体スタックを含むことができることに留意されたい。以下の図面において、ナノ層は本発明の誘電体スタック内に具体的に示されていないが、しかしナノ層は本発明の誘電体スタックと呼ばれる層に含まれていることが意図されている。
図２には、シリコン基板３２の上に構築された電子デバイス３０を示す。シリコン基板３２の上に、初めに、内部に金属の第１の領域３６が埋め込まれている絶縁材料層３４を形成する。ＣＭＰプロセスを金属の第１の領域３６に施した後、本発明の誘電体スタック３８を、絶縁材料の第１の層３４及び金属の第１の領域３６の上に堆積させる。絶縁材料の第１の層３４は、酸化シリコン、窒化シリコン、これらの材料の種々のドープ体又は任意の他の好適な絶縁材料から適切に形成することができる。誘電体スタック３８は、次に、フォトリソグラフィ・プロセスにおいてパターン付けし、次いでエッチングしてその上に導電体層４０を堆積させる。ＣＭＰプロセスを第１の導電体層４０に施した後、本発明の誘電体スタックの第２の層４４を、プラズマ強化化学気相堆積法により堆積させて第１の誘電体スタック３８及び第１の導電体層４０を覆う。導電体層４０は、金属材料又は非金属導電性材料を堆積させることができる。例えば、アルミニウム又は銅の金属材料、或いは窒化物又はポリシリコンの非金属材料である。第１の導電体４０は、金属の第１領域３６と電気的に接続している。
次いで、誘電体スタック４４にフォトリソグラフィ・プロセスを施してエッチングした後、第２の導電体材料の堆積プロセスにより、導電体の第２の領域５０が形成される。導電体の第２領域５０にはまた、第１の導電体層４０を堆積するのに用いられたのと同様の金属材料又は非金属材料を堆積させることができる。導電体の第２の領域５０は、導電体の第１の領域４０と電気的に接続し、誘電体スタックの第２の層４４の中に埋め込まれる。誘電体スタックの第２の層４４は、誘電体スタックの第１の層３８と密着している。この例では、誘電体スタックの第１の層３８は層内誘電体材料であるが、誘電体スタックの第２の層４４は層内及び層間両方の誘電体である。本発明の誘電体スタックの低誘電率に基づいて、第１の絶縁層３８及び第２の絶縁層４４により優れた絶縁特性を達成することができる。
図３は、図２に示される電子デバイス３０と類似の本発明の電子デバイス６０を示すが、付加的な誘電体キャップ層６２が、第１の絶縁材料層３８と第２の絶縁材料層４４との間に堆積させられている。誘電体キャップ層６２は、酸化シリコン、窒化シリコン、酸窒化シリコン、高融点金属をＴａ、Ｚｒ、Ｈｆ又はＷとする高融点金属シリコン窒化物、炭化シリコン、炭窒化シリコン（ＳｉＣＮ）、炭酸化シリコン（ＳｉＣＯ）、及びそれらの水素化物のような材料から適切に形成することができる。付加的な誘電体キャップ層６２は、第２の絶縁材料層４４又は下層、特に層３４及び３２内への、第１の導電体層４０の拡散を防止するための拡散バリア層として機能する。
本発明の別の代替実施形態の電子デバイス７０を図４に示す。電子デバイス７０においては、ＲＩＥマスク及びＣＭＰ（化学機械研磨）研磨停止層として機能する２つの付加的な誘電体キャップ層７２及び７４が用いられる。第１の誘電体キャップ層７２は、第１の誘電体スタック３８の上に堆積させ、ＲＩＥマスク及びＣＭＰストッパとして用いるので、第１の導電体層４０及び層７２は、ＣＭＰ後にほぼ同一平面となる。第２の誘電体層７４の機能は層７２と同様であるが、層７４は第２の導電体層５０を平坦化するのに利用される。研磨停止層７４は、酸化シリコン、窒化シリコン、酸窒化シリコン、高融点金属をＴａ、Ｚｒ、Ｈｆ又はＷとする高融点金属シリコン窒化物、炭化シリコン、炭酸化シリコン（ＳｉＣＯ）、及びそれらの水素化物のような適切な誘電体材料を堆積させることができる。好ましい研磨停止層の組成物は、層７２又は７４に対してＳｉＣＨ又はＳｉＣＯＨである。第２の誘電体層７４は、同じ目的のために第２の誘電体スタック４４の上に加えることができる。
本発明のさらに別の代替実施形態の電子デバイス８０が図５に示される。この代替実施形態においては、誘電体材料の付加的な層８２を堆積させて、第２の絶縁材料層４４を２つの分離した層８４と層８６に分割する。従って、本発明の誘電体スタックから形成される層内及び層間誘電体層４４は、ビア９２と相互接続部９４の境界において層間誘電体層８４と層内誘電体層８６に分割される。付加的な拡散バリア層９６をさらに、上部誘電体層７４の上に堆積させる。この代替実施形態の電子構造体８０によってもたらされる付加的な利点は、誘電体層８２がＲＩＥエッチング・ストッパとして機能して優れた相互接続部の深さ制御を与えることである。従って、層８２の組成物は、層８６に対するエッチング選択性をもたらすように選択される。
さらに他の代替実施形態は、配線構造体内の層内又は層間誘電体として絶縁材料の層を有する電子構造体を含むことができるが、その配線構造体は、絶縁材料の第１の層に埋め込まれた金属の第１の領域と、絶縁材料の第１の層に密着した絶縁材料の第２の層に埋め込まれ、金属の第１の領域に電気的に接続する導電体の第１の領域と、導電体の第１の領域に電気的に接続し、絶縁材料の第２の層に密着した絶縁材料の第３の層に埋め込まれた導電体の第２の領域と、絶縁材料の第２の層と絶縁材料の第３の層との間の第１の誘電体キャップ層と、絶縁材料の第３の層の上の第２の誘電体キャップ層とを有する前処理された半導体基板を含み、その場合第１及び第２の誘電体キャップ層は、本発明の誘電体スタックを含む材料から形成される。
本発明のさらに他の代替実施形態には、配線構造体内の層内又は層間誘電体として絶縁材料の層を有する電子構造体が含まれるが、その配線構造体は、絶縁材料の第１の層に埋め込まれた金属の第１の領域と、絶縁材料の第１の層に密着した絶縁材料の第２層に埋め込まれ、金属の第１の領域と電気的に接続する導電体の第１領域と、導電体の第１の領域と電気的に接続し、絶縁材料の第２層に密着した絶縁材料の第３の層に埋め込まれた導電体の第２の領域と、絶縁材料の第２及び第３の層のうちの少なくとも１つの上に堆積させた本発明の誘電体スタックから形成される拡散バリア層とを有する前処理された半導体基板を含む。
さらに他の代替実施形態には、配線構造体内の層内又は層間誘電体として絶縁材料の層を有する電子構造体が含まれるが、その配線構造体は、絶縁材料の第１の層に埋め込まれた金属の第１の領域と、絶縁材料の第１の層に密着した絶縁材料の第２の層に埋め込まれ、金属の第１の領域と電気的に接続した導電体の第１の領域と、導電体の第１の領域と電気的に接続し、絶縁材料の第２層と密着した絶縁材料の第３の層に埋め込まれた導電体の第２領域と、絶縁材料の第２の層の上の反応性イオン・エッチング（ＲＩＥ）ハードマスク／研磨停止層と、ＲＩＥハードマスク／研磨停止層の上の拡散バリア層とを有する前処理された半導体基板を含み、その場合ＲＩＥハードマスク／研磨停止層及び拡散バリア層は本発明の誘電体スタックから形成される。
さらに他の代替実施形態には、配線構造体内の層内又は層間誘電体として絶縁材料の層を有する電子構造体が含まれるが、その配線構造体は、絶縁材料の第１の層に埋め込まれた金属の第１の領域と、絶縁材料の第１の層に密着した絶縁材料の第２の層に埋め込まれ、金属の第１の領域に電気的に接続する導電体の第１の領域と、導電体の第１の領域に電気的に接続し、絶縁材料の第２の層に密着した絶縁材料の第３の層に埋め込まれた導電体の第２の領域と、絶縁材料の第２層の上の第１のＲＩＥハードマスク／研磨停止層と、第１のＲＩＥハードマスク／研磨停止層の上の第１の拡散バリア層と、絶縁材料の第３の層の上の第２のＲＩＥハードマスク／研磨停止層と、第２のＲＩＥハードマスク／研磨停止層の上の第２の拡散バリア層とを有する前処理された半導体基板を含み、その場合ＲＩＥハードマスク／研磨停止層及び拡散バリア層は本発明の誘電体スタックから形成される。
本発明のさらに他の代替実施形態には、すぐ上に記述されたものと類似しているが、層間誘電体層と層内誘電体層の間に配置される本発明の誘電体スタックから形成される誘電体キャップ層をさらに含んだ、配線構造体内の層内又は層間誘電体として絶縁材料の層を有する電子構造体が含まれる。
本発明はまた、低ｋ誘電体を含むものに加えて、別の材料のスタックを企図していることに留意されたい。その場合、本発明は、約１×１０−１０ｍ／秒又はそれ以上の亀裂速度を有する１つ又は複数の膜と、この１つ又は複数の膜内にあるか又はそれに直接接触し、該１つ又は複数の膜の亀裂速度を１×１０−１０ｍ／秒より小さな値に減少させる少なくとも１つのナノ層とを有する材料のスタックを提供する。
この実施形態において、スタックは、第１の誘電体前駆体を第１の材料前駆体で置き換えること以外は、上述の方法を用いて作成される。例えば、金属酸化物基板上に形成される金属スタックは、金属スタックがＡｕ含有前駆体から堆積させたＡｕを含むように設けることができる。
本発明は、その好ましい実施形態に関して詳細に示され説明されたが、形態及び細部における前述及びその他の変更を本発明の精神及び範囲から逸脱することなく施すことができることを当業者は理解するであろう。それ故に、本発明は、説明され示された通りの形態及び細部に限定されるべきではなく、添付の特許請求の範囲内に含まれることが意図されている。
低ｋ誘電体スタック及びその製造方法は、集積回路の製造に有用であり、例えば層間又は層内誘電体層、キャップ層及び／又はハードマスク若しくは研磨停止層を含む半導体構造体の低ｋ絶縁のために特に有用である。
本発明の誘電体スタックを示す（断面図による）図である。 本発明の低ｋ誘電体スタックを層内誘電体層及び層間誘電体層の両方として含む本発明の電子デバイスの拡大断面図である。 本発明の誘電体スタックの上に堆積させた追加の拡散バリア誘電体キャップ層を有する図２の電子構造体の拡大断面図である。 研磨停止層の上に堆積させた追加のＲＩＥハードマスク／研磨停止誘電体キャップ層及び誘電体キャップ拡散バリア層を有する図３の電子構造体の拡大断面図である。 本発明の誘電体スタック上に堆積させた追加のＲＩＥハードマスク／研磨停止誘電体層を有する図４の電子構造体の拡大断面図である。
符号の説明
１０：基板
１２：誘電体スタック
１４：誘電体材料（低ｋ誘電体膜）
１６：ナノ層
３０、６０、７０、８０：電子デバイス
３２：シリコン基板
３４：絶縁材料層
３８、４４：誘電体スタック（絶縁層）
４０：導電体層
５０：導電体領域
６２、７２，７４：誘電体キャップ層
８２、８４、８６：誘電体層
９２：ビア
９４：相互接続部
９６：拡散バリア層

Claims (29)

  1. ３.０又はそれ以下の誘電率を有する少なくとも１つの誘電体材料（１４）と、Ｓｉ及びＯ原子を含む少なくとも１つのナノ層（１６）とを有する誘電体スタック（１２）。
  2. 前記少なくとも１つの誘電体材料（１４）は、少なくともＣ、Ｏ及びＨ原子を含む有機誘電体、Ｓｉ、Ｏ、及びＨ原子、そして随意にＣ原子を含む無機誘電体、又はこれらの混合物及びこれらの多層を含む、請求項１に記載の誘電体スタック（１２）。
  3. 前記少なくとも１つの誘電体材料（１４）は、三次元ネットワークで結合したＳｉ、Ｃ、Ｏ及びＨ原子を含んだ無機誘電体を含む、請求項１に記載の誘電体スタック（１２）。
  4. 前記少なくとも１つの誘電体材料（１４）は、多孔質、非多孔質又はこれらの組合せである、請求項１に記載の誘電体スタック（１２）。
  5. 前記少なくとも１つのナノ層（１６）は、ナノメートル域の厚さを有する、請求項１に記載の誘電体スタック（１２）。
  6. 前記少なくとも１つのナノ層（１６）は、Ｓｉ及びＯ原子、並びに隋意にＣ、Ｎ及びＨ原子を含む、請求項１に記載の誘電体スタック（１２）。
  7. 前記少なくとも１つのナノ層（１６）は、ＳｉＣＯＨ、ＳｉＣＯＨＮ、ＳｉＯ２、ＳｉＣＯｘ又はＳｉＯＮを含む、請求項６に記載の誘電体スタック（１２）。
  8. 前記少なくとも１つのナノ層（１６）を含む前記少なくとも１つの誘電体材料（１４）は、１．２μｍにおいて１×１０−１０ｍ／秒より小さな亀裂速度を有する、請求項１に記載の誘電体スタック（１２）。
  9. 前記少なくとも１つのナノ層（１６）を含む前記少なくとも１つの誘電体材料（１４）は、６０ＭＰａより小さな応力、７.５ＧＰａより大きな弾性率、及び１.０より大きな硬度を有する、請求項１に記載の誘電体スタック（１２）。
  10. ３.０又はそれ以下の誘電率を有する少なくとも１つの誘電体材料（１４）と、Ｓｉ及びＯ原子を含む少なくとも１つのナノ層（１６）とを有する誘電体スタック（１２）を含む、基板上に配置された相互接続構造体。
  11. 前記誘電体スタック（１２）は、層間誘電体、層内誘電体、キャップ層、ハードマスク／研磨停止層又はこれらの任意の組合せである、請求項１０に記載の相互接続構造体。
  12. 前記少なくとも１つの誘電体材料（１４）は、少なくともＣ、Ｏ及びＨ原子を含む有機誘電体、Ｓｉ、Ｏ及びＨ原子、そして随意にＣ原子を含む無機誘電体、又はこれらの混合物及び多層を含む、請求項１０に記載の相互接続構造体。
  13. 前記少なくとも１つの誘電体材料（１４）は、三次元ネットワーク構造体内で結合したＳｉ、Ｃ、Ｏ及びＨ原子を含んだ無機誘電体を含む、請求項１０に記載の相互接続構造体。
  14. 前記少なくとも１つのナノ層（１６）は、Ｓｉ及びＯ原子、並びに随意にＣ、Ｎ及びＨ原子を含む、請求項１０に記載の相互接続構造体。
  15. 前記少なくとも１つのナノ層（１６）は、ＳｉＣＯＨ、ＳｉＣＯＨＮ、ＳｉＯ２、ＳｉＣＯｘ又はＳｉＯＮを含む、請求項１０に記載の相互接続構造体。
  16. 前記少なくとも１つのナノ層（１６）を含む前記少なくとも１つの誘電体材料（１４）は、１．２μｍにおいて１×１０−１０ｍ／秒より小さな亀裂速度を有する、請求項１０に記載の相互接続構造体。
  17. 前記少なくとも１つのナノ層（１６）を含む前記少なくとも１つの誘電体材料（１４）は、６０ＭＰａより小さな応力、７.５ＧＰａより大きな弾性率、及び１.０より大きな硬度を有する、請求項１０に記載の相互接続構造体。
  18. １×１０−１０ｍ／秒又はそれ以上の亀裂速度を有する１つ又は複数の膜（１４）と、前記１つ又は複数の膜（１４）と直接接触した少なくとも１つのナノ層（１６）とを含み、前記少なくとも１つのナノ層（１６）は前記１つ又は複数の膜の亀裂速度を１×１０−１０ｍ／秒より小さな値に減少させる、材料スタック。
  19. 前記少なくとも１つ又は複数の膜（１４）は金属層を含む、請求項１８に記載の材料スタック。
  20. 誘電体スタックを形成する方法であって、
    基板（１０）を反応器チャンバ内に準備するステップと、
    前記基板（１０）の表面上に低ｋ誘電体膜（１４）を、少なくとも第１の誘電体前駆体から堆積させるステップであって、前記低ｋ誘電体膜（１４）を前記堆積させるステップ中に、前記第１の誘電体前駆体はナノ層前駆体に変化し、それによってＳｉ及びＯ原子を含む少なくとも１つのナノ層（１６）が低ｋ誘電体膜（１４）に導入される、ステップと
    を含む方法。
  21. 前記反応器チャンバは、プラズマ強化化学気相堆積の反応器チャンバである、請求項２０に記載の方法。
  22. 前記誘電体前駆体はＳｉ、Ｃ、Ｏ及びＨ原子を含む、請求項２０に記載の方法。
  23. 前記ナノ層前駆体はＣ、Ｎ又はＨの内の少なくとも１つをさらに含む、請求項２０に記載の方法。
  24. 前記誘電体膜（１４）の前記堆積ステップは、基板の温度を２００℃と４２５℃の間に設定するステップと、高周波ＲＦ電力密度を０．１Ｗ／ｃｍ２と２．５Ｗ／ｃｍ２の間に設定するステップと、第１の液体前駆体の流速を１００ｍｇ／分と５０００ｍｇ／分の間に設定するステップと、随意に第２の液体前駆体の流速を５０ｍｇ／分から１０，０００ｍｇ／分までの間に設定するステップと、随意に第３の液体前駆体の流速を２５ｍｇ／分から４０００ｍｇ／分までの間に設定するステップと、随意に不活性キャリアガスの流速を５０ｓｃｃｍから５０００ｓｃｃｍまでの間に設定するステップと、反応器の圧力を１０００ｍＴｏｒｒと７０００ｍＴｏｒｒの間の圧力に設定するステップと、高周波ＲＦ電力を７５Ｗと１０００Ｗの間に設定するステップと、隋意に低周波電力を３０Ｗと４００Ｗの間に設定するステップとを含む、請求項２０に記載の方法。
  25. 前記誘電体前駆体は、１，３，５，７−テトラメチルシクロテトラシロキサン（「ＴＭＣＴＳ」又は「Ｃ４Ｈ１６Ｏ４Ｓｉ４」）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、ジエチルメトキシシラン（ＤＥＭＯＳ）、又は関連する環状及び非環状シラン及びシロキサンを含む、請求項２２に記載の方法。
  26. 前記ナノ層前駆体は、１，３，５，７−テトラメチルシクロテトラシロキサン（「ＴＭＣＴＳ」又は「Ｃ４Ｈ１６Ｏ４Ｓｉ４」）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、ジエチルメトキシシラン（ＤＥＭＯＳ）、シラン、ヘキサメチルジシラザン（ＨＭＤＳ）又は関連する環状及び非環状シラン及びシロキサンを含む、請求項２０に記載の方法。
  27. 前記堆積ステップ中にポロゲンを導入するステップをさらに含む、請求項２０に記載の方法。
  28. 前記少なくとも１つのナノ層（１６）を含む前記誘電体膜（１４）に後処理ステップを施すステップをさらに含む、請求項２０に記載の方法。
  29. 前記後処理ステップは、熱、電子線、プラズマ、マイクロ波、ＵＶ及びレーザーから成る群から選択されるエネルギー源を利用するステップを含む、請求項２８に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004049A (ja) * 2008-06-23 2010-01-07 Applied Materials Inc 低誘電率膜特性の回復
JP2011049217A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置及びその製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288292B2 (en) * 2003-03-18 2007-10-30 International Business Machines Corporation Ultra low k (ULK) SiCOH film and method
US7622378B2 (en) 2005-11-09 2009-11-24 Tokyo Electron Limited Multi-step system and method for curing a dielectric film
US20070210421A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Semiconductor device fabricated using a carbon-containing film as a contact etch stop layer
US8956457B2 (en) * 2006-09-08 2015-02-17 Tokyo Electron Limited Thermal processing system for curing dielectric films
US20090061649A1 (en) * 2007-08-28 2009-03-05 International Business Machines Corporation LOW k POROUS SiCOH DIELECTRIC AND INTEGRATION WITH POST FILM FORMATION TREATMENT
US20090061237A1 (en) * 2007-08-28 2009-03-05 International Business Machines Corporation LOW k POROUS SiCOH DIELECTRIC AND INTEGRATION WITH POST FILM FORMATION TREATMENT
US20090075491A1 (en) * 2007-09-13 2009-03-19 Tokyo Electron Limited Method for curing a dielectric film
US20090226694A1 (en) * 2008-03-06 2009-09-10 Tokyo Electron Limited POROUS SiCOH-CONTAINING DIELECTRIC FILM AND A METHOD OF PREPARING
US7977256B2 (en) 2008-03-06 2011-07-12 Tokyo Electron Limited Method for removing a pore-generating material from an uncured low-k dielectric film
US7858533B2 (en) * 2008-03-06 2010-12-28 Tokyo Electron Limited Method for curing a porous low dielectric constant dielectric film
US20090226695A1 (en) * 2008-03-06 2009-09-10 Tokyo Electron Limited Method for treating a dielectric film with infrared radiation
US20090324928A1 (en) * 2008-06-26 2009-12-31 Vijayakumar Ramachandrarao Forming ultra low dielectric constant porous dielectric films and structures formed thereby
US20100015816A1 (en) * 2008-07-15 2010-01-21 Kelvin Chan Methods to promote adhesion between barrier layer and porous low-k film deposited from multiple liquid precursors
US8895942B2 (en) * 2008-09-16 2014-11-25 Tokyo Electron Limited Dielectric treatment module using scanning IR radiation source
US20100065758A1 (en) * 2008-09-16 2010-03-18 Tokyo Electron Limited Dielectric material treatment system and method of operating
US8492239B2 (en) 2010-01-27 2013-07-23 International Business Machines Corporation Homogeneous porous low dielectric constant materials
US8314005B2 (en) * 2010-01-27 2012-11-20 International Business Machines Corporation Homogeneous porous low dielectric constant materials
US9017933B2 (en) * 2010-03-29 2015-04-28 Tokyo Electron Limited Method for integrating low-k dielectrics
US8927430B2 (en) 2011-07-12 2015-01-06 International Business Machines Corporation Overburden removal for pore fill integration approach
US8541301B2 (en) 2011-07-12 2013-09-24 International Business Machines Corporation Reduction of pore fill material dewetting
US8828489B2 (en) 2011-08-19 2014-09-09 International Business Machines Corporation Homogeneous modification of porous films
US8637412B2 (en) 2011-08-19 2014-01-28 International Business Machines Corporation Process to form an adhesion layer and multiphase ultra-low k dielectric material using PECVD
US8846528B2 (en) * 2011-11-29 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of modifying a low k dielectric layer having etched features and the resulting product
US20130256894A1 (en) * 2012-03-29 2013-10-03 International Rectifier Corporation Porous Metallic Film as Die Attach and Interconnect
US9460997B2 (en) 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
CN104752333B (zh) * 2013-12-31 2018-07-03 中芯国际集成电路制造(上海)有限公司 第一金属互连层的制作方法
JP6929279B2 (ja) * 2015-10-22 2021-09-01 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ＳｉＯおよびＳｉＮを含む流動性膜を堆積させる方法
KR102312824B1 (ko) 2016-03-17 2021-10-13 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 구조들에서의 갭충전을 위한 방법들
US11133178B2 (en) 2019-09-20 2021-09-28 Applied Materials, Inc. Seamless gapfill with dielectric ALD films

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004550A1 (en) * 1999-12-13 2001-06-21 Stmicroelectronics S.A. Damascene-type interconnection structure and its production process
JP2002252228A (ja) * 2000-12-19 2002-09-06 Canon Sales Co Inc 半導体装置及びその製造方法
JP2003124209A (ja) * 2001-10-18 2003-04-25 Fujitsu Ltd ＳｉＣ：Ｈ膜の成膜方法と半導体装置の製造方法
US20030234450A1 (en) * 2000-10-25 2003-12-25 Alfred Grill Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
JP2004153266A (ja) * 2002-10-30 2004-05-27 Asm Japan Kk 積層構造体の形成方法及び絶縁膜の集積方法
WO2004083495A2 (en) * 2003-03-18 2004-09-30 International Business Machines Corporation Ultra low k (ulk) sicoh film and method
US20040258932A1 (en) * 2001-02-21 2004-12-23 National Science Council Method of reducing thick film stress of spin-on dielectric and the resulting sandwich dielectric structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858200A (en) * 1996-05-30 1999-01-12 Bridgestone Metalpha Corporation Method of and apparatus for manufacturing metallic fiber and the twine of metallic fibers, and method of coloring metallic fiber and the twine of metallic fibers
US6051321A (en) * 1997-10-24 2000-04-18 Quester Technology, Inc. Low dielectric constant materials and method
US6316167B1 (en) 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6953984B2 (en) * 2000-06-23 2005-10-11 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
TW462085B (en) * 2000-10-26 2001-11-01 United Microelectronics Corp Planarization of organic silicon low dielectric constant material by chemical mechanical polishing
US6703324B2 (en) 2000-12-21 2004-03-09 Intel Corporation Mechanically reinforced highly porous low dielectric constant films
US20020163062A1 (en) * 2001-02-26 2002-11-07 International Business Machines Corporation Multiple material stacks with a stress relief layer between a metal structure and a passivation layer
US6713874B1 (en) 2001-03-27 2004-03-30 Advanced Micro Devices, Inc. Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
US6518646B1 (en) 2001-03-29 2003-02-11 Advanced Micro Devices, Inc. Semiconductor device with variable composition low-k inter-layer dielectric and method of making
US20030134495A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Integration scheme for advanced BEOL metallization including low-k cap layer and method thereof
US20040137153A1 (en) * 2002-04-16 2004-07-15 Michael Thomas Layered stacks and methods of production thereof
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
US7132374B2 (en) * 2004-08-17 2006-11-07 Cecilia Y. Mak Method for depositing porous films

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010004550A1 (en) * 1999-12-13 2001-06-21 Stmicroelectronics S.A. Damascene-type interconnection structure and its production process
US20030234450A1 (en) * 2000-10-25 2003-12-25 Alfred Grill Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
JP2002252228A (ja) * 2000-12-19 2002-09-06 Canon Sales Co Inc 半導体装置及びその製造方法
US20040258932A1 (en) * 2001-02-21 2004-12-23 National Science Council Method of reducing thick film stress of spin-on dielectric and the resulting sandwich dielectric structure
JP2003124209A (ja) * 2001-10-18 2003-04-25 Fujitsu Ltd ＳｉＣ：Ｈ膜の成膜方法と半導体装置の製造方法
JP2005530363A (ja) * 2002-06-19 2005-10-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスの層内または層間誘電体としての超低誘電率材料
JP2004153266A (ja) * 2002-10-30 2004-05-27 Asm Japan Kk 積層構造体の形成方法及び絶縁膜の集積方法
WO2004083495A2 (en) * 2003-03-18 2004-09-30 International Business Machines Corporation Ultra low k (ulk) sicoh film and method
JP2006521019A (ja) * 2003-03-18 2006-09-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 超低ｋ（ＵＬＫ）ＳｉＣＯＨ膜および方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004049A (ja) * 2008-06-23 2010-01-07 Applied Materials Inc 低誘電率膜特性の回復
JP2011049217A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置及びその製造方法

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