CN101138085A - 具有原位嵌入的纳米层以改善机械性能的低k电介质CVD膜形成工艺 - Google Patents

具有原位嵌入的纳米层以改善机械性能的低k电介质CVD膜形成工艺 Download PDF

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Abstract

提供一种材料叠层(12)，该材料叠层(12)包含具有约1E－10米/秒或更大的断裂速度的一个或更多个膜(14)和在一个或更多个膜(14)内或与其直接接触的至少一个单层(16)，其中，至少一个单层(16)将材料叠层(12)的断裂速度降低到小于1E－10米/秒的值。一个或更多个膜(14)不限于低k电介质，而可包含诸如金属的材料。在优选的实施例中，提供具有约3.0或更小的有效介电常数k的低k电介质叠层(12)，其中，通过将至少一个纳米层(16)引入电介质叠层(12)中，叠层(12)的机械性能得到改善。在不明显增加叠层(12)内的膜的介电常数并且不需要使本发明的电介质叠层(12)经受任何后处理步骤的情况下，机械性能的改善得到实现。

Description

具有原位嵌入的纳米层以改善机械性能的低k电介质CVD膜形成工艺
技术领域
本发明涉及由一个或更多个电介质材料构成的电介质叠层，每个电介质材料具有约3.0或更低、优选约2.7或更低的较低的介电常数，其中，在电介质材料中的至少一个中存在一个或更多个纳米层。纳米层的存在提高叠层内的电介质材料的机械性能。本发明还涉及包含本发明的电介质叠层的诸如互连结构的半导体结构。本发明还涉及本发明的电介质叠层的制造方法。
背景技术
在微电子器件的制造中，集成电路利用用于使器件内的各区域互连以及用于使集成电路内的一个或更多个器件互连的多层次布线结构。常规上，形成互连结构从形成低布线层次开始，随后淀积层次间电介质层，然后是第二布线层次，其中，第一和第二布线层次可通过一个或更多个填充金属的通路被连接。
诸如二氧化硅(SiO2)的层次间和/或层次内电介质(ILD)被用于使有源元件和不同的互连信号路径相互电隔离。通过在ILD层内形成的通路进行不同的互连层次之间的电连接。一般地，通路填充有诸如铜、铝或钨的金属。
最近，对于用低介电常数(“低k”)材料代替SiO2作为互连结构中的层次内和/或层次间电介质存在很大的兴趣。“低k”意味着具有低于二氧化硅的介电常数(例如，在真空中测量时k小于约4.0)的电介质材料(有机或无机)。低k材料的例子包括：诸如热固性聚芳醚(polyarylene ether)的包含C、O和H的原子的有机电介质；和包含Si、O和H的原子和任选的C的无机电介质。后者的例子包含掺杂碳的氧化物(也称为“SiCOH”)、硅倍半氧烷(silsesquioxane)、有机硅烷和其它的类似的含Si材料。
由于低k材料降低互连电容，因此希望使用低k材料作为互连结构中的绝缘体。因此，低k材料增加信号传播速度，同时减少互连结构中的串扰噪声和功率耗散。
使用低k材料的主要问题在于，它们缺少机械刚度并在受到热和机械应力时容易断裂。即，现有技术中的低k电介质表现出较高的断裂(crack)速度(在1.2μm的膜厚的情况下为约1E-10米/秒或更大的量级)和应力(约60MPa或更大的量级)，同时表现出低较的模量(约7.5GPa或更低的量级)和硬度(约1GPa或更低的量级)。随着材料的介电常数降低，这些机械性能变得更差。例如，多孔低k材料的断裂速度、应力、模量和硬度比其相应的非多孔低k材料差。
经过较长的时间，低k电介质的较差的机械性能会导致器件失效或劣化。例如，具有较高的断裂速度的电介质膜在进一步的处理和使用中具有较高的在所述膜内形成断裂(crack)的趋向，这大大降低包含这种膜的半导体器件的可靠性。
已在现有技术中通过对膜进行淀积后处理实现了低k电介质的改进的机械性能。例如，使用热、UV光、电子束辐射、化学能或它们的组合的固化或处理已被用于使低k电介质材料稳定以及提高其机械性能。虽然这些淀积后处理是可能的，但它们增加额外的处理步骤并由此增加电介质膜的制造成本。
与断裂形成相关的上述问题不仅仅限于低k电介质，而是适用于受到热和机械应力时变得易碎的其它材料。
鉴于以上说明，存在提供电介质叠层的需求，其中，在不需要对电介质叠层进行任何淀积后处理的情况下诸如断裂速度、应力、模量和硬度的机械性能就可得到提高。
发明内容
本发明提供具有约3.0或更小、优选约2.7或更小的有效介电常数k的低k电介质叠层，其中，叠层的机械性能在不明显增加叠层内的膜的介电常数的情况下得到改善。机械性能的改善在不需要使本发明的电介质叠层经受任何后处理步骤的情况下得到实现。
特别地，本发明提供包含至少一个低k电介质材料和存在于至少一个低k电介质材料内的至少一个纳米层的低k电介质叠层。术语“纳米层”在本发明中被用于表示厚度处于纳米范围的层。
本发明的纳米层是原位形成的，并且它们一般包含至少Si和O的原子和任选的C、N和H。本发明的纳米层的示例性例子包含但不限于：SiCOH、SiCOHN、SiO2、SiCOH、SiON、SiCOx或它们的多个层。
广义上，本发明提供一种电介质叠层，该电介质叠层包括具有约3.0或更小的介电常数的至少一个电介质材料和至少包含Si和O的原子的至少一个纳米层，该纳米层存在于至少一个低k电介质材料内或与其直接接触。
本发明还涉及包含本发明的电介质膜作为层次间或层次内电介质、保护层和/或硬掩模/抛光停止层的诸如互连结构的电子结构。
特别地，本发明的电子结构包含预处理的半导体衬底，该电子结构具有：被嵌入第一绝缘材料层内的第一金属区、被嵌入第二绝缘材料层内的第一导体区，第二绝缘材料层与第一绝缘材料层紧密接触，并且第一导体区与第一金属区电连通；和与第一导体区电连通并被嵌入第三绝缘材料层中的第二导体区，第三绝缘材料层与第二绝缘材料层紧密接触。
在以上结构中，绝缘层中的每一个可包含本发明的低k电介质叠层。
电子结构还可包含位于第一绝缘材料层和第二绝缘材料层之间的电介质保护层，并且，还可包含位于第二绝缘材料层和第三绝缘材料层之间的电介质保护层。电子结构还可包含第二绝缘材料层和第三绝缘材料层之间的第一电介质保护层和第三绝缘材料层的顶部上的第二电介质保护层。
在一些实施例中，电介质保护层本身可包含本发明的低k电介质叠层。
电子结构还可包含淀积于第二和第三绝缘材料层中的至少一个上的电介质材料的扩散阻挡层。电子结构还可包含用作RIE硬掩模/抛光停止层的第二绝缘材料层的顶部上的电介质层和电介质RIE硬掩模/抛光停止层的顶部上的电介质扩散阻挡层。电子结构还可包含第二绝缘材料层的顶部上的第一电介质RIE硬掩模/抛光停止层、第一电介质抛光停止层的顶部上的第一电介质RIE扩散阻挡层、第三绝缘材料层的顶部上的第二电介质RIE硬掩模/抛光停止层和第二电介质抛光停止层的顶部上的第二电介质扩散阻挡层。电介质RIE硬掩模/抛光停止层也可由本发明的低k电介质叠层构成。
本发明还涉及本发明的电介质叠层的制造方法。特别地，本发明的方法包括：
将衬底设置在反应器室内；和
从至少第一电介质前体将低k电介质膜淀积到所述衬底的表面上，其中，在所述淀积过程中，所述第一电介质前体变成纳米层前体，由此，包含至少Si和O的原子的至少一个纳米层被引入低k电介质膜。
应当注意，除了包含低电介质的那些以外，本发明还设想其它的材料叠层。在这种情况下，本发明提供包含一种材料叠层，该材料叠层包含具有约1E-10米/秒或更大的断裂速度的一个或更多个膜和在所述一个或更多个膜内或与其直接接触的至少一个单层，其中，所述至少一个单层将所述一个或更多个膜的所述断裂速度降低到小于1E-10米/秒的值。
在该实施例中，除了用第一材料前体代替第一电介质前体以外，通过使用上述的方法制作叠层。例如，在金属氧化物衬底上形成的金属叠层可被提供，其中，金属叠层由从含Au的前体淀积的Au构成。
附图说明
图1是示出本发明的电介质叠层的图示(通过断面图)。
图2是本发明的电子器件的放大的断面图，该电子器件包含本发明的低k电介质叠层作为层次内电介质层和层次间电介质层。
图3是图2的电子结构的放大的断面图，该电子结构具有设置在本发明的电介质叠层的顶部的附加的扩散阻挡电介质保护层。
图4是图3的电子结构的放大的断面图，该电子结构具有附加的RIE硬掩模/抛光停止电介质保护层和在抛光停止层的顶部淀积的电介质保护扩散阻挡层。
图5是图4的电子结构的放大的断面图，该电子结构具有淀积于本发明的电介质叠层的顶部上的附加的RIE硬掩模/抛光停止电介质层。
具体实施方式
现在通过参照伴随本申请的附图更详细地说明提供包含一个或更多个具有改善的机械性能(包含断裂速度、应力、延长模量和硬度)的低k电介质材料的电介质叠层(stack)及其制造方法的本发明。提供各个附图是出于解释目的，因此它们不按比例绘制。
注意，以下的说明讨论包含被嵌入一个或更多个低k电介质膜中的纳米层的电介质叠层的形成。虽然电介质叠层形成被说明和示出，但在高度易于断裂的其它膜中加入纳米层也在这里被设想。在这种情况下，用诸如包含金属的前体(precursor)的任何常规的材料前体代替以下说明的电介质前体。在其它材料的淀积过程中，材料前体变为用于形成纳米层的纳米层前体，在纳米层形成后，材料前体(与第一种相同或不同)再次被使用。
首先参照图1，该图1示出在在衬底10的表面上形成本发明的低k(约3.0或更小、优选2.7或更小的介电常数)电介质叠层12后提供的结构。结合衬底10使用的术语“衬底”包含：半导体材料、绝缘材料、导电材料或它们的任意组合，包括多层结构。因此，例如，衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。半导体衬底10还可包含诸如例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)的分层衬底。
当衬底10是绝缘材料时，绝缘材料可以是有机绝缘体、无机绝缘体或它们的组合，包括多层。当衬底10是导电材料时，衬底10可包含：例如，多晶硅、元素金属、元素金属的合金、金属硅化物、金属氮化硅和它们的组合，包括多层。
在一些实施例中，衬底10包含半导体材料和绝缘材料的组合、半导体材料和导电材料的组合或半导体材料、绝缘材料和导电材料的组合。
当衬底10包含半导体材料时，一个或更多个诸如互补金属氧化物半导体(CMOS)器件的半导体器件可在其上被制造。为了清楚起见，在本申请的附图中没有示出该一个或更多个半导体器件。
低k电介质叠层12可包含具有约3.0或更小的介电常数的任意电介质材料。优选地，低k电介质叠层12包含介电常数为约2.7或更小、优选约2.5或更小的电介质材料。术语“电介质叠层”被用于表示包含至少一个具有所述低k值的电介质膜(或材料)的结构。在图1所示的示图中，电介质叠层12包含六个膜层14，其中，纳米层16将膜层中的每一个分开。该示图是示例性的，决不限制可在本发明的电介质叠层中存在的电介质膜或纳米层的数量。膜叠层内的电介质材料可包含相同或不同、优选相同的低k电介质材料。
可在叠层12内存在的低k电介质膜可以是多孔膜、非多孔膜或多孔膜和非多孔膜的组合。当多孔电介质膜被使用时，其介电常数小于相同电介质膜的非多孔型。优选地，叠层内的低k电介质膜(或材料)中的每一个是多孔的。一般通过在淀积过程中引入生孔剂(porogen)形成孔隙，这些生孔剂在淀积后通过使用固化工艺被去除。在一些实施例中，使用的前体中的一种可以是生孔剂材料。
可在本发明中使用的电介质膜(或材料)的例子包含但不限于：诸如热固性聚芳醚的包含C、O和H的原子的有机电介质；和/或包含Si、O和H的原子和任选的C的无机电介质。后者的例子包含掺杂碳的氧化物(也称为“SiCOH”)、硅倍半氧烷、有机硅烷和其它的类似的含Si材料。术语“聚芳烯醚”这里用于表示通过键(bond)、稠环(fusedring)或诸如氧、硫、砜、亚砜、羰基等的不活泼的结合的基团结合在一起的芳基部分(aryl moieties)或不活泼地置换的芳基部分(inertlysubstituted aryl moieties)。
上述的没有本发明的纳米层的淀积的电介质材料一般具有与其相关的较差的机械性能。具体地说，上述的没有纳米层的淀积的材料在1.2μm的膜厚的情况下具有约1E-10米/秒或更大的断裂速度、具有约60MPa或更大的应力、具有约7.5GPa的模量或更小的模量并具有约1GPa或更低的硬度。当材料的电介质减少时，这些机械性能变差。例如，多孔低k材料的断裂速度、应力、模量和硬度比其相应的非多孔低k材料差。
通过将衬底10放入诸如等离子增强的化学气相淀积(PECVD)的反应器室内淀积电介质叠层12。除了PECVD，本发明还设想可以利用化学气相淀积(CVD)、高密度等离子(HDP)淀积、脉冲PECVD、旋转涂布(spin-on application)或其它的相关的方法形成电介质叠层12。如以下更详细地说明的那样，上面限定的具有低k的电介质材料然后被淀积。在电介质膜14的淀积过程中，条件被改变，使得形成至少一个包含至少Si和O的原子的纳米层16。通过停止前体流动并用纳米层前体流动替代它，实现这一点。在形成纳米层后，纳米层前体流体被停止，并且电介质前体可然后被引入反应器中。能够在形成纳米层后切换电介质前体，以提供与前面形成的电介质层的成分不同的成分。
淀积的电介质叠层12的厚度可改变；淀积的低k电介质叠层12的典型范围为约50nm至约5μm，约100nm至约1.5μm的厚度是更典型的。
被引入膜叠层12中的纳米层16具有纳米范围内的厚度。一般地，纳米层16具有约1至约100nm的厚度，约2至约10nm的厚度是更典型的。本发明的纳米层16是包含至少Si和O的原子和任选的C、H和N的原位(in-situ)纳米层。本发明的纳米层的示例性例子包含SiCOH、SiCOHN、SiO2、SiCOx、SiON或它们的多层。给定的电介质叠层12内的各纳米层16的成分可以相同或不同。
在纳米层16与电介质材料14结合后，本发明的叠层12内的电介质材料在1.2μm下具有小于1E-10米/秒的断裂速度、一般在1.2μm的膜厚下具有约1E-8至约1E-10米/秒的断裂速度、具有小于60MPa、一般为约30至约50MPa的应力、具有大于7.5GPa、一般为约8至约13GPa的模量、并具有大于1GPa、一般为约1.5至约2.0GPa的硬度。上述值是本发明的叠层经受任何后处理步骤之前的淀积的材料的值。包含嵌入的纳米层16的本发明的叠层12的这些值是对现在技术中的不包含任何嵌入的纳米层的淀积的电介质膜的改进。
一般地，低k电介质材料14是通过使用在共同受让的美国专利No.6147009、No.6312793、No.6441491、No.6437443、No.6541398、No.6479110B2和No.6497963中公开的处理技术淀积的SiCOH电介质，在此加入这些专利的内容作为参考。
具体地说，通过以下步骤形成SiCOH电介质膜：至少将包含Si、C、O和H的原子的例如电介质前体的第一前体(液体、气体或蒸汽)和诸如He或Ar的不活泼载体提供到反应器内，优选反应器为PECVD反应器；然后通过利用对于形成SiCOH电介质材料有效的条件将从所述第一前体得到的膜淀积到适当的衬底上。本发明还将第一前体与诸如O2、CO2或它们的组合的氧化剂混合，由此使反应器内的反应剂稳定，并提高在衬底10上淀积的低k电介质材料的均匀性。
除了第一前体，包含C、H的原子和任选的O、F和N的第二前体(气体、液体或蒸汽)可被使用。任选地，包含Ge的第三前体(气体、液体或气体)也可被使用。
优选地，第一前体选自诸如1，3，5，7-四甲基环四硅氧烷(tetramethylcyclotetrasiloxane)(“TMCTS”或“C4H16O4Si4”)、八甲基环四硅氧烷(octamethylcyclotetrasiloxane)(OMCTS)、二乙氧基甲基硅烷(diethoxymethylsilane)(DEMS)、二甲基二甲氧基硅烷(dimethyldimethoxysilane)(DMDMOS)、二乙基甲氧基硅烷(diethylmethoxysilane)(DEDMOS)的包含SiCOH成分的具有环结构的有机分子和有关的环状和非环状硅烷和硅氧烷等。
可在形成SiCOH低k电介质中使用的第二前体是碳氢化合物分子。虽然诸如例如乙烯的任何碳氢化合物分子可被使用，但优选第二前体选自由具有环结构、优选具有多于一个的存在于分子中的环或具有固定到环上的支链的碳氧化合物分子构成的基团。特别有用的是包含稠环的物质种类，这些稠环中的至少一个包含杂环原子、优选氧。在这些物质种类中，最合适的是包含给予明显的环应变(ring strain)的尺寸的环即3个或4个原子和/或7个或更多个原子的环。特别有吸引力的是诸如氧化环戊烯(cyclopentene oxide)(“CPO”或“C5H8O”)的称为氧杂双环(oxabicyclic)的一类化合物中的品种。包含固定到碳氢化合物环上的支链叔丁基(t-丁基)和异丙基(i-丙基)基团的分子也是有用的；该环可以是饱和的或不饱和的(包含C＝C双键)。可以从恰当的氢化物或包含源Ge的任何其它反应物形成第三前体。
在本发明的优选实施例中，可通过使用包括以下步骤的方法淀积被用作本发明的叠层中的低k电介质的SiCOH电介质膜：设置平行板反应器，该反应器具有约85cm2至约750cm2的衬底卡盘(chuck)的导电区域，并在衬底和顶电极之间具有约1cm至约12cm的间隙。高频RF功率以约0.45MHz至约200MHz的频率被施加到电极中的一个上。任选地，附加的低频功率可被施加到电极中的一个上。
用于淀积步骤的条件可根据SiCOH电介质膜的希望的最终的电介电常数改变。宽泛地说，用于提供具有约2.7或更小的介电常数的包含Si、C、O和H的元素的稳定的电介质材料的条件包括：设置约200℃至约425℃的衬底温度；设置约0.1W/cm2至约2.5W/cm2的高频RF功率密度；设置约100mg/分钟至约5000mg/分钟的第一液体前体流率、任选地设置约50mg/分钟至约10000mg/分钟的第二液体前体流率；任选地设置约25mg/分钟至约4000mg/分钟的第三液体前体流率；任选地设置约50sccm至约5000sccm的诸如氦气(和/或氩气)的不活泼载体气体的流率；设置约1000毫托至约7000毫托的压力的反应器压力；和设置约75W至约1000W的高频RF功率。任选地，约30W至约400W的低频功率可被添加到等离子上。当衬底卡盘的导电区域改变因子X时，被施加衬底夹盘上的RF功率也改变因子X。
当氧化剂被用于本发明中时，它以约10sccm至约1000sccm的流率流入PECVD反应器中。
虽然在以上的例子中使用液体前体，但在本领域中公知，有机硅气相前体(诸如三甲基硅烷)也可被用于淀积。在低k电介质膜12的淀积过程中也可包含在随后的固化步骤中导致膜12内的随后的孔隙形成的生孔剂。
在本发明的优选实施例中，叠层内的低k电介质膜是包含共价结合的三维网络的Si、C、O和H的原子并具有不大于约2.8的介电常数的氢化氧化硅碳材料(例如，SiCOH)。三键网络可包括包含Si-O、Si-C、Si-H、C-H和C-C键的共价结合的三维环结构。术语“三维”被用于说明Si、C、O和H原子沿x、y和z方向被互连和交联的聚合结构。
本发明的叠层12中的低k电介质膜14可包含F和N，并可任选地具有部分被Ge原子置换的Si原子。低k电介质膜14可包含直径为约0.3至约50纳米、最优选直径为约0.4至约10纳米的分子级孔穴(即，纳米尺寸的孔隙)，从而将膜的介电常数降低到低于约2.0的值。低k电介质膜14的纳米尺寸的孔隙占据材料的体积的约0.5％至约50％。
当低k电介质膜14是SiCOH电介质时，它一般包含约5至约40原子百分比的Si、约5至约45原子百分比的C、约0至约50原子百分比的O和约10至约55原子百分比的H。
通过将被引入反应器室内的前体改变为能够形成本发明的纳米层16的前体，在低k电介质膜14的淀积过程中引入纳米层16。具体地说，纳米层前体包括包含至少Si或Si和O的原子以及任选的C、N和H的固体、液体或气体。纳米层的例子包含1，3，5，7-四甲基环四硅氧烷(“TMCTS”或“C4H16O4Si4”)、八甲基环四硅氧烷(OMCTS)、二乙氧基甲基硅烷(DEMS)、二甲基二甲氧基硅烷(DMDMOS)、二乙基甲氧基硅烷(DEDMOS)、硅烷、六甲基二硅氮烷(hexamethyldisilazane)(HMDS)或有关的环状和非环状硅烷和硅氧烷。
用于形成纳米层16的条件包括：设置约200℃至约425℃的衬底温度；设置约0.1W/cm2至约2.5W/cm2的高频RF功率密度；设置约600mg/分钟至约2500mg/分钟的纳米层前体流率、任选地设置约50sccm至约5000sccm的诸如氦气(和/或氩气)的不活泼载体气体的流率；任选地设置约600至约2500sccm的氧化剂流率；设置约1000毫托至约7000毫托的压力的反应器压力；和设置约75W至约1000W的高频RF功率。任选地，约30W至约400W的低频功率可被添加到等离子上。
如上面指示的那样，与不包含嵌入其中的任何纳米层的相当的(淀积的)电介质叠层相比，本发明的(淀积的)电介质叠层12在断裂速度、应力、模量和硬度方面具有提高的机械性能。通过使其经受后处理步骤，可以实现机械性能方面的进一步的提高。后处理步骤是任选的，并且不需要对本发明的电介质叠层12执行该后处理步骤。
如果希望的话，可通过利用诸如热、电子束、等离子、微波或诸如UV或激光的任选的辐射的能源执行本发明的电介质叠层12的后处理。上述能源的组合也可被用于本发明中。
热能源包含诸如例如加热元件或灯的可将淀积的电介质叠层12加热到达450℃的温度的任何的源。更优选地，热能源能够将SiCOH电介质叠层12加热到约200℃至约450℃的温度、更优选加热到约350℃至约425℃的温度。该热处理工艺可被实施不同的时长，时长一般为约0.5分钟至约300分钟。热处理步骤一般在存在He、Ar、Ne、Xe、N2或它们的混合物的情况下被执行。热处理步骤可被称为退火步骤，在该退火步骤中，快速热退火、炉退火、激光退火或尖峰(spike)退火条件被使用。
在一些实施例中，热处理步骤可在存在诸如例如H2或碳氢化合物的包含氢源气体的气体混合物的情况下被执行。在另一些实施例中，热处理步骤可在存在包含低于1000ppm的非常低的部分压力的O2和H2O的气体混合物的情况下被执行。
通过利用可产生具有约500至约150nm的波长的光执行UV光处理步骤，以照射衬底，同时晶片温度保持在达450℃，200℃～450℃的温度是优选的，350℃～425℃的温度是更优选的。具有>370nm的辐射具有不足以分解或激活重要的键的能量，因此，波长范围150～370nm是优选的范围。通过使用文献数据和在淀积的膜上测量的吸收谱发现，由于电介质叠层内的电介质材料的劣化，因此<170nm辐射可能不是有利的。并且，由于来自310～370nm的相对较低的每个光子的能量，因此能量范围310～370nm不如范围150～310nm有用。在150～310nm范围内，淀积的叠层的吸收谱和叠层内的膜性能(诸如疏水性)的最小劣化的最佳叠加(overlap)可被任选地使用，以选择用于改变电介质的性能的UV谱的最有效区域。
UV光处理步骤可在不活泼气体、氢源气体或使用上述部分压力范围的O2和H2O的气体混合物内被执行。
通过利用能够在晶片上产生均匀的电子通量的源执行电子束处理步骤，使得能量为0.5～25keV，电流密度为0.1～100mA/cm2(优选1～5mA/cm2)，同时晶片温度保持在达450℃，200℃～450℃的温度是优选的，350℃～425℃的温度是更优选的。在电子束处理步骤中使用的电子的优选剂量为50～500微库仑/cm2，100～300微库仑/cm2范围是优选的。电子束处理步骤可在不活泼气体、氢源气体或使用上述部分压力范围的O2和H2O的气体混合物内被执行。
通过能够产生原子氢(H)和任选的CH3或其它碳氢原子团的源执行等离子处理步骤。在直接等离子曝露上优选下游等离子源。在等子处理中，晶片温度保持在达450℃的温度，200℃～450℃的温度是优选的，350℃～425℃的温度是更优选的。
通过将可产生等离子的气体引入反应器并然后将其转换成等离子，执行等离子处理步骤。可被用于等离子处理的气体包括：诸如Ar、N、He、Xe或Kr的不活泼气体，He是优选的；氢或有关的原子氢的源、甲烷、甲基硅烷、有关的CH3基团的源和它们的混合物。等离子处理气体的流率可根据被使用的反应器系统改变。室压的范围可以为0.05～20托，但优选的压力操作范围是1～10托。等离子处理步骤进行一般为约1/2～至约10分钟的时长，但在本发明内可使用更长的时间。
RF或微波功率源一般被用于产生上述等离子。RF功率源可在高频范围(约100W或更大的量级)、低频范围(小于250W)中的任一范围下操作，或者它们的组合可被使用。高频功率密度的范围可为0.1～2.0W/cm2，但优选的操作范围为0.2～1.0W/cm2。低频功率密度的范围可为0.1～1.0W/cm2，但优选的操作范围为0.2～0.5W/cm2。选择的功率级必须足够低，以避免曝露的电介质表面的明显的溅射蚀刻(<5纳米去除)。
除了以上的源，深紫外线(DUV)激光源也可被使用。用于处理淀积的膜的激光源一般是根据激光气体混合物在几种DUV波长中的一种下操作的受激准分子激光器。例如，产生308nm辐射的XeF激光器可被使用。并且，产生248nm辐射的KrF激光器或产生193nm辐射的ArF激光器可被使用。受激准分子激光器可在每秒几百脉冲下操作，高达焦耳(J)的脉冲能量导致几百瓦(W)输出。
在处理淀积的膜中使用的激光器优选在脉冲模式下操作。激光束可被展开，以曝露于整个样品。作为替代方案，并且对于较大的样品，激光曝露区域可以是在样品上扫描的光栅以提供均匀的剂量。通过使用受激准分子激光器，注量限于小于5mJ/cm2每脉冲，以保证不出现烧蚀。在大于20mJ/cm2的注量水平下，受激准分子激光器的约10ns的短脉冲持续时间可导致材料烧蚀。一般使用0.1～5mJ/cm2每脉冲的激光注量水平。总剂量的变化范围可为1～10000J/cm2、优选500～2000J/cm2。通过多激光脉冲曝露实现这一点。例如，通过使用1mJ/cm2的注量106脉冲的持续时间，可获得1000J/cm2的剂量。受激准分子激光器一般在几百脉冲每秒的条件下操作。根据需要的总剂量，用于DUV激光处理的总曝露时间周期为几秒到几小时。通过使用在3mJ/cm2每脉冲的注量水平下操作的200Hz激光器在不到15分钟的时间内实现典型的500J/cm2的剂量。
上述的处理步骤是任选的，并且不需要为了实现具有良好的电子和机械性能的电介质膜执行这些步骤。但可在不明显影响电介质膜的电学和机械性能的情况下对本发明的电介质叠层使用上述处理。
可包含本发明的电介质叠层的电子器件被示于图2～5中。应当注意，图2～5所示的器件仅是本发明的示例性的例子，而无限数量的其它器件可包含本发明的电介质叠层。在以下的附图中，在本发明的电介质叠层内没有具体示出纳米层，但纳米层意味着要被包含于被称为本发明的电介质叠层的各层。
在图2中，在硅衬底32上构建的电子器件30被示出。在硅衬底32的顶部首先形成绝缘材料层34，金属的第一区36被嵌入其中。在在金属的第一区36上进行CMP工艺后，本发明的电介质叠层38被淀积在绝缘材料的第一层34和金属的第一区36的顶部。绝缘材料的第一层34可适当地由氧化硅、氮化硅、这些材料的掺杂的种类或任何其它适当的绝缘材料形成。电介质叠层38然后在光刻工艺的过程中被构图然后被蚀刻，并且导体层40被淀积于其上。在第一导体层40上的CMP工艺被实施后，本发明的电介质叠层的第二层44通过等离子增强的化学气相淀积工艺被淀积，从而与第一电介质叠层38和第一导体层40交迭。导体层40可由金属材料或非金属导电材料淀积。例如，铝或铜的金属材料或氮化物或多晶硅的非金属材料。第一导体40与金属的第一区36电连接。
在进行电介质叠层44上的光刻工艺并随后进行蚀刻和用于第二导体材料的淀积工艺之后，形成导体的第二区50。与淀积第一导体层40类似，导体的第二区50也可由金属材料或非金属材料淀积。导体的第二区50与导体的第一区40电连通，并被嵌入电介质叠层的第二层44中。电介质叠层的第二层44与电介质叠层的第一层38紧密接触。在本例子中，电介质叠层的第一层38是层次内电介质材料，而电介质叠层的第二层44为层次内和层次间电介质。基于本发明的电介质叠层的低介电常数，可以通过第一绝缘层38和第二绝缘层44实现优越的绝缘性能。
图3表示与图2所示的电子器件30类似的本发明的电子器件60，但它具有在第一绝缘材料层38和第二绝缘材料层44之间淀积的附加电介质保护层(cap layer)62。电介质保护层62可适当地由诸如氧化硅、氮化硅、氧氮化硅、难熔金属为Ta、Zr、Hf或W的难熔金属氮化硅、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiCO)和它们的氢化化合物的材料形成。附加的电介质保护层62用作用于防止第一导体层40扩散进入第二绝缘材料层44或进入下面的各层特别是进入层34和32中的扩散阻挡层。
本发明的电子器件70的另一替代性实施例被示于图4中。在电子器件70中，用作RIE掩模和CMP(化学机械抛光)抛光停止层的两个附加电介质保护层72和74被使用。第一电介质保护层72被淀积于第一电介质叠层38的顶部，并被用作RIE掩模和CMP停止层，使得第一导体层40和层72在CMP之后大致共平面。第二电介质层74的功能与层72类似，但层74被用于使第二导体层50平面化。抛光停止层74可由诸如氧化硅、氮化硅、氧氮化硅、难熔金属为Ta、Zr、Hf或W的难熔金属氮化硅、碳化硅、碳氧化硅(SiCO)和它们的氢化化合物的适当的电介质材料淀积。对于层72或74，优选的抛光停止层成分是SiCH或SiCOH。出于相同的目的，可在第二电介质叠层44的顶部增加第二电介质层74。
本发明的另一替代性实施例的电子器件80被示于图5中。在本替代性实施例中，电介质材料的附加层82被淀积，并由此将第二绝缘材料层44分成两个单独的层84和86。由本发明的电介质叠层形成的层次内和层次间电介质层44因此通过通路92和互连94之间的边界被分成层间电介质层84和层次内电介质层86。附加的扩散阻挡层96被进一步淀积在上电介质层74的顶部。由本替代性实施例电子结构80提供的附加益处在于，电介质层82用作RIE蚀刻停止层，从而提供优越的互连深度控制。因此，层82的成分被选择以关于层86提供蚀刻选择。
另一些替代性实施例可包含在包含预处理的半导体衬底的布线结构中具有作为层次内或层次间电介质的多个绝缘材料层的电子结构，其包含：被嵌入第一绝缘材料层内的第一金属区、被嵌入第二绝缘材料层内的第一导体区，其中，第二绝缘材料层与第一绝缘材料层紧密接触，并且第一导体区与第一金属区电连通；与第一导体区电连通并被嵌入第三绝缘材料层中的第二导体区，其中，第三绝缘材料层与第二绝缘材料层紧密接触；第二绝缘材料层和第三绝缘材料层之间的第一电介质保护层；和第三绝缘材料层的顶部的第二电介质保护层，其中，第一和第二电介质保护层由包含本发明的电介质叠层的材料形成。
本发明的另一些替代性实施例包含在包含预处理的半导体衬底的布线结构中具有作为层次内或层次间电介质的多个绝缘材料层的电子结构，其包含：被嵌入第一绝缘材料层内的第一金属区、被嵌入与第一绝缘材料层紧密接触的第二绝缘材料层内的第一导体区，第一导体区与第一金属区电连通；与第一导体区电连通并被嵌入第三绝缘材料层中的第二导体区，第三绝缘材料层与第二绝缘材料层紧密接触；和淀积于第二和第三绝缘材料层中的至少一个上的由本发明的电介质叠层形成的扩散阻挡层。
另一些替代性实施例包含在包含预处理的半导体衬底的布线结构中具有作为层次内或层次间电介质的多个绝缘材料层的电子结构，其包含：被嵌入第一绝缘材料层内的第一金属区、被嵌入与第一绝缘材料层紧密接触的第二绝缘材料层内的第一导体区，第一导体区与第一金属区电连通；与第一导体区电连通并被嵌入第三绝缘材料层中的第二导体区，第三绝缘材料层与第二绝缘材料层紧密接触；第二绝缘材料层的顶部上的反应离子蚀刻(RIE)硬掩模/抛光停止层；和RIE硬掩模/抛光停止层的顶部上的扩散阻挡层，其中，RIE硬掩模/抛光停止层和扩散阻挡层由本发明的电介质叠层形成。
另一些替代性实施例包含在包含预处理的半导体衬底的布线结构中具有作为层次内或层次间电介质的多个绝缘材料层的电子结构，其包含：被嵌入第一绝缘材料层内的第一金属区、被嵌入与第一绝缘材料层紧密接触的第二绝缘材料层内的第一导体区，第一导体区与第一金属区电连通；与第一导体区电连通并被嵌入第三绝缘材料层中的第二导体区，第三绝缘材料层与第二绝缘材料层紧密接触；第二绝缘材料层的顶部上的第一RIE硬掩模/抛光停止层；第一RIE硬掩模/抛光停止层的顶部上的第一扩散阻挡层；第三绝缘材料层的顶部上的第二RIE硬掩模/抛光停止层；和第二RIE硬掩模/抛光停止层的顶部上的第二扩散阻挡层；其中，RIE硬掩模/抛光停止层和扩散阻挡层由本发明的电介质叠层形成。
本发明的其它的替代性实施例包含这样一种电子结构，该电子结构如紧接上面说明的电子结构类似在布线结构中具有绝缘材料层作为层次内或层次间电介质，但还包含位于层次间电介质层和层次内电介质层之间的由本发明的电介质叠层形成的电介质保护层。
应当注意，除了包含低k电介质的那些以外，本发明还设想其它的材料叠层。在这种情况下，本发明提供包含一种材料叠层，该材料叠层包含具有约1E-10米/秒或更大的断裂速度的一个或更多个膜和在所述一个或更多个膜内或与其直接接触的至少一个单层，其中，所述至少一个单层将所述一个或更多个膜的所述断裂速度降低到小于1E-10米/秒的值。
在该实施例中，除了用第一材料前体代替第一电介质前体以外，通过使用上述的方法制作叠层。例如，在金属氧化物衬底上形成的金属叠层可被提供，其中，金属叠层由从含Au的前体淀积的Au构成。
虽然关于其优选的实施例特别示出和说明了本发明，但本领域技术人员可以理解，在不背离本发明的精神和范围的情况下，可以提出形式和细节的上述和其它的变化。因此意图是本发明不限于说明和示出的精确的形式和细节，但落在所附的权利要求的范围内。
工业适用性
低k电介质叠层及其制造方法在集成电路的制造中有用的，并且对于包含例如层次间或层次内电介质层、保护层和/或硬掩模或抛光阻止层的半导体结构的低k绝缘是特别有用的。

Claims (30)

1.一种电介质叠层(12)，包括：至少一个电介质材料(14)，所述至少一个电介质材料(14)具有约3.0或更小的介电常数；和包含Si和O的原子的至少一个纳米层(16)。
2.根据权利要求1的电介质叠层(12)，其中，所述至少一个电介质材料(14)包含至少包含C、O和H的原子的有机电介质，包含Si、O和H的原子和任选的C的无机电介质或它们的混合物和多个层。
3.根据权利要求1的电介质叠层(12)，其中，所述至少一个电介质材料(14)包括包含在三维网络结构中结合的Si、C、O和H的原子的无机电介质。
4.根据权利要求1的电介质叠层(12)，其中，所述至少一个电介质材料(14)是多孔材料、非多孔材料或它们的组合。
5.根据权利要求1的电介质叠层(12)，其中，所述至少一个纳米层(16)具有纳米范围的厚度。
6.根据权利要求1的电介质叠层(12)，其中，所述至少一个纳米层(16)包含Si和O的原子和任选的C、N和H。
7.根据权利要求6的电介质叠层(12)，其中，所述至少一个纳米层(16)包含SiCOH、SiCOHN、SiO2、SiCOx或SiON。
8.根据权利要求1的电介质叠层(12)，其中，包括所述至少一个纳米层(16)的所述至少一个电介质材料(14)在1.2μm下具有小于1E-10米/秒的断裂速度。
9.根据权利要求1的电介质叠层(12)，其中，包括所述至少一个纳米层(16)的所述至少一个电介质材料(14)具有小于60MPa的应力、大于7.5GPa的模量和大于1.0的硬度。
10.一种位于衬底上的包含至少一个电介质叠层(12)的互连结构，该电介质叠层(12)包括：至少一个电介质材料(14)，所述至少一个电介质材料(14)具有约3.0或更小的介电常数；和包含Si和O的原子的至少一个纳米层(16)。
11.根据权利要求10的互连结构，其中，所述电介质叠层(12)是层次间电介质、层次内电介质、保护层、硬掩模/抛光停止层或它们的任意的组合。
12.根据权利要求10的互连结构，其中，所述至少一个电介质材料(14)包含至少包含C、O和H的原子的有机电介质、包含Si、O和H的原子和任选的C的无机电介质或它们的混合物和多个层。
13.根据权利要求10的互连结构，其中，所述至少一个电介质材料(14)包含至少包含C、O和H的原子的有机电介质、包含Si、O和H的原子和任选的C的无机电介质或它们的混合物和多个层。
14.根据权利要求10的互连结构，其中，所述至少一个电介质材料(14)包括包含在三维网络结构中结合的Si、C、O和H的原子的无机电介质。
15.根据权利要求10的互连结构，其中，所述至少一个纳米层(16)包含Si和O的原子和任选的C、N和H。
16.根据权利要求10的互连结构，其中，所述至少一个纳米层(16)包含SiCOH、SiCOHN、SiO2、SiCOx或SiON。
17.根据权利要求10的互连结构，其中，包括所述至少一个纳米层(16)的所述至少一个电介质材料(14)在1.2μm下具有小于1E-10米/秒的断裂速度。
18.根据权利要求10的互连结构，其中，包括所述至少一个纳米层(16)的所述至少一个电介质材料(14)具有小于60MPa的应力、大于7.5GPa的模量和大于1.0的硬度。
19.一种材料叠层，包含具有约1E-10米/秒或更大的断裂速度的一个或更多个膜(14)和与所述一个或更多个膜(14)直接接触的至少一个单层(16)，其中，所述至少一个单层(16)将所述一个或更多个膜的所述断裂速度降低到小于1E-10米/秒的值。
20.根据权利要求19的材料叠层，其中，所述至少一个或更多个膜(14)包含金属层。
21.一种形成电介质膜叠层的方法，包括：
将衬底(10)设置在反应器室内；
从至少第一电介质前体将低k电介质膜(14)淀积到所述衬底(10)的表面上，其中，在所述低k电介质膜(14)的所述淀积过程中，所述第一电介质前体变成纳米层前体，由此，包含Si和O的原子的至少一个纳米层(16)被引入低k电介质膜(14)。
22.根据权利要求21的方法，其中，所述反应器室是等离子增强的化学气相淀积反应器室。
23.根据权利要求21的方法，其中，所述电介质前体包含Si、C、O和H的原子。
24.根据权利要求21的方法，其中，所述纳米层前体还包含C、N或H中的至少一种。
25.根据权利要求21的方法，其中，所述电介质膜(14)的所述淀积包括：设置约200℃至约425℃的衬底温度；设置约0.1W/cm2至约2.5W/cm2的高频RF功率密度；设置约100mg/分钟至约5000mg/分钟的第一液体前体流率、任选地设置约50mg/分钟至约10000mg/分钟的第二液体前体流率；任选地设置约25mg/分钟至约4000mg/分钟的第三液体前体流率；任选地设置约50sccm至约5000sccm的不活泼载体气体流率；设置约1000毫托至约7000毫托的压力的反应器压力；设置约75W至约1000W的高频RF功率；和任选地设置约30W至约400W的低频功率。
26.根据权利要求23的方法，其中，所述电介质前体包含1，3，5，7-四甲基环四硅氧烷(“TMCTS”或“C4H16O4Si4”)、八甲基环四硅氧烷(OMCTS)、二乙氧基甲基硅烷(DEMS)、二甲基二甲氧基硅烷(DMDMOS)、二乙基甲氧基硅烷(DEDMOS)或有关的环状和非环状硅烷和硅氧烷。
27.根据权利要求21的方法，其中，所述纳米层前体包含1，3，5，7-四甲基环四硅氧烷(“TMCTS”或“C4H16O4Si4”)、八甲基环四硅氧烷(OMCTS)、二乙氧基甲基硅烷(DEMS)、二甲基二甲氧基硅烷(DMDMOS)、二乙基甲氧基硅烷(DEDMOS)、硅烷、六甲基二硅氮烷(HMDS)或有关的环状和非环状硅烷和硅氧烷。
28.根据权利要求21的方法，还包括在所述淀积步骤中引入生孔剂。
29.根据权利要求21的方法，还包括使包含所述至少一个纳米层(16)的所述电介质膜(14)经受后处理步骤。
30.根据权利要求29的方法，其中，所述后处理步骤包含利用选自包含热、电子束、等离子、微波、UV和激光的组的能源。
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