JP2008515173A - 半導体装置及びかかる半導体装置の製造方法 - Google Patents
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Abstract
本発明は、金属及び更なる元素の両方を含有する化合物を含むゲート領域(1D、2D)を有するNMOST1及びPMOST2を備えるCMOSデバイス(10)に関する。本発明によれば、第1及び第2導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含んでいる。第1及び第2導電材料はいずれも、モリブデン及び炭素または酸素から成る化合物を含むことが好ましい。また本発明は、かかるデバイスを製造する魅力的な方法も提供する。
Description
本発明は基板と半導体本体とを有する半導体装置に関する。半導体本体は、第1ソース及びドレイン領域と第1導電型の第1チャネルとを有すると共に第1導電材料を含む第1ゲート領域が第1誘電体領域により第1チャネルから分離されて成る第1電界効果トランジスタと、第2ソース及びドレイン領域と第1導電型とは逆の第2導電型の第2チャネルとを有すると共に第1導電材料とは異なる第2導電材料を含む第2ゲート領域が第2誘電体領域により第2チャネルから分離されて成る第2電界効果トランジスタと、を備え、第1及び第2導電材料は金属及び更なる元素の両方を含有する化合物を含む。サブ0.1ミクロン範囲を下回る高性能CMOS(=相補型金属酸化膜半導体)デバイスにおいては、様々な理由によりポリシリコンゲートを金属ゲートまたはその合金に置き換えることが望ましい。また、本発明はかかるデバイスを製造する方法に関する。
冒頭の段落で述べたようなデバイスは、2000年10月10日に発行された米国特許第6,130,123号から知られている。この特許には、CMOSデバイスのNMOST(=N型MOSトランジスタ)及びPMOSTでの使用に適する様々な導電材料が記載されている。仕事関数が約4.2eVであるNMOSTに適した金属または金属合金の例としては、Ru、Zr、Nb、Ta、MoSi、TaSiである。約5.2eVの仕事関数を有するPMOSTに関しては、Ni、RuO2、MoN、TaNがとりわけ適した材料である。
既知の導電材料の欠点は、既存のIC技術に対するそれらの適合性が良いとは限らないということである。これは、ゲート誘電体、キャッピング層、及びスペーサの材料を含むゲートスタックの材料に導電材料が適合しなければならないという要件を含んでいる。
従って本発明の目的は、前述した欠点を回避すると共に、IC技術に非常に適合し製造が容易なデバイスを提供することである。
この目的を達成するため、冒頭の段落で述べたタイプのデバイスは、第1及び第2導電材料がいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を含むと共に、炭素、酸素、及びカルコゲナイドを含むグループから選択される元素を前記更なる元素として含むことを特徴としており、後者にはS、Se、Teが含まれる。一方で材料は、例えば導電トラックに対して、特に異なるレベルの導電トラック間の接続を使用することに対して、現在のIC技術において非常に一般的な金属を含んでいる。他方、本発明に係るデバイスの更なる元素により、幾つかの利点がもたらされる。第1に更なる元素によって、望ましい仕事関数範囲、すなわち約4.1eVから約5.2eVの仕事関数範囲を完全に網羅することができる。また、このことは第1及び第2トランジスタの両方に共通の金属を有することによって実現することができるため、製造が容易になる。また、例えばCH4、O2、H2Se等の前述した更なる元素から成るガス状化合物を使用して導電材料を形成しても良いということも、製造を容易にする一助となる。
好適な実施形態においては、第1及び第2導電材料がいずれも、モリブデン及び炭素又は酸素から成る化合物を含む。これらの化合物は本発明の目的を達成するのに非常に適している。第1の変形は、第1導電型がn型を含み、第1導電材料がモリブデン及び炭素から成る化合物を含み、第2導電材料がモリブデン及び酸素から成る化合物を含む。第1導電型がn型を含む他の変形は、第1導電材料が酸素含有量の高いモリブデン及び酸素から成る化合物を含み、第2導電材料が酸素含有量の低いモリブデン及び酸素から成る化合物を含む。この場合、2つの元素のみを用いてN金属及びP金属を形成できるため、後述する本発明に係る製造方法を使用する場合には、特に製造が比較的容易となる。
基板と半導体本体とを有する半導体装置であって、前記半導体本体が、第1ソース及びドレイン領域と第1導電型の第1チャネルとを有すると共に第1導電材料を含む第1ゲート領域が第1誘電体領域により第1チャネルから分離されて成る第1電界効果トランジスタと、第2ソース及びドレイン領域と第1導電型とは逆の第2導電型の第2チャネルとを有すると共に第1導電材料とは異なる第2導電材料を含む第2ゲート領域が第2誘電体領域により第2チャネルから分離されて成る第2電界効果トランジスタと、を備え、第1及び第2導電材料に対しては金属及び更なる元素の両方を含有する化合物を含む材料が選択される、前記半導体装置を製造する方法は、本発明では、第1及び第2導電材料に関するいずれの材料も、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を含むと共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含む材料が選択されることを特徴とする。このようにして本発明に係る半導体装置が得られる。
本発明に係る方法の好適な実施形態では、第1及び第2導電材料のいずれに対しても、モリブデン及び炭素又は酸素から成る化合物を含む材料が選択される。
第1の変形例においては、第1及び第2誘電体領域に金属層が形成され、この金属層は、第1誘電体領域の位置では前記更なる元素のガス状化合物と反応させ、その間第2誘電体領域の位置における金属層はマスクによりガス状化合物に対して保護される。マスクを除去した後、第2誘電体領域の位置における金属層は前記更なる元素のガス状化合物と反応させ、その間第1誘電体領域の位置にある金属層は更なるマスクによって前記ガス状化合物に対して保護されることを特徴とする。このように1つの金属層を堆積するだけで、導電材料が形成される。また、例えば酸素を含むガス状化合物を使用して所望の仕事関数を有する化合物において金属を局所的に転移させ、その間他のゲート領域はかかるガス状化合物を透過しないマスクにより保護しておく。後者に適する材料はTiNまたはMoNである。層段階でガス状化合物と反応することが好ましいが、ゲート領域が既に形成されている場合には層(構造)からエッチングにより行なわれても良い。
他の変形例は、第1及び第2誘電体領域に第1導電材料から成る層が堆積され、この層は、第2誘電体領域の位置において前記更なる元素のガス状化合物と反応され、その間第1誘電体領域の位置における第1導電材料から成る層はマスクによって前記ガス状化合物に対して保護されることを特徴とする。このように、マスキングステップが1つだけでよいため、製造が簡略化される。第1導電材料から成る層は、ガス状雰囲気中でのスパッタリング、例えばO2を含む雰囲気中でのMoのスパッタリング等の物理的析出技術により、又はCVD(化学気相析出)等の他の技術により形成されても良い。
第1導電材料から成る層は、金属層を堆積させて金属層を前記更なる元素のガス状化合物と反応させることによって形成されることが好ましい。特に、金属層が多孔質構造を有している場合又は非常に薄い膜(例えば、厚さ10nm未満)を形成する場合、金属層はCH4またはO2などの気体と容易に反応し得る。
本発明の上述及びその他の態様は、以下の実施形態を図面と共に参照することでより明らかとなろう。
図面は概略であって実物大ではなく、厚さ方向の寸法については明確さを期すために特に誇張して示してある。また、各図面を通じて対応する部分については同一の参照番号及び同一の斜線を付して示してある。
図1から図4は、本発明に係る方法の第1の実施形態によるデバイスの製造における様々な段階における本発明に係る半導体装置の第1の実施例の断面図である。(ほぼ)完成したデバイス10(図4参照)はここではp型シリコンから成る半導体本体12を含み、この半導体本体12はここでは基板11によって形成され、第1トランジスタ1はNMOSTとして形成される。N-ウェル領域33内では、第2トランジスタ2はPMOSTとして形成される。トランジスタ1及び2はそれぞれ、n型及びp型導電性のソース領域及びドレイン領域1A、1B、及び2A、2Bと、ここでは二酸化ケイ素を含む誘電体領域1C、及び2Cと、ゲート領域1D、及び2Dと備えている。半導体本体12の表面には、ここでは二酸化ケイ素(又は、金属酸化物等の別のゲート誘電体)を充填されたトレンチの形態で分離領域25が形成されている。
NMOST1のゲート領域1Dは、本例ではMo及びCを含み、MoCx(x<1)、例えばMo2Cの組成を有する化合物を含み、その仕事関数は約3.6から3.8eVであるため、約4.2eVの最適値に近い。PMOST2のゲート領域2Dは、本例ではMo及びOを含み、MoOx(x<2)、例えばMoO2の組成を有する化合物を含み、その仕事関数は約4.6から5.5eVであるため、約5.2eVの最適値に調整することができる。
デバイス10は以下のように製造される。開始点(図1参照)は、n-ウェル33及びSTI(=シャロー・トレンチ・アイソレーション)領域25が形成されるp型基板11である。次に誘電体層21が形成され、この誘電体層上にここでは多孔質Moを含む金属層22が蒸着により堆積される。
その後(図2参照)、PMOST2の位置にマスク15が形成され、T>250℃まで加熱することにより好ましくはプラズマも用いて金属層22がCを含むガス状化合物30、ここではCH4に晒される。金属層22は、NMOST1の位置において所望の化合物Mo2C又は先に示した範囲の組成を有する化合物に変換され、これによりその後ゲート領域1Dが形成される。マスク15はここではTiNを含み、フォトリソグラフィ及びエッチングを使用してパターン化されるTiN層の堆積により形成される。
その後、PMOST2に関して同様の処理が行なわれる(図3参照)。この場合、NMOST1がマスク16によって保護され、T>250℃まで加熱することによりMo層22がO、ここではO2を含むガス状化合物に晒される。それにより、Mo層22はPMOST2のゲート領域2Dを形成するMoO2(または、先に示した範囲の組成を有する化合物)へと局所的に変換される。
その後、フォトリソグラフィ及びエッチングによってゲートスタックが形成されるという通常の方法で製造が続けられる。ソース及びドレイン領域1A、1B、2A、2Bの浅い部分が形成された後、スペーサ44が形成され、深いソース及びドレイン埋め込みが成される。金属性誘電体の堆積及びそのパターニング、接点金属の堆積及びそのパターニング等の更なるステップは図示されていない。
図5から図7は、本発明に係る方法の第2の実施形態によるデバイスの製造における様々な段階における本発明に係る半導体装置の第2の実施例の断面図である。本例のデバイス10は先の例のデバイスと同一である。第1のステップ(図5参照)は前述のステップと同じである。次に(図6参照)、多孔質Moを含む金属層22全体がCH4を含むガス状化合物30を用いた処理に晒される。このようにして、両方のトランジスタ1、2において金属層22がMo2Cに変換される。その後(図7参照)、NMOST1の領域にマスク17が形成されると共に、酸素を含むガス状化合物40を用いてMo2C層が処理されて、Mo2C層がMoO2に変換される。このプロセスにおいて、ゲート領域2D内のC原子は、C及びOから成るガス状化合物に変換されると共に、ゲート領域2Dから解放される。
第1の実施例における説明と同様に製造が進行する。
図8は、本発明に係る方法の第3の実施形態によるデバイスの製造における関連する段階における本発明に係る半導体装置の第3の実施例の断面図である。この実施例では、両方のゲート領域1D、2DがMo及びOから成る化合物を含む。NMOST1のゲート領域1Dは、3.9から4.1eVの仕事関数を有するMoO3を含むため、このトランジスタにおいてはほぼ最適である。PMOST2のゲート領域2Dは先の実施例の場合と同様にMoO2を含む。前述した図5に示されるように製造が開始される。その後(図6参照)、Mo層22は、Oを含むガス状化合物40を用いた処理を使用してMoO2層23に変換される。次に(図8参照)、PMOST2領域がマスク18により保護されると共に、MoO2層23が局所的に−NMOST1の位置で−MoO3へと更に酸化される。この場合、MoO3材料は後者のトランジスタ1にとってほぼ最適な約3.9から4.1eVの仕事関数を有している。
また、PMOSTに対する導電材料としてMo及び酸素の化合物を用いると共にNMOSTに対する導電材料としてMo及びテルル等のカルコゲニドの化合物を用いても良好な結果が得られた。最初に述べた化合物はMo層の局所的な酸化によって得られ、2番目に述べた化合物はテルルイオンをMo層中に局所的に注入することにより得られた。
本発明がここで説明した実施形態には限定されず、本発明の範囲内で多くの変形及び変更が当業者にとって可能であることは言うまでもない。例えば混合化合物、すなわち前述した3つ以上の元素を含む化合物、例えばMo、C、Oを含む化合物も有意に適用できることに留意されたい。
Claims (11)
- 基板と半導体本体とを有する半導体装置であって、前記半導体本体は、第1ソース及びドレイン領域と第1導電型の第1チャネルとを有すると共に第1導電材料を含む第1ゲート領域が第1誘電体領域により前記第1チャネルから分離されて成る第1電界効果トランジスタと、第2ソース及びドレイン領域と前記第1導電型とは逆の第2導電型の第2チャネルとを有すると共に第1導電材料とは異なる第2導電材料を含む第2ゲート領域が第2誘電体領域により前記第2チャネルから分離されて成る第2電界効果トランジスタと、を備え、前記第1導電材料及び前記第2導電材料が金属及び更なる元素の両方を含有する化合物を含む、前記半導体装置であって、前記第1導電材料及び第2導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含有する化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含むことを特徴とする、半導体装置。
- 前記第1導電材料及び前記第2導電材料はいずれも、モリブデン及び炭素又は酸素から成る化合物を含むことを特徴とする、請求項1に記載の半導体装置。
- 前記第1導電型がn型を含み、前記第1導電材料がモリブデン及び炭素から成る化合物を含み、前記第2導電材料がモリブデン及び酸素から成る化合物を含むことを特徴とする、請求項1又は請求項2に記載の半導体装置。
- 前記第1導電型がn型を含み、前記第1導電材料が酸素含有量の高いモリブデン及び酸素から成る化合物を含み、前記第2導電材料が酸素含有量の低いモリブデン及び酸素から成る化合物を含むことを特徴とする、請求項1又は請求項2に記載の半導体装置。
- 前記第1導電材料が前記更なる元素としてカルコゲナイドを含み、前記第2導電材料が前記更なる元素として酸素を含むことを特徴とする、請求項1に記載の半導体装置。
- 基板と半導体本体とを有する半導体装置を製造する方法であって、前記半導体本体は、第1ソース及びドレイン領域と第1導電型の第1チャネルとを有すると共に第1導電材料を含む第1ゲート領域が第1誘電体領域により前記第1チャネルから分離されて成る第1電界効果トランジスタと、第2ソース及びドレイン領域と前記第1導電型とは逆の第2導電型の第2チャネルとを有すると共に前記第1導電材料とは異なる第2導電材料を含む第2ゲート領域が第2誘電体領域により前記第2チャネルから分離されて成る第2電界効果トランジスタと、を備え、前記第1導電材料及び前記第2導電材料に対しては金属及び更なる元素の両方を含有する化合物を含む材料が選択される、前記半導体装置を製造する方法であって、前記第1導電材料及び前記第2導電材料に対してはいずれの材料も、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含有する化合物を含み、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含む材料が選択されることを特徴とする、方法。
- 前記第1導電材料及び前記第2導電材料の両方に対して、モリブデン及び炭素又は酸素から成る化合物を含む材料が選択されることを特徴とする、請求項6に記載の方法。
- 前記第1誘電体領域及び前記第2誘電体領域には金属層が形成され、前記金属層は、前記第1誘電体領域の位置において前記更なる元素のガス状化合物と反応され、その間前記第2誘電体領域の位置における前記金属層はマスクにより前記ガス状化合物に対して保護され、前記マスクを除去した後、前記第2誘電体領域の位置における前記金属層が前記更なる元素のガス状化合物と反応され、その間前記第1誘電体領域の位置における前記金属層は更なるマスクによって前記ガス状化合物に対して保護されることを特徴とする、請求項6または請求項7に記載の方法。
- 前記第1誘電体領域及び前記第2誘電体領域には前記第1導電材料から成る層が堆積され、前記層は、前記第2誘電体領域の位置において前記更なる元素のガス状化合物と反応され、その間前記第1誘電体領域の位置における前記第1導電材料から成る層はマスクによって前記ガス状化合物に対して保護されることを特徴とする、請求項6または請求項7に記載の方法。
- 前記第1導電材料から成る前記層は、前記金属層を堆積させて前記金属層を前記更なる元素のガス状化合物と反応させることによって形成されることを特徴とする、請求項9に記載の方法。
- 前記第1導電材料から成る前記層は、ガス状化合物を含む雰囲気中で前記金属層を堆積させることにより形成されることを特徴とする、請求項9に記載の方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013541198A (ja) * | 2010-09-10 | 2013-11-07 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス内の閾値電圧を調整する方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0625004D0 (en) | 2006-12-15 | 2007-01-24 | Nxp Bv | Semiconductor device and method of manufacture |
JP2008251955A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP5414053B2 (ja) * | 2007-12-07 | 2014-02-12 | 独立行政法人物質・材料研究機構 | 金属電極及びこれを用いた半導体素子 |
US9099661B2 (en) | 2011-04-07 | 2015-08-04 | The Trustees Of Columbia University In The City Of New York | OFET including PVDF-TRFE-CFE dielectric |
FR3072687B1 (fr) * | 2017-10-20 | 2024-05-10 | Thales Sa | Procede de realisation d'au moins une monocouche d'un materiau bidimensionnel et dispositif associe |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198229A (ja) * | 1987-10-09 | 1989-04-17 | Fujitsu Ltd | 半導体装置の製造方法 |
US5789312A (en) * | 1996-10-30 | 1998-08-04 | International Business Machines Corporation | Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics |
JP3523093B2 (ja) * | 1997-11-28 | 2004-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
US6121094A (en) * | 1998-07-21 | 2000-09-19 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with a multi-level gate structure |
US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
US6187617B1 (en) * | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
US6458695B1 (en) * | 2001-10-18 | 2002-10-01 | Chartered Semiconductor Manufacturing Ltd. | Methods to form dual metal gates by incorporating metals and their conductive oxides |
JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
JP3651802B2 (ja) * | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
JP2004207481A (ja) * | 2002-12-25 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US6967131B2 (en) * | 2003-10-29 | 2005-11-22 | International Business Machines Corp. | Field effect transistor with electroplated metal gate |
US7067379B2 (en) * | 2004-01-08 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide gate transistors and method of manufacture |
US20060084217A1 (en) * | 2004-10-20 | 2006-04-20 | Freescale Semiconductor, Inc. | Plasma impurification of a metal gate in a semiconductor fabrication process |
-
2005
- 2005-08-10 JP JP2007529059A patent/JP2008515173A/ja not_active Withdrawn
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013541198A (ja) * | 2010-09-10 | 2013-11-07 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス内の閾値電圧を調整する方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080211032A1 (en) | 2008-09-04 |
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