JP2008310145A - ディスプレイ制御回路およびディスプレイ装置 - Google Patents

Abstract

【課題】簡易な構成で調停を行うことができる。
【解決手段】ディスプレイ制御回路１は、複数のマスタ２ａ、２ｂとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りする回路である。ディスプレイ制御回路１は、属性情報を格納するメモリ３と、マスタ２ａ、２ｂに対応して設けられ、マスタ２ａ、２ｂのメモリ３へのアクセス要求を受け付ける複数のチャネル４ａ、４ｂと、ハードウエアで構成され、各チャネル４ａ、４ｂが受け付けたアクセス要求を調停し、選択した１つのアクセス要求のメモリ３へのアクセスを許可する調停制御部５と、を有する。
【選択図】図１

Description

本発明はディスプレイ制御回路およびディスプレイ装置に関し、特に、複数のマスタとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りするディスプレイ制御回路およびディスプレイ装置に関する。

従来、複数の画像出力装置（例えばＤＶＤプレイヤやグラフィックカード等）と画像表示装置（例えばＰＣモニタやＤＴＶ等）とのインタフェースにおいてＤＤＣ：Display Data Channel（Ｉ２Ｃバス）を通じて画像表示装置の属性情報等をやり取りする方法が知られている。

例えば、複数のＩ２Ｃシングルマスタ（データ転送を開始し、クロック信号を生成し、データ転送を終了するデバイス）が同一のスレーブ（マスタからアドレス指定されるデバイス）に対してアクセスを行う場合は、マスタの接続形態に従って、バスのマスタ権の調停（１つのマスタだけがバスをコントロールできるようにすること）を行うことによりアクセスを行う１つのマスタを決定し、スレーブに対しアクセスを行っている。

ところで、画像表示装置は、一般的に異なる複数の画像入力用コネクタ（ＨＤＭＩ（High-Definition Multimedia Interface）、ＤＶＩ（Digital Visual Interface）、ＶＧＡ（Video Graphics Array）等）を備えている。このため、コネクタの種別にかかわらず、画像出力装置が画像表示装置の属性情報等を取得できるようにインタフェースとしてはＶｅｓａ ＤＤＣ規格、データの中身についてはＥＤＩＤ（Extended Display Identification Data）、ＣＥＡ（Consumer Electronics Association）８６１およびＨＤＭＩで定められている。

しかし、これらの規格には、マルチマスタ構成を許していない規格が存在するため、調停機能を備えていないマスタが接続されることを踏まえて画像表示装置を設計する必要がある。

図２９は、従来のディスプレイ制御回路の構成の一例を示す図である。
図２９に示すように、ディスプレイ制御回路９０が、３ｃｈのＨＤＭＩコネクタ９０ａ、９０ｂ、９０ｃと１ｃｈのＤＶＩコネクタ９０ｄとを備えていれば、これらの各入力に対応して、ほぼ同様の（実際はポート番号情報及びチェックサム情報のみ異なることもある）データ（属性情報）が格納された４つの不揮性メモリ９１ａ、９１ｂ、９１ｃ、９１ｄを搭載する必要があり、回路構成が冗長になるという問題があった。

これを回避する構成としてＣＰＵを介し、複数のＩ２Ｃシングルマスタが単一のスレーブに対しアクセスを行う技術が知られている（例えば、特許文献１参照）。
特開２００６−１２６８２９号公報

しかしながら、ＣＰＵを使用するとメモリの数は減らせるものの、回路が複雑となり、また、コスト削減の効果は少ないという問題があった。
本発明はこのような点に鑑みてなされたものであり、簡易な構成で調停を行うことができるディスプレイ制御回路およびディスプレイ装置を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すようなディスプレイ制御回路１が提供される。
本発明に係るディスプレイ制御回路１は、複数のマスタ２ａ、２ｂとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りする回路である。

ディスプレイ制御回路１は、属性情報を格納するメモリ３と、マスタ２ａ、２ｂのメモリ３へのアクセス要求を受け付ける複数のチャネル４ａ、４ｂと、ハードウエアで構成され、各チャネル４ａ、４ｂが受け付けたアクセス要求を調停し、選択した１つのアクセス要求のメモリ３へのアクセスを許可する調停制御部５と、を有する。

このようなディスプレイ制御回路１によれば、チャネル４ａ、４ｂによりマスタ２ａ、２ｂのアクセス要求が受け付けられると、ハードウエアで構成された調停制御部５により、これらのアクセス要求の調停が行われ、選択された１つのアクセス要求のメモリ３へのアクセスが許可される。

本発明によれば、ハードウエアで構成された調停制御部がアクセス要求を調停することによりアクセスの競合を回避するようにしたので、ＣＰＵ等を備えていなくてもこれらの調停を簡易な構成で行うことができ、回路規模の縮小化や低コスト化を図ることができる。また、１つのメモリを用いて複数のマスタを制御することができるため、回路規模の縮小化およびデータ書込作業の低減を図ることができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。

図１に示すディスプレイ制御回路１は、ディスプレイ装置に内蔵される回路であり、メモリ３とチャネル４ａ、４ｂと調停制御部５とを有している。
メモリ３は、ディスプレイ装置のディスプレイに画像を表示する条件を規定した属性情報（例えばメーカ名、画像サイズ、リフレッシュレート、受け付ける信号の種類等）を格納する。

チャネル４ａ、４ｂは、複数のマスタ（図１ではマスタ２ａ、２ｂ）に対応して設けられ、マスタ２ａ、２ｂのメモリ３へのアクセス要求（属性情報を取得するための要求）を独立して受け付ける。

調停制御部５は、ハードウエアで構成され、各チャネル４ａ、４ｂが受け付けたアクセス要求を調停し、選択した１つのアクセス要求のメモリ３へのアクセスを許可する。
このようなディスプレイ制御回路１によれば、チャネル４ａ、４ｂによりマスタ２ａ、２ｂのアクセス要求が受け付けられると、ハードウエアで構成された調停制御部５により、これらのアクセス要求の調停が行われ、選択された１つのアクセス要求のメモリ３へのアクセスが許可される。

以下、本発明の実施の形態を説明する。
図２は、実施の形態のディスプレイ制御回路を示す回路図である。
図２に示すソース（Source）１００〜４００は、それぞれディスプレイ制御回路１０に接続される接続機器であり、それぞれ例えばＤＶＤ等の独立したＩ２Ｃシングルマスタである。

ディスプレイ制御回路１０は、画像表示装置（ディスプレイ装置）内に設けられており、画像表示装置に接続される複数（図２では４つ）のソース１００〜４００のインタフェース回路を構成している。

このディスプレイ制御回路１０は、ＤＤＣ規格に準拠しており、ソース１００〜４００からの画像出力やアクセス要求信号（以下、単にアクセス要求という）を取り込むための画像入力用コネクタ、例えば図２では、ＨＤＭＩコネクタ２０ａ〜２０ｃおよびＤＶＩコネクタ２０ｄを有している。

スレーブデバイス３０は、ＨＤＭＩコネクタ２０ａ〜２０ｃおよびＤＶＩコネクタ２０ｄを介して入力されたソース１００〜４００からのアクセス要求間の調停を行ってアクセスする１つのソースを特定し、そのソースとＩ２Ｃ通信を行う。

Ｉ２Ｃ通信に必要な信号は非同期ラインクロック（ＳＣＬｎ（ｎ＝１〜４））とラインデータ（ＳＤＡｎ）の２本であり、各ノードはそれぞれ２本の信号をオープンコレクタでワイアードＯＲで接続されている。また、両端が電圧ＶＤＤｎ（例えば５Ｖ）にプルアップされている。

ソース１００〜４００側が送信するときは、データおよびクロックを出力する。ソース１００〜４００側が出力したデータおよびクロックは、それぞれＨＤＭＩコネクタ２０ａ〜２０ｃまたはＤＶＩコネクタ２０ｄを介してスレーブデバイス３０に入力される。

スレーブデバイス３０からデータを受ける時はソース１００〜４００がクロックを出力する。
図３は、実施の形態のスレーブデバイスを示すブロック図である。

スレーブデバイス３０は、ＣＰＵ（Central Processing Unit）を持たない単一のＩ２Ｃスレーブデバイスを構成しており、シーケンス制御部３１〜３４とチャネル調停制御部３５とメモリアクセス制御部３６とメモリ３７とを有している。

シーケンス制御部３１〜３４は、それぞれＨＤＭＩコネクタ２０ａ〜２０ｃおよびＤＶＩコネクタ２０ｄに対応して設けられている。
これら、シーケンス制御部３１〜３４には優先順位（優先度）が設定されており、入力される信号の優先度は、どのシーケンス制御部に入力されるかによって定まる。優先度は、図３中上から下に向かって低くなる。すなわち、シーケンス制御部３１に入力される信号が最も優先度が高く、シーケンス制御部３４に入力される信号が最も優先度が低い。

チャネル調停制御部３５は、アクセス要求を調停し、１つのソースのメモリ３７へのアクセスを許可する。
メモリアクセス制御部３６は、チャネル調停制御部３５によって許可されたソースのアクセス要求に応じて、メモリ３７から属性情報（以下、単にデータと言う）を取り出し、チャネル調停制御部３５および対応するシーケンス制御部、コネクタを介してソースに送る。

メモリ３７は、例えばＩ２ＣインタフェースのＥＤＩＤメモリであり、予め用意されたソースのデータが格納されている。
図４は、チャネル調停制御部の構成を示すブロック図である。

チャネル調停制御部３５は、シーケンス制御部３１〜３４にそれぞれ対応して設けられた調停回路３５ａ〜３５ｄを有している。
調停回路３５ａ〜３５ｄは、それぞれシーケンス制御部３１〜３４を介して入力されたアクセス要求の優先度に基づいて、これら各要求のメモリ３７に対するアクセスの調停を行う。換言すると、調停回路３５ａ〜３５ｄにそれぞれアクセス要求が入力された場合、調停回路３５ａ〜３５ｄが相互に調停を行うことにより、１つのアクセス要求を許可し、そのアクセス要求をメモリアクセス制御部３６に出力する。

以下、説明を分かり易くするために、シーケンス制御部３１〜３４をそれぞれｃｈ１〜ｃｈ４と定義し、例えばシーケンス制御部３１を介してメモリ３７にアクセス要求がある場合は、「ｃｈ１のアクセス要求」という。

図５は、調停回路の構成を示す回路図である。なお図５では、代表的に調停回路３５ａの構成を示している。
調停回路３５ａは、Ｄ−ＦＦ回路３５１ａ、３５５ａと、遅延回路３５２ａと、ｃｈ調停条件出力部３５３ａと、ＡＮＤ回路３５４ａとを有している。

Ｄ−ＦＦ回路３５１ａのＤ端子には、“１”が入力されている。
ここで、ソース１００〜４００がアクセス要求を行う際には、ラインクロックを出力するため、Ｄ−ＦＦ回路３５１ａは、このクロックをトリガとしてアクセスの有無を判断している。具体的には、Ｄ−ＦＦ回路３５１ａのＣＫ端子にラインクロックＳＣＬ１を切り出したパルスであるトリガ信号ｃｈ１＿ＴＲＧが入力されると、メモリ３７へのアクセス権を要求するリクエスト信号ｃｈ１＿ＲＥＱを出力する。

遅延回路３５２ａは、リクエスト信号ｃｈ１＿ＲＥＱを所定時間遅延させた調停用の遅延トリガ信号を生成する。
ｃｈ調停条件出力部３５３ａには、ｃｈ２がメモリ３７に対しアクセスを行っている場合、そのことを示すメモリアクセス許可信号ｃｈ２＿ＡＣＴ、ｃｈ３がメモリ３７に対しアクセスを行っている場合、そのことを示すメモリアクセス許可信号ｃｈ３＿ＡＣＴおよびｃｈ４がメモリ３７に対しアクセスを行っている場合、そのことを示すメモリアクセス許可信号ｃｈ４＿ＡＣＴが入力される。

ｃｈ調停条件出力部３５３ａは、いずれかのチャネルがメモリ３７とアクセスを行っている場合、すなわちメモリアクセス許可信号ｃｈ２＿ＡＣＴ〜ｃｈ４＿ＡＣＴのいずれかが‘１’（アクティブ）になっていれば“１”を出力し、いずれのチャネルもメモリアクセスを行っていない場合、すなわちメモリアクセス許可信号ｃｈ２＿ＡＣＴ〜ｃｈ４＿ＡＣＴのいずれもがアクティブになっていなければ“０”を出力する。

ＡＮＤ回路３５４ａの一方には遅延トリガ信号が入力され、他方にはｃｈ調停条件出力部３５３ａの出力が反転入力される。
Ｄ−ＦＦ回路３５５ａのＤ端子には、“１”が入力されており、ＣＫ端子には、ＡＮＤ回路３５４ａの出力が入力される。

なお、Ｄ−ＦＦ回路３５１ａ、３５５ａは、Ｒ端子にメモリアクセス制御部３６からのメモリ３７のアクセスが終了したことを示すメモリアクセス完了信号ＣＭＰが入力されることによって初期化される。

次に、調停回路３５ａの動作を、図５および図６を用いて説明する。
図６は、調停回路の動作を示す図である。
Ｄ−ＦＦ回路３５１ａは、シーケンス制御部３１からのメモリ３７へのラインクロックＳＣＬ１をトリガとしてリクエスト信号ｃｈ１＿ＲＥＱを出力する（時刻Ｔ１）。

遅延回路３５２ａは、リクエスト信号ｃｈ１＿ＲＥＱを受けて、遅延トリガ信号を生成する（時刻Ｔ２）。そして、ＡＮＤ回路３５４ａは、遅延トリガ信号とｃｈ調停条件出力部３５３ａの出力との論理積を取ることにより、調停を実施する。具体的には、メモリアクセス許可信号ｃｈ２＿ＡＣＴ〜ｃｈ４＿ＡＣＴのいずれもが‘１’になっていなければ、アクセス権を取得したことを示すアクト条件成立信号ｃｈ１＿ＡＣＴ＿ＧＥＴを出力する（時刻Ｔ２）。

Ｄ−ＦＦ回路３５５ａは、アクト条件成立信号ｃｈ１＿ＡＣＴ＿ＧＥＴが入力されると、メモリアクセス許可信号ｃｈ１＿ＡＣＴをメモリアクセス制御部３６および他の調停回路３５ｂ〜３５ｄに出力する。これにより、ｃｈ１がメモリ３７へアクセスを行うことができる。

そして、メモリ３７へのアクセスが完了すると、調停回路３５ａ〜３５ｄの論理状態を初期化するメモリアクセス完了信号ＣＭＰがＤ−ＦＦ回路３５１ａ、３５５ａに入力される（時刻Ｔ３）。これにより、Ｄ−ＦＦ回路３５１ａ、３５５ａの論理条件が初期化される。

次に、他の調停回路３５ｂ〜３５ｄの構成を説明する。
図７〜図９は、他の調停回路の構成を示す図である。
調停回路３５ｂ〜３５ｄは、それぞれｃｈ調停条件出力部の構成が、調停回路３５ａと異なっている。

調停回路３５ｂは、Ｄ−ＦＦ回路３５１ｂ、３５５ｂと、遅延回路３５２ｂと、ｃｈ調停条件出力部３５３ｂと、ＡＮＤ回路３５４ｂとを有している。
調停回路３５ｂのｃｈ調停条件出力部３５３ｂには、リクエスト信号ｃｈ１＿ＲＥＱ、メモリアクセス許可信号ｃｈ３＿ＡＣＴおよびメモリアクセス許可信号ｃｈ４＿ＡＣＴが入力される。

ｃｈ調停条件出力部３５３ｂは、調停回路３５ａがメモリ３７へのアクセス要求を行っている場合または、ｃｈ３若しくはｃｈ４がメモリ３７へのアクセスを行っている場合は、“１”を出力し、それ以外は“０”を出力する。詳しくは、ｃｈ２（自己のチャネル）よりも優先度の高いｃｈ１のリクエスト信号ｃｈ１＿ＲＥＱが出力されておらず、かつ、優先度の低いｃｈ３およびｃｈ４のメモリアクセス許可信号ｃｈ３＿ＡＣＴまたはメモリアクセス許可信号ｃｈ４＿ＡＣＴのいずれもが出力されていなければ、“１”を出力し、それ以外は“０”を出力する。

従って、調停回路３５ａにメモリ３７へのアクセス要求があった場合、調停回路３５ｂは、そのアクセス要求により実行されるメモリ３７へのアクセスが完了するまでメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力しない。また、調停回路３５ｃまたは調停回路３５ｄがメモリ３７とアクセスを行っている場合も同様に、調停回路３５ｂは、そのメモリアクセスが完了するまでメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力しない。

図８に示す調停回路３５ｃは、Ｄ−ＦＦ回路３５１ｃ、３５５ｃと、遅延回路３５２ｃと、ｃｈ調停条件出力部３５３ｃと、ＡＮＤ回路３５４ｃとを有している。
ｃｈ調停条件出力部３５３ｃには、リクエスト信号ｃｈ１＿ＲＥＱ、リクエスト信号ｃｈ２＿ＲＥＱおよびメモリアクセス許可信号ｃｈ４＿ＡＣＴが入力されている。

ｃｈ調停条件出力部３５３ｃは、調停回路３５ａ若しくは調停回路３５ｂがメモリ３７へのアクセス要求を行っている場合またはｃｈ４がメモリアクセスを行っている場合は、“１”を出力し、それ以外は“０”を出力する。詳しくは、ｃｈ３（自己のチャネル）よりも優先順位の高いリクエスト信号ｃｈ１＿ＲＥＱまたはリクエスト信号ｃｈ２＿ＲＥＱのいずれもが出力されておらず、かつ、優先順位の低いｃｈ４のメモリアクセス許可信号ｃｈ４＿ＡＣＴが出力されていなければ、“１”を出力し、それ以外は“０”を出力する。

従って、調停回路３５ａまたは調停回路３５ｂにメモリ３７へのアクセス要求があった場合、調停回路３５ｃは、そのアクセス要求により実行されるメモリ３７へのアクセスが完了するまでメモリアクセス許可信号ｃｈ３＿ＡＣＴを出力しない。また、調停回路３５ｄがメモリ３７とアクセスを行っている場合も同様に、調停回路３５ｃは、そのアクセス要求により実行されるメモリ３７へのアクセスが完了するまでメモリアクセス許可信号ｃｈ３＿ＡＣＴを出力しない。

図９に示す調停回路３５ｄは、Ｄ−ＦＦ回路３５１ｄ、３５５ｄと、遅延回路３５２ｄと、ｃｈ調停条件出力部３５３ｄと、ＡＮＤ回路３５４ｄとを有している。
ｃｈ調停条件出力部３５３ｄには、リクエスト信号ｃｈ１＿ＲＥＱ、リクエスト信号ｃｈ２＿ＲＥＱおよびリクエスト信号ｃｈ３＿ＲＥＱが入力されている。

ｃｈ調停条件出力部３５３ｄは、調停回路３５ａ、調停回路３５ｂ若しくは調停回路３５ｃがメモリ３７へのアクセス要求を行っている場合は、“１”を出力し、それ以外は“０”を出力する。詳しくは、ｃｈ４（自己のチャネル）よりも優先順位の高いリクエスト信号ｃｈ１＿ＲＥＱ、リクエスト信号ｃｈ２＿ＲＥＱまたはリクエスト信号ｃｈ３＿ＲＥＱのいずれもが出力されていなければ、“１”を出力し、それ以外は“０”を出力する。

従って、調停回路３５ａ、調停回路３５ｂまたは調停回路３５ｃにメモリ３７へのアクセス要求があった場合、調停回路３５ｄは、そのメモリアクセスが完了するまでメモリアクセス許可信号ｃｈ４＿ＡＣＴを出力しない。

図１０〜図１５は、調停回路の動作の具体例を示す図である。なお、図中、丸で囲まれた数字は、アクセス要求があったチャネルの順番を示しており、斜線部は、最初にアクト条件成立信号を取得したチャネルおよび各チャネルのメモリアクセス許可信号の出力期間を示している。なお、図１０〜１５では、図示されていない他のチャネルの状態は考慮しないものとする。

図１０は、ｃｈ１とｃｈ２との間で調停を行う場合を示しており、ｃｈ１のアクセス要求が、ｃｈ２のアクセス要求よりも充分早かった場合を示している。
調停回路３５ａのＡＮＤ回路３５４ａに遅延トリガ信号が入力されたとき、メモリアクセス許可信号ｃｈ２＿ＡＣＴが‘０’なので、ｃｈ１がアクセス権を取得し、調停回路３５ａがメモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。ｃｈ１のアクセスが完了した後に、ｃｈ２がアクセス権を取得し、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。

図１１は、ｃｈ１とｃｈ２との間で調停を行う場合を示しており、ｃｈ１のアクセス要求後、ｃｈ１のメモリアクセス開始前にｃｈ２のアクセス要求が行われている場合を示している。

調停回路３５ａのＡＮＤ回路３５４ａに遅延トリガ信号が入力されたとき、メモリアクセス許可信号ｃｈ２＿ＡＣＴが‘０’なので、ｃｈ２のリクエスト信号ｃｈ２＿ＲＥＱの状態にかかわらず、ｃｈ１がアクセス権を取得し、調停回路３５ａがメモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。ｃｈ１のアクセスが完了した後に、ｃｈ２がアクセス権を取得し、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。

図１２は、ｃｈ１とｃｈ２との間で調停を行う場合を示しており、ｃｈ２のアクセス要求がｃｈ１のアクセス要求よりも早いが、ｃｈ２のメモリアクセス開始前に、ｃｈ１のアクセス要求が行われている場合を示している。

調停回路３５ｂのＡＮＤ回路３５４ｂに遅延トリガ信号が入力されたとき、リクエスト信号ｃｈ１＿ＲＥＱが‘１’なので、メモリアクセス許可信号ｃｈ２＿ＡＣＴは‘０’のままである。

一方、調停回路３５ａのＡＮＤ回路３５４ａに遅延トリガ信号が入力されたとき、メモリアクセス許可信号ｃｈ２＿ＡＣＴが‘０’なので、ｃｈ１がアクセス権を獲得し、メモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。ｃｈ１のアクセスが完了した後に、ｃｈ２がアクセス権を取得し、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。

図１３は、ｃｈ１とｃｈ２との間で調停を行う場合を示しており、ｃｈ２へのアクセス要求が、ｃｈ１へのアクセス要求よりも充分早かった場合（ｃｈ２＿ＡＣＴ＿ＧＥＴが、リクエスト信号ｃｈ１＿ＲＥＱよりも早い場合）を示している。

調停回路３５ｂのＡＮＤ回路３５４ｂに遅延トリガ信号が入力されたとき、リクエスト信号ｃｈ１＿ＲＥＱが‘０’なので、ｃｈ２がアクセス権を取得し、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。ｃｈ２のアクセスが完了した後に、ｃｈ１がアクセス権を取得し、調停回路３５ａがメモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。

図１４は、ｃｈ１〜ｃｈ３の間で調停を行う場合を示しており、ｃｈ１→ｃｈ３→ｃｈ２の順にアクセス要求があった場合を示している。
調停回路３５ａのＡＮＤ回路３５４ａに遅延トリガ信号が入力されたとき、メモリアクセス許可信号ｃｈ２＿ＡＣＴおよびメモリアクセス許可信号ｃｈ３＿ＡＣＴは‘０’なので、ｃｈ１がアクセス権を取得し、調停回路３５ａがメモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。ｃｈ１がメモリ３７へのアクセスを行っているときに、リクエスト信号ｃｈ２＿ＲＥＱが‘１’になっている。ｃｈ１のアクセスが完了した後に、リクエスト信号ｃｈ１＿ＲＥＱおよびメモリアクセス許可信号ｃｈ３＿ＡＣＴは‘０’なので、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。ｃｈ２のアクセスが完了した後に、リクエスト信号ｃｈ１＿ＲＥＱおよびリクエスト信号ｃｈ２＿ＲＥＱは‘０’なので、調停回路３５ｃがメモリアクセス許可信号ｃｈ３＿ＡＣＴを出力する。これにより、ｃｈ３がメモリ３７へのアクセスを行う。

図１５は、ｃｈ１〜ｃｈ３の間で調停を行う場合を示しており、ｃｈ２→ｃｈ３→ｃｈ１の順にアクセス要求があった場合を示している。
調停回路３５ｂのＡＮＤ回路３５４ｂに遅延トリガ信号が入力されたとき、リクエスト信号ｃｈ１＿ＲＥＱおよびメモリアクセス許可信号ｃｈ３＿ＡＣＴは‘０’なので、ｃｈ２がアクセス権を取得し、調停回路３５ｂがメモリアクセス許可信号ｃｈ２＿ＡＣＴを出力する。これにより、ｃｈ２がメモリ３７へのアクセスを行う。ｃｈ２がメモリ３７へのアクセスを行っているときに、ｃｈ１のリクエスト信号ｃｈ１＿ＲＥＱが‘１’になっている。ｃｈ２のアクセスが完了した後に、メモリアクセス許可信号ｃｈ３＿ＡＣＴは‘０’なので、調停回路３５ａがメモリアクセス許可信号ｃｈ１＿ＡＣＴを出力する。これにより、ｃｈ１がメモリ３７へのアクセスを行う。ｃｈ１がメモリ３７へのアクセスを行っているときに、リクエスト信号ｃｈ３＿ＲＥＱが‘１’になっている。ｃｈ１のアクセスが完了した後に、リクエスト信号ｃｈ１＿ＲＥＱおよびリクエスト信号ｃｈ２＿ＲＥＱは‘０’なので、調停回路３５ｃがメモリアクセス許可信号ｃｈ３＿ＡＣＴを出力する。これにより、ｃｈ３がメモリ３７へのアクセスを行う。

以上述べたように、本実施の形態のディスプレイ制御回路１０によれば、優先度の高いチャネルは優先度の低いチャネルのバス権確定状況のみチェックし、自身がバス権を獲得できるかを判断すること、かつ、優先度の低いチャネルはアクセス権を獲得するタイミングで優先度の高いチャネルのリクエストがあればバス権を一時的に優先度の高いチャネルに譲渡する判定をできるようにした。これにより、複雑な回路を用いることなく、判定条件を与えるだけで、調停を行い競合を回避することができるため、回路の構成を簡易なものとすることができる。また、ＣＰＵ等を用いることがないので、ディスプレイ制御回路１０を安価に製造することができる。

また、ディスプレイ制御回路１０には１つのメモリ３７を設ければよいので、メモリ個数の低減を図ることができ、また、メモリへのデータ書込作業の低減を図ることができる。

また、各調停回路３５ａ〜３５ｄにそれぞれ遅延回路３５２ａ〜３５２ｄを設けることで、リクエスト信号の出力タイミングおよびアクセス権獲得タイミングに時間差を持たせるようにしたので、容易かつ確実に調停を行うことができる。

なお、本実施の形態では、例えば調停回路３５ａは、ｃｈ調停条件出力部３５３ａの出力と遅延回路３５２ａの遅延トリガ信号とのＡＮＤを取ることでアクト条件成立信号ｃｈ１＿ＡＣＴ＿ＧＥＴを出力するようにしたが、遅延トリガ信号の代わりに、次のトリガ信号ｃｈ１＿ＴＲＧ（次のＳＣＬ信号）のエッジをトリガ信号として用いてもよい。

次に、第２の実施の形態のディスプレイ制御回路について説明する。
以下、第２の実施の形態のディスプレイ制御回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１６は、第２の実施の形態のスレーブデバイスを示す回路図である。
第２の実施の形態のディスプレイ制御回路のスレーブデバイス３０ａは、チャネル調停制御部（の構成）が異なっている。

チャネル調停制御部４５は、調停回路４５ａと、調停用パルス生成回路４５ｂとを有している。
調停回路４５ａは、システムクロックを持たない（利用しない）システムであり、ソース１００〜４００が独立して非同期にアクセス要求を行い、調停回路４５ａは、入力される調停用パルスに基づいて、同期調停を行う。

調停用パルス生成回路４５ｂは、各チャネルのトリガ信号入力の論理を遅延させて調停用パルスを生成し、調停回路４５ａに出力する。
図１７は、第２の実施の形態の調停回路を示す回路図である。

調停回路４５ａは、リクエスト受付部４５１ａと、ＯＲ回路４５２ａと、ラッチ回路４５３ａと、調停部４５４ａと、同期回路４５５ａと、リセット回路４５６ａとを有している。

リクエスト受付部４５１ａは、いずれかのチャネルからのアクセス要求を非同期に受け付けるＤ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄを備えている。
ＯＲ回路４５２ａは、これらＤ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄの出力端子の論理和を取り、その結果を出力する。

ラッチ回路４５３ａは、Ｄ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄの出力をそれぞれ入力とするＤ−ＦＦ回路Ｄ４５３ａ〜Ｄ４５３ｄを有し、調停用パルス生成回路４５ｂが生成した調停用パルス信号ＲＱＣＫ＿Ｄ２に基づいて、これらＤ−ＦＦ回路Ｄ４５３ａ〜Ｄ４５３ｄの同期を取る。

調停部４５４ａは、ラッチ回路４５３ａの出力に基づいて、チャネル間の調停を行う。
同期回路４５５ａは、調停用パルス生成回路４５ｂが生成した調停用パルス信号ＲＱＣＫ＿Ｄ３に基づいて、調停部４５４ａが調停したアクセス要求を確定する。

リセット回路４５６ａは、メモリアクセス完了信号ＣＭＰと各チャネルのメモリアクセス許可信号とのＮＡＮＤを取り、その結果をそれぞれＤ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄに出力するＮＡＮＤ回路Ｎ４５６ａ〜Ｎ４５６ｄを有している。

次に、調停回路４５ａの動作を説明する。
リクエスト受付部４５１ａは、Ｄ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄのいずれかにトリガ信号が入力されると、そのＤ−ＦＦ回路がリクエスト信号を出力する。これにより、ＯＲ回路４５２ａが、メモリアクセスリクエスト信号ＡＬＬ＿ＲＥＱを出力する。そして、ラッチ回路４５３ａに調停用パルス信号ＲＱＣＫ＿Ｄ２が入力されると、ラッチ回路４５３ａのＤ−ＦＦ回路Ｄ４５３ａ〜Ｄ４５３ｄが同期して‘１’または‘０’を出力する。その後、調停部４５４ａは、入力された‘１’または‘０’に従って、Ｄ−ＦＦ回路Ｄ４５５ａ〜Ｄ４５５ｄに調停信号を出力する。具体的には、リクエスト信号を出力したラッチ回路４５３ａのＤ−ＦＦ回路に対応する同期回路４５５ａのＤ−ＦＦ回路に‘１’を出力し、それ以外の同期回路４５５ａのＤ−ＦＦ回路には‘０’を出力する。

そして、同期回路４５５ａに調停用パルス信号ＲＱＣＫ＿Ｄ３が入力されると、Ｄ−ＦＦ回路Ｄ４５５ａ〜Ｄ４５５ｄが同期して‘１’または‘０’を出力する。すなわち‘１’が入力されたＤ−ＦＦ回路のみが、メモリアクセス許可信号を出力する。

ところで、第２の実施の形態のメモリアクセス完了信号ＣＭＰは、Ｌｏアクティブであり、いずれかのチャネルがメモリアクセスを行っている場合は、‘１’に保たれている。メモリアクセスが完了すると、調停回路４５ａにメモリアクセス完了信号ＣＭＰが入力される。これにより、リセット回路４５６ａの各ＮＡＮＤ回路Ｎ４５６ａ〜Ｎ４５６ｄの出力はバス権を獲得しているチャネルのみ‘１’になり、リクエスト受付部４５１ａの各Ｄ−ＦＦ回路Ｄ４５１ａ〜Ｄ４５１ｄのいずれかの論理を‘０’にリセットする。これにより、調停回路４５ａは、再度リクエスト受付状態となる。

図１８は、調停用パルス生成回路を示す回路図である。
調停用パルス生成回路４５ｂは、Ｄ−ＦＦ回路４５１ｂと、メモリアクセス完了信号ＣＭＰと、Ｄ−ＦＦ回路４５１ｂの出力との論理積を取るＡＮＤ回路４５２ｂと、調停回路４５ａからのメモリアクセスリクエスト信号ＡＬＬ＿ＲＥＱと、ＡＮＤ回路４５２ｂの出力の反転入力との論理積を取るＡＮＤ回路４５３ｂと、ＡＮＤ回路の出力信号を１０ｎｓ（所定時間）遅らせて調停用パルス信号ＲＱＣＫ＿Ｄ２を生成する調停用パルス信号生成回路４５４ｂと、調停用パルス信号ＲＱＣＫ＿Ｄ２を１０ｎｓ（所定時間）遅らせて調停用パルス信号ＲＱＣＫ＿Ｄ３を生成する調停用パルス信号生成回路４５５ｂとを有している。

次に、調停用パルス生成回路の動作を説明する。
初期状態では、Ｄ−ＦＦ回路４５１ｂの出力は‘０’であるため、ＡＮＤ回路４５２ｂの出力が‘０’となり、ＡＮＤ回路４５３ｂには、‘１’が入力される。

この状態でＡＮＤ回路４５３ｂにメモリアクセスリクエスト信号ＡＬＬ＿ＲＥＱが入力されると、ＡＮＤ回路４５３ｂは‘１’を出力する。これにより、調停用パルス信号生成回路４５４ｂ、４５５ｂがそれぞれ調停用パルス信号ＲＱＣＫ＿Ｄ２、調停用パルス信号ＲＱＣＫ＿Ｄ３を生成し、出力する。すると、Ｄ−ＦＦ回路４５１ｂのＣＫ端子には‘１’が入力され、Ｄ−ＦＦ回路４５１ｂは‘１’を出力する。

メモリアクセス完了信号ＣＭＰは、Ｌｏアクティブなので、ＡＮＤ回路４５２ｂは‘１’を出力し、ＡＮＤ回路４５３ｂには、‘０’が入力されるため、調停用パルス信号生成回路４５４ｂ、４５５ｂはそれぞれ調停用パルス信号ＲＱＣＫ＿Ｄ２、調停用パルス信号ＲＱＣＫ＿Ｄ３の生成を停止する。

この状態でメモリアクセスが完了するのを待つ。
そして、メモリアクセスが完了すると、メモリアクセス完了信号ＣＭＰ（Ｌｏアクティブ）が入力されるため、ＡＮＤ回路４５２ｂの出力は‘０’となり、ＡＮＤ回路４５３ｂには‘１’が入力される。

このとき、他のチャネルによるリクエスト信号ＲＥＱがあれば、ＡＮＤ回路４５３ｂにメモリアクセスリクエスト信号ＡＬＬ＿ＲＥＱが入力されるため、再び調停用パルス信号が生成され、調停が続けられる。

この第２の実施の形態のディスプレイ制御回路によれば、第１の実施の形態のディスプレイ制御回路１０と同様の効果が得られる。
そして、第２の実施の形態のディスプレイ制御回路によれば、同期化パルスを自己生成し、調停するようにしたので、システムクロックを持たない完全非同期システムにおいても容易かつ確実に調停を行うことができる。

ところで、図１９に示すように、拡張ＥＤＩＤ領域に格納されるデータはＣＥＡ８６１規格で規定される。更にＣＥＡ８６１のデータの中にはＨＤＭＩ専用の拡張領域が存在する。その拡張領域の中にはチャネル毎に、異なるデータが格納されているアドレス（以下、「データ変更アドレス」と言う）が存在する。

図１９は、メモリの内部を模式的に示す図である。
図１９に示すメモリ３７ａは、００ｈ（ヘキサ）〜７Ｆｈ番地がＥＤＩＤ領域であり、８０ｈ〜ＦＦｈ番地がＣＥＡ８６１領域（ＨＤＭＩ拡張データ含む）である。このメモリ３７ａの番地のうち、例えば９Ｂｈ番地がデータ変更アドレスであった場合、このアドレスにアクセス要求があれば、アクセスされたチャネルを判断（識別）し、データ変更アドレスから読み出されるデータの一部を変更してアクセス元のソースに出力する必要がある。

また、データ変更アドレスは固定されているとは限らないため、例えば、初期リセット解除時や、Ｉ２Ｃスレーブアドレスが一致したときや、メモリのチェックサムに書き込みがあった場合等に以下のトレース動作を行って、データ変更アドレスを特定する必要がある。

以下、トレース開始アドレスが８４ｈ番地（固定）である場合を例にとって説明する。
図２０は、トレース動作の具体例を示す図である。
メモリ３７ａのアドレスは、メモリ３７ａ上に記されたコード番号とバイト長とで表されるポインタによるチェーン構成となっている。具体的にはアドレスに格納されているデータの上位３ビットは、コード番号を示し、下位５ビットはバイト長を示す。上位３ビットが‘０１１ｂ（バイナリ）’（０３ｈ）に一致するデータが存在した場合、そのデータが格納されているアドレスから４ｈ番地後のアドレスがデータ変更アドレスであることが予め決まっている。

＜１回目＞
８４ｈ番地に格納されているデータは‘４８ｈ’である。‘４８ｈ’を２進数で表すと‘０１００１０００ｂ（バイナリ）’であるため、上位３ビットは‘０１１ｂ（バイナリ）’に一致しない。また、下位５ビットは‘０１０００ｂ（バイナリ）’＝８なので、自身を加えた８バイト＋１バイト後のアドレスをトレースする。

＜２回目＞
８バイト後のアドレスは８ｄｈ番地であり、８ｄｈ番地に格納されているデータは‘２５ｈ’である。‘２５ｈ’を２進数で表すと‘００１００１０１ｂ（バイナリ）’であるため、上位３ビットは‘０１１ｂ（バイナリ）’に一致しない。また、下位５ビットは‘００１０１ｂ（バイナリ）’＝５なので、自身を加えた５バイト＋１バイト後のアドレスをトレースする。

＜３回目＞
５バイト後のアドレスは９３ｈ番地であり、９３ｈ番地に格納されているデータは‘８３ｈ’である。‘８３ｈ’を２進数で表すと‘１０００００１１ｂ（バイナリ）’であるため、上位３ビットは‘０１１ｂ（バイナリ）’に一致しない。また、下位５ビットは‘０００１１ｂ（バイナリ）’＝３なので、自身を加えた３バイト＋１バイト後のアドレスをトレースする。

＜４回目＞
３バイト後のアドレスは９７ｈ番地であり、９７ｈ番地に格納されているデータは‘６５ｈ’である。‘６５ｈ’を２進数で表すと‘０１１００１０１ｂ（バイナリ）’であるため、上位３ビットが‘０１１ｂ（バイナリ）’に一致する。ここから４ビット進んだ番地は、９Ｂｈ番地であるため、９Ｂｈ番地が、データ変更アドレスであることが分かる。

その後、９Ｂｈ番地にメモリアクセスがあった場合、メモリ３７ａのデータ変更アドレスから読み出されるデータの一部を変更してアクセス元のソースに出力する。例えばアクセス要求を出力したチャネルがｃｈ１の場合‘１０ｈ’に変更し、アクセス要求を出力したチャネルがｃｈ２の場合‘２０ｈ’に変更し、アクセス要求を出力したチャネルがｃｈ３の場合‘３０ｈ’に変更し、アクセス要求を出力したチャネルがｃｈ４の場合‘４０ｈ’に変更する。

以下、このような機能を備える第３の実施の形態のディスプレイ制御回路について説明する。
以下、第３の実施の形態のディスプレイ制御回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第３の実施の形態のディスプレイ制御回路は、スレーブデバイス（の構成）が異なり、それ以外は第１の実施の形態と同様である。
図２１は、第３の実施の形態のスレーブデバイスを示す回路図である。

スレーブデバイス３０ｂは、前述した機能を実現するためのリードデータ置換回路３８をさらに有している。
図２２は、リードデータ置換回路の構成を示すブロック図である。

リードデータ置換回路３８は、置換回路３８ａと、変更アドレス検出回路３８ｂと、イネーブル信号生成回路３８ｃとを有している。
置換回路３８ａは、アクセス要求のあったアドレス（メモリアクセスアドレス）が、データ変更アドレスか否かを判断する。そして、データ変更アドレスでなければ、メモリアクセスアドレスから読み出したデータをそのまま出力する。一方、データ変更アドレスであれば、メモリアクセスアドレスから読み出したデータ（以下、「変更前リードデータ」と言う）を、置換回路３８ａ内に予め定められたフォーマットに従って、置換（変更）したデータ（以下、「変更後リードデータ」と言う）に置換してアクセス元のソースに送信する。

変更アドレス検出回路３８ｂは、トレース動作を行って、データ変更アドレスを特定する回路であり、特定したデータ変更アドレスを置換回路３８ａに通知する。
イネーブル信号生成回路３８ｃは、変更アドレス検出回路３８ｂを動作させるためのイネーブル信号を生成する。

図２３は、置換回路の構成を示す回路図である。
置換回路３８ａは、比較部３８１ａ、３８２ａと、ラッチ回路３８３ａ、３８４ａと、置換データ記憶部３８５ａ、３８６ａと、加算部３８７ａと、置換データ選択部３８８ａとを有している。

比較部３８１ａ、３８２ａは、それぞれメモリアクセスアドレスが、データ変更アドレスであるか否かを比較対象と比較する。
ここで、比較部３８１ａの比較対象は、変更アドレス検出回路３８ｂから出力されるデータ変更アドレスである。

比較部３８２ａの比較対象は、予め指定された（固定の）データ変更アドレス（例えばチェックサム‘ＦＦ’）である。
ラッチ回路３８３ａ、３８４ａは、それぞれＤ−ＦＦ回路で構成されており、比較部３８１ａ、３８２ａからそれぞれ出力される値をラッチする。

置換データ記憶部３８５ａ、３８６ａは、それぞれチャネル毎の置換用データを記憶している。具体的には、置換データ記憶部３８５ａは、メモリアクセスアドレスが変更アドレス検出回路３８ｂから出力されるデータ変更アドレスに一致した場合に、そのアドレスから読み出した変更前リードデータの上位４ビットを置換する置換用データを記憶しており、入力されるメモリアクセス許可信号ｃｈ１＿ＡＣＴ〜ｃｈ４＿ＡＣＴに応じた置換用データを出力する。

図２０に示した例では、９Ｂｈ番地にメモリアクセスがあった場合、９Ｂｈ番地の値‘１０ｈ’の上位４ビットを置換用データに置換する。メモリアクセス許可信号ｃｈ１＿ＡＣＴが入力された場合（アクセス要求を出力したチャネルがｃｈ１の場合）‘１０ｈ’に置換し、メモリアクセス許可信号ｃｈ２＿ＡＣＴが入力された場合‘２０ｈ’に置換し、メモリアクセス許可信号ｃｈ３＿ＡＣＴが入力された場合‘３０ｈ’に置換し、メモリアクセス許可信号ｃｈ４＿ＡＣＴが入力された場合‘４０ｈ’に置換する。

置換データ記憶部３８６ａは、メモリアクセスアドレスが予め指定されたデータ変更アドレスに一致した場合に、そのアドレスから読み出した変更前リードデータに加算する置換用データを記憶しており、入力されるメモリアクセス許可信号ｃｈ１＿ＡＣＴ〜ｃｈ４＿ＡＣＴに応じた置換用データを出力する。

加算部３８７ａは、メモリ３７ａから読み出した変更前リードデータと置換データ記憶部３８６ａが出力した置換用データとを加算して出力する。
置換データ選択部３８８ａは、ラッチ回路３８３ａ、３８４ａがラッチしている値に従って、置換データ記憶部３８５ａが出力する値、加算部３８７ａが出力する値、および変更前リードデータのうちのいずれか１つを選択し、変更後リードデータとしてアクセス元のソースに出力する。具体的には、ラッチ回路３８３ａにラッチされている値Ａが‘１’であり、ラッチ回路３８４ａにラッチされている値Ｂが‘０’である場合、加算部３８７ａが出力する値を変更後リードデータとして出力する。ラッチ回路３８３ａにラッチされている値Ａが‘０’であり、ラッチ回路３８４ａにラッチされている値Ｂが‘１’である場合、置換データ記憶部３８５ａが出力する値を変更後リードデータとして出力する。

ラッチ回路３８３ａにラッチされている値Ａが‘０’であり、ラッチ回路３８４ａにラッチされている値Ｂも‘０’である場合、変更前リードデータを、そのまま変更後リードデータとして出力する。

さらに、後述するアドレス未変更フラグ‘１’が入力された場合も、変更前リードデータを、そのまま変更後リードデータとして出力する。
図２４は、変更アドレス検出回路の構成を示す回路図である。

変更アドレス検出回路３８ｂは、加算器３８１ｂと、イネーブル付きＦＦ回路３８２ｂと、加算器３８３ｂと、比較部３８４ｂと、ＡＮＤ回路３８５ｂと、インバータ回路３８６ｂと、イネーブル付きＦＦ回路３８７ｂと、比較部３８８ｂとを有している。

加算器３８１ｂは、トレースするアドレスから読み出したデータの下位５ｂｉｔ（バイト長）が順次入力され、このデータに、イネーブル付きＦＦ回路３８２ｂからフィードバックされた値を加算する。

イネーブル付きＦＦ回路３８２ｂは、イネーブル信号生成回路３８ｃが生成したシーケンスイネーブル信号をイネーブル入力として、加算器３８１ｂが出力した値を出力する。このイネーブル付きＦＦ回路３８２ｂの初期値は、トレース開始アドレス（例えば図２０では‘８４ｈ’）に設定されている。

加算器３８３ｂは、イネーブル付きＦＦ回路３８２ｂが出力した値に‘４ｈ’を加えて出力する。また、‘４ｈ’を加えた値がメモリ３７ａのアドレス‘ＦＦｈ’をオーバー（Over Flow）したときに‘１’を出力する。

比較部３８４ｂには、トレースするアドレスから読み出したデータの上位３ビット（コード番号）が入力される。比較部３８４ｂは、入力されたコード番号が‘３ｈ’（０１１ｂ（バイナリ））である場合、３ｈ検出信号‘１’を出力し、それ以外は‘０’を出力する。

ＡＮＤ回路３８５ｂは、加算器３８３ｂのオーバフロー出力の反転入力と、比較部３８４ｂの比較結果との論理積を取る。すなわち、イネーブル付きＦＦ回路３８２ｂがラッチした値に‘４ｈ’を加えた値がメモリ３７ａのアドレス‘ＦＦｈ’をオーバーしておらず、かつ、読み出したデータのコード番号が‘３ｈ’（０１１ｂ（バイナリ））である場合に‘１’を出力する。

インバータ回路３８６ｂは、メモリクロックを反転してイネーブル付きＦＦ回路３８７ｂに出力する。
イネーブル付きＦＦ回路３８７ｂは、ＡＮＤ回路３８５ｂの出力をイネーブル入力とし、インバータ回路３８６ｂの出力に同期して加算器３８３ｂの加算値を変更アドレスとして出力する。

比較部３８８ｂは、イネーブル付きＦＦ回路３８７ｂの出力と‘００ｈ’とを比較し、一致すればアドレス未変更フラグ‘１’を出力する。
次に、変更アドレス検出回路３８ｂの動作を説明する。

加算器３８１ｂは、イネーブル付きＦＦ回路３８７ｂに予め与えられた初期値に、メモリ３７ｂから読んできたデータのバイト長を順次加算していく。この加算値が次にトレースする（読み出しを行う）アドレスになる。

加算器３８３ｂは、加算器３８１ｂの動作に並行して、加算器３８１ｂが出力した値に‘４ｈ’を加算する。
そして、ＡＮＤ回路３８５ｂが‘１’を出力すると、イネーブル付きＦＦ回路３８７ｂは、加算器３８３ｂの加算値を変更アドレスとして出力する。

一方、ＡＮＤ回路３８５ｂが‘０’を出力すると、３８７ｂにデータのラッチが行われず、初期値が００ｈであるため、比較部３８８ｂが、アドレス未変更フラグ‘１’を出力する。

図２５は、イネーブル信号生成回路の構成を示す回路図である。
イネーブル信号生成回路３８ｃは、Ｄ−ＦＦ回路３８１ｃ〜３８５ｃとＯＲ回路３８６ｃと、インバータ回路３８７ｃとを有している。

Ｄ−ＦＦ回路３８１ｃのＤ端子には‘１’が入力され、クロックにはシステムリセット信号が入力される。イネーブル信号生成回路３８ｃは、Ｄ−ＦＦ回路３８１ｃの出力をシーケンスイネーブル信号として出力する。

Ｄ−ＦＦ回路３８２ｃ〜３８５ｃは、シフトレジスタを構成しており、シーケンスイネーブル信号が‘１’のときに、メモリアクセス制御部３６からのメモリアクセス完了信号ＣＭＰが４回入力されると、Ｄ−ＦＦ回路３８５ｃが‘１’を出力する。

ＯＲ回路３８６ｃは、Ｄ−ＦＦ回路３８４ｃの出力と、変更アドレス検出回路３８ｂの比較部３８４ｂの出力とのいずれか一方が‘１’の場合、‘１’を出力する。
次に、イネーブル信号生成回路３８ｃの動作を説明する。

Ｄ−ＦＦ回路３８１ｃのクロックにシステムリセット信号‘１’が入力されると、シーケンスイネーブル信号‘１’を出力する。
Ｄ−ＦＦ回路３８２ｃ〜３８５ｃは、シフトレジスタを構成しているため、メモリアクセス完了信号ＣＭＰが４回入力されると、Ｄ−ＦＦ回路３８５ｃが‘１’を出力する。このときインバータ回路３８７ｃは、‘０’を出力するため、Ｄ−ＦＦ回路３８１ｃ〜３８５ｃがリセットされ、シーケンスイネーブル信号が‘０’になる。

また、メモリアクセス完了信号ＣＭＰが４回入力される前にデータ変更アドレスを発見した場合、３ｈ検出信号‘１’がＯＲ回路３８６ｃに入力されるため、ＯＲ回路３８６ｃが‘１’を出力する。よって、Ｄ−ＦＦ回路３８５ｃが‘１’を出力するため、この場合もシーケンスイネーブル信号が‘０’になる。

この第３の実施の形態のディスプレイ制御回路によれば、第１の実施の形態のディスプレイ制御回路１０と同様の効果が得られる。
そして、第３の実施の形態のディスプレイ制御回路によれば、さらに、変更アドレス検出回路３８ｂが、データ変更アドレスの検出をシステムリセット解除時（ソース１００〜４００のメモリアクセス前）等に予め行っておくことにより、ソース１００〜４００がデータ変更アドレスにメモリアクセスしたときに、アクセスしたチャネルに応じ、変更前リードデータを即座に置換して出力することで、同一メモリの同一アドレスから異なるデータを擬似的に読み出すことができる。また、データ変更アドレスが、変数値でも固定値でもデータの変更を容易に行うことができる。

また、データ内にチェックサムを示すバイトがあった場合等は、固定の置換データによって書き替えられる分の差分を演算することにより、置き換えを行うことができる。
また、トレースによるバイト長の加算値がメモリ範囲をオーバーした場合や、コード番号が一度も一致しなかった場合等は異常データとみなし、アドレスの置換を行わないようにすることもできる。

ところで、前述したようにデータ変更アドレスは固定されているとは限らないため、メモリ３７ａにデータを書き込むことによりポインタの変更が発生した場合、データ変更アドレスが意図したものと異なってしまう。そのため、その動作をトリガとして、データ変更アドレスの再トレースを行う必要がある。以下、再トレースを行う機能を備える第４の実施の形態のディスプレイ制御回路について説明する。

以下、第４の実施の形態のディスプレイ制御回路について、前述した第３の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第４の実施の形態のディスプレイ制御回路は、チャネル調停制御部（の構成）が異なり、それ以外は第３の実施の形態と同様である。

図２６は、第４の実施の形態のリードデータ置換回路を示す回路図である。
リードデータ置換回路３９は、イネーブル信号生成回路３８ｃの構成を一部変更したイネーブル信号生成回路３８ｅを有し、さらにデータ変更アドレス更新回路３８ｄを有している。このデータ変更アドレス更新回路３８ｄは、ソース１００〜４００がメモリ３７ａに書き込みを行ったことによりポインタの変更が発生した場合、データ変更アドレスを、チェックサムの書き込み時に更新する。

図２７は、データ変更アドレス更新回路の構成を示す回路図である。
データ変更アドレス更新回路３８ｄは、チェックサムを示すバイトの書き込みが行われたことを示すチェックサム書き込みフラグを生成する回路であり、比較部３８１ｄと、ＡＮＤ回路３８２ｄと、Ｄ−ＦＦ回路３８３ｄ、３８４ｄと、インバータ回路３８５ｄ、３８６ｄとを有している。

比較部３８１ｄは、メモリアクセスアドレスと、チェックサムを示すメモリアドレス（）とを比較し、一致した場合‘１’を出力する。
ＡＮＤ回路３８２ｄは、比較部３８１ｄの出力と、メモリ３７ａのライトイネーブル信号（Ｌｏアクティブ）の反転入力との論理積を取る。

この回路の動作を説明する。
メモリアクセスアドレスが‘ＦＦｈ’であり、メモリのライトイネーブル信号が‘０’の場合、ＡＮＤ回路３８２ｄは‘１’を出力する。これにより、Ｄ−ＦＦ回路３８３ｄがメモリクロック入力に同期して動作し、‘１’を出力する。従って、チェックサム書き込みフラグが‘１’になる。

その後、Ｄ−ＦＦ回路３８４ｄが遅れて‘１’を出力し、インバータ回路３８６ｄによる反転出力‘０’がＤ−ＦＦ回路３８３ｄ、３８４ｄのリセット端子に入力されることでＤ−ＦＦ回路３８３ｄ、３８４ｄの出力がいずれも‘０’になる。従って、チェックサム書き込みフラグが‘０’になる。

図２８は、第４の実施の形態のイネーブル信号生成回路の構成を示す回路図である。
イネーブル信号生成回路３８ｅは、Ｄ−ＦＦ回路３８１の前段にシステムリセット信号とチェックサム書き込みフラグとの論理和を取るＯＲ回路３８７ｃを有している。従って、システムリセット信号とチェックサム書き込みフラグとのうちのいずれか一方が‘１’になることで、イネーブル信号生成回路３８ｅは、シーケンスイネーブル信号を出力する。

この第４の実施の形態のディスプレイ制御回路によれば、第３の実施の形態のディスプレイ制御回路と同様の効果が得られる。
そして、第４の実施の形態のディスプレイ制御回路によれば、さらに、ポインタの更新等が生じたときに、チェックサムの書き込み動作をトリガとして、データ変更アドレスの再トレースを行うようにしたので、ユーザがデータ変更アドレスを意識することなく（ユーザが新たなデータ変更アドレスを指定したり、更新を行うシーケンスを実行したりすることなく）、データ変更アドレスを更新することができる。

なお、本実施の形態では、データ変更アドレス更新回路３８ｄは、チェックサムの書き込み動作をトリガとして、データ変更アドレスの再トレースを行うようにしたが、本発明はこれに限らず、例えば初期リセットが解除されたときにデータ変更アドレスの再トレースを行うようにしてもよいし、Ｉ２Ｃスレーブアドレスが一致したときにデータ変更アドレスの再トレースを行うようにしてもよい。

以上、本発明のディスプレイ制御回路およびディスプレイ装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。

また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
（付記１） 複数のマスタとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りするディスプレイ制御回路において、
前記属性情報を格納するメモリと、
前記マスタの前記メモリへのアクセス要求を受け付ける複数のチャネルと、
ハードウエアで構成され、前記各チャネルが受け付けた前記アクセス要求を調停し、選択した１つの前記アクセス要求の前記メモリへのアクセスを許可する調停制御部と、
を有することを特徴とするディスプレイ制御回路。

（付記２） 前記アクセス要求を受け付けた前記チャネルにより前記アクセス要求の優先度が定まり、前記調停制御部は、前記優先度に基づいて前記アクセス要求を調停することを特徴とする付記１記載のディスプレイ制御回路。

（付記３） 前記調停制御部は、前記各チャネルに対応してそれぞれ設けられる複数の調停回路を有し、
前記各調停回路は、それぞれ当該調停回路に入力される前記アクセス要求の優先度より高い優先度の前記アクセス要求が入力される調停回路に前記アクセス要求が無く、かつ、当該調停回路に入力される前記アクセス要求の優先度より低い優先度の前記アクセス要求が入力される調停回路が前記メモリへのアクセスを行っていないとき、前記メモリへのアクセス権を獲得することを特徴とする付記２記載のディスプレイ制御回路。

（付記４） 前記各調停回路は、それぞれ、より高い優先度の前記アクセス要求が入力される前記調停回路の前記アクセス要求の有無と、より低い優先度の前記アクセス要求が入力される前記調停回路の前記メモリへのアクセス状況のみを監視して前記メモリへのアクセス権を獲得できたか否かを判断することを特徴とする付記３記載のディスプレイ制御回路。

（付記５） 前記調停回路は、前記アクセス要求があった所定時間後に前記アクセス要求を他の前記調停回路の前記アクセス要求の有無および前記メモリへのアクセス状況と比較することを特徴とする付記３記載のディスプレイ制御回路。

（付記６） 前記調停制御部は、いずれかの前記チャネルが受け付けた前記アクセス要求を非同期に受け付ける受付回路と、
前記アクセス要求に応じて入力される第１の調停用パルスにて、前記アクセス要求の同期を取る複数のラッチ回路と、
前記各ラッチ回路にラッチされている値に基づいて調停を行う調停部と、
第２の調停用パルスにて前記調停部により調停された１つの前記アクセス要求を確定する同期回路と、
を有することを特徴とする付記２記載のディスプレイ制御回路。

（付記７） 前記調停制御部は、前記アクセス要求を遅延させて前記第１の調停用パルスを生成し、前記第１の調停用パルスを遅延させて前記第２の調停用パルスを生成する調停用パルス生成回路をさらに有することを特徴とする付記６記載のディスプレイ制御回路。

（付記８） 前記アクセス要求先のアドレスが、前記アドレスに格納されているデータの変更が必要なアドレスに一致するか否かを比較する比較部と、
前記比較部の比較によって一致した前記アドレスの前記データを置換して出力する置換部とをさらに有することを特徴とする付記１記載のディスプレイ制御回路。

（付記９） 前記置換部は、前記マスタに応じて予め用意された置換データを記憶する記憶部を有し、前記置換データに基づいて、前記データを置換することを特徴とする付記８記載のディスプレイ制御回路。

（付記１０） 前記データの変更が必要なアドレスは、コード番号とバイト長とで示されるポインタによるチェーン構成をなしており、
前記比較部は、チェーンをトレースして前記データの変更が必要なアドレスを求め、保持することを特徴とする付記８記載のディスプレイ制御回路。

（付記１１） 前記メモリのチェックサムを示すアドレスへの書き込みが行われたか否かを判断する判断部と、
前記判断部の判断をトリガにして前記チェーンを再トレースすることを特徴とする付記１０記載のディスプレイ制御回路。

（付記１２） 複数のマスタとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りするディスプレイ装置において、
前記属性情報を格納するメモリと、前記マスタの前記メモリへのアクセス要求を受け付ける複数のチャネルと、ハードウエアで構成され、前記各チャネルが受け付けた前記アクセス要求を調停し、選択した１つの前記アクセス要求の前記メモリへのアクセスを許可する調停制御部と、を備えるディスプレイ制御回路、
を有することを特徴とするディスプレイ装置。

本発明の概要を示す図である。 実施の形態のディスプレイ制御回路を示す回路図である。 実施の形態のスレーブデバイスを示すブロック図である。 チャネル調停制御部の構成を示すブロック図である。 調停回路の構成を示す回路図である。 調停回路の動作を示す図である。 他の調停回路の構成を示す図である。 他の調停回路の構成を示す図である。 他の調停回路の構成を示す図である。 調停回路の動作の具体例を示す図である。 調停回路の動作の具体例を示す図である。 調停回路の動作の具体例を示す図である。 調停回路の動作の具体例を示す図である。 調停回路の動作の具体例を示す図である。 調停回路の動作の具体例を示す図である。 第２の実施の形態のスレーブデバイスを示す回路図である。 第２の実施の形態の調停回路を示す回路図である。 調停用パルス生成回路を示す回路図である。 メモリの内部を模式的に示す図である。 トレース動作の具体例を示す図である。 第３の実施の形態のスレーブデバイスを示す回路図である。 リードデータ置換回路の構成を示すブロック図である。 置換回路の構成を示す回路図である。 変更アドレス検出回路の構成を示す回路図である。 イネーブル信号生成回路の構成を示す回路図である。 第４の実施の形態のリードデータ置換回路を示す回路図である。 データ変更アドレス更新回路の構成を示す回路図である。 第４の実施の形態のイネーブル信号生成回路の構成を示す回路図である。 従来のディスプレイ制御回路の構成の一例を示す図である。

符号の説明

１、１０ ディスプレイ制御回路
２ａ、２ｂ マスタ
３、３７、３７ａ、３７ｂ メモリ
４ａ、４ｂ チャネル
５ 調停制御部
２０ａ、２０ｂ、２０ｃ ＨＤＭＩコネクタ
２０ｄ ＤＶＩコネクタ
３０、３０ａ、３０ｂ スレーブデバイス
３１〜３４ シーケンス制御部
３５、４５ チャネル調停制御部
３５ａ、３５ｂ、３５ｃ、３５ｄ、４５ａ 調停回路
３６ メモリアクセス制御部
３８、３９ リードデータ置換回路
３８ａ 置換回路
３８１ａ、３８２ａ 比較部
３８３ａ、３８４ａ ラッチ回路
３８５ａ、３８６ａ 置換データ記憶部
３８８ａ 置換データ選択部
３８ｂ 変更アドレス検出回路
３８ｃ、３８ｅ イネーブル信号生成回路
３８ｄ データ変更アドレス更新回路
４５１ａ リクエスト受付部
４５３ａ ラッチ回路
４５４ａ 調停部
４５５ａ 同期回路
４５ｂ 調停用パルス生成回路
１００〜４００ ソース

Claims (10)

1. 複数のマスタとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りするディスプレイ制御回路において、
   前記属性情報を格納するメモリと、
   前記マスタの前記メモリへのアクセス要求を受け付ける複数のチャネルと、
   ハードウエアで構成され、前記各チャネルが受け付けた前記アクセス要求を調停し、選択した１つの前記アクセス要求の前記メモリへのアクセスを許可する調停制御部と、
   を有することを特徴とするディスプレイ制御回路。
2. 前記アクセス要求を受け付けた前記チャネルにより前記アクセス要求の優先度が定まり、前記調停制御部は、前記優先度に基づいて前記アクセス要求を調停することを特徴とする請求項１記載のディスプレイ制御回路。
3. 前記調停制御部は、前記各チャネルに対応してそれぞれ設けられる複数の調停回路を有し、
   前記各調停回路は、それぞれ当該調停回路に入力される前記アクセス要求の優先度より高い優先度の前記アクセス要求が入力される調停回路に前記アクセス要求が無く、かつ、当該調停回路に入力される前記アクセス要求の優先度より低い優先度の前記アクセス要求が入力される調停回路が前記メモリへのアクセスを行っていないとき、前記メモリへのアクセス権を獲得することを特徴とする請求項２記載のディスプレイ制御回路。
4. 前記各調停回路は、それぞれ、より高い優先度の前記アクセス要求が入力される前記調停回路の前記アクセス要求の有無と、より低い優先度の前記アクセス要求が入力される前記調停回路の前記メモリへのアクセス状況のみを監視して前記メモリへのアクセス権を獲得できたか否かを判断することを特徴とする請求項３記載のディスプレイ制御回路。
5. 前記調停回路は、前記アクセス要求があった所定時間後に前記アクセス要求を他の前記調停回路の前記アクセス要求の有無および前記メモリへのアクセス状況と比較することを特徴とする請求項３記載のディスプレイ制御回路。
6. 前記調停制御部は、いずれかの前記チャネルが受け付けた前記アクセス要求を非同期に受け付ける受付回路と、
   前記アクセス要求に応じて入力される第１の調停用パルスにて、前記アクセス要求の同期を取る複数のラッチ回路と、
   前記各ラッチ回路にラッチされている値に基づいて調停を行う調停部と、
   第２の調停用パルスにて前記調停部により調停された１つの前記アクセス要求を確定する同期回路と、
   を有することを特徴とする請求項２記載のディスプレイ制御回路。
7. 前記アクセス要求先のアドレスが、前記アドレスに格納されているデータの変更が必要なアドレスに一致するか否かを比較する比較部と、
   前記比較部の比較によって一致した前記アドレスの前記データを置換して出力する置換部とをさらに有することを特徴とする請求項１記載のディスプレイ制御回路。
8. 前記データの変更が必要なアドレスは、コード番号とバイト長とで示されるポインタによるチェーン構成をなしており、
   前記比較部は、チェーンをトレースして前記データの変更が必要なアドレスを求め、保持することを特徴とする請求項７記載のディスプレイ制御回路。
9. 前記メモリのチェックサムを示すアドレスへの書き込みが行われたか否かを判断する判断部と、
   前記判断部の判断をトリガにして前記チェーンを再トレースすることを特徴とする請求項８記載のディスプレイ制御回路。
10. 複数のマスタとの間でディスプレイに画像を表示する条件を規定した属性情報をやり取りするディスプレイ装置において、
    前記属性情報を格納するメモリと、前記マスタの前記メモリへのアクセス要求を受け付ける複数のチャネルと、ハードウエアで構成され、前記各チャネルが受け付けた前記アクセス要求を調停し、選択した１つの前記アクセス要求の前記メモリへのアクセスを許可する調停制御部と、を備えるディスプレイ制御回路、
    を有することを特徴とするディスプレイ装置。

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