JP2008306197A - 窒化物系半導体素子 - Google Patents

Abstract

【課題】オーミック電極と窒化物系半導体層とのオーミック特性が熱により劣化するのを抑制することが可能な窒化物系半導体素子を提供する。
【解決手段】この窒化物系半導体素子（窒化物系半導体レーザ素子）は、ｐ側オーミック電極６に、約１ｎｍの厚みを有するとともにｐ型コンタクト層５の主表面に接触して形成されるＳｉ層６ａと、Ｓｉ層６ａ上に形成される約２０ｎｍの厚みを有するＰｄ層６ｂとを含むとともに、ｎ側オーミック電極９に、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板１の下面に接触して形成されるＳｉ層９ａと、Ｓｉ層９ａの下面上に形成される約６ｎｍの厚みを有するＡｌ層９ｂと、Ａｌ層９ｂの下面上に形成される約３０ｎｍの厚みを有するＰｄ層９ｃとを含む。
【選択図】図１

Description

本発明は、窒化物系半導体素子に関し、特に、窒化物系半導体層上に形成されるオーミック電極を備えた窒化物系半導体素子に関する。

従来、窒化物系半導体層上に形成されるオーミック電極を備えた窒化物系半導体素子が知られている（たとえば、特許文献１参照）。

上記特許文献１には、ｎ型の窒化物系半導体層上にオーミック電極を形成した後、約５００℃〜約７００℃でアニールすることにより、オーミック電極が窒化物系半導体層と良好にオーミック接触される技術が開示されている。

また、従来、ＩｎＧａＮ層およびＡｌＧａＮ層などの窒化物系半導体層の主表面に接触するようにＡｌを主成分とする層やＴｉ層などを形成したオーミック電極を備えた窒化物系半導体素子が知られている。この窒化物系半導体素子では、ウェハプロセスにより製造された状態では、オーミック電極と窒化物系半導体層とのオーミック特性が良好である一方、組立工程において半田付けなどの際に約２５０℃〜約３５０℃の熱が加わると、オーミック特性が劣化する。このようにオーミック電極と窒化物系半導体層とのオーミック特性が劣化すると、ダイオード特性の順方向電圧（Ｖｆ）が上昇するので、消費電力が増加するという不都合がある。このため、従来では、上記特許文献１と同様、オーミック電極を形成した後、約５００℃〜約７００℃の高温でアニールすることにより、オーミック電極を窒化物系半導体層と良好にオーミック接触させていた。
特開平９−６９６２３号公報

このように、従来の窒化物系半導体素子では、オーミック電極を形成した後、高温でアニールしない場合には、オーミック電極と窒化物系半導体層とのオーミック特性が、組立時の熱により劣化する場合があるという問題点があった。

また、上記特許文献１に開示された窒化物系半導体素子では、上記従来の窒化物系半導体素子と同様、ｎ型の窒化物系半導体層上にオーミック電極を形成した後、約５００℃〜約７００℃の高温でアニールしない場合には、オーミック電極と窒化物系半導体層とのオーミック特性が、組立時の熱により劣化する場合があるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、オーミック電極と窒化物系半導体層とのオーミック特性が熱により劣化するのを抑制することが可能な窒化物系半導体素子を提供することである。

上記目的を達成するために、本願発明者が鋭意検討した結果、窒化物系半導体層上に形成されるオーミック電極を、シリコン層を含むように構成することにより、オーミック電極と窒化物系半導体層とのオーミック特性が熱により劣化するのを抑制することが可能であることを見出した。

すなわち、この発明の第１の局面による窒化物系半導体素子は、主表面を有する窒化物系半導体層と、窒化物系半導体層の主表面上に形成されるオーミック電極とを備え、オーミック電極は、窒化物系半導体層の主表面に接触して形成されるシリコン層と、シリコン層上に形成される第１金属層とを含む。

この第１の局面による窒化物系半導体素子では、上記のように、オーミック電極を、窒化物系半導体層の主表面に接触して形成されるシリコン層と、シリコン層上に形成される第１金属層とを含むように構成することによって、窒化物系半導体層の主表面に接触するシリコン層の作用により、オーミック電極の形成後の組立工程において、たとえば、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなるので、熱によりオーミック電極と窒化物系半導体層とのオーミック特性が劣化するのを抑制することができる。この点は、後述する実験により確認済みである。このシリコン層の作用としては、以下の点が考えられる。バンドギャップの大きい窒化物系半導体層（たとえば、バンドギャップ：約３．５ｅＶ）の主表面に直接第１金属層を形成する場合と異なり、バンドギャップの小さいシリコン層（たとえば、バンドギャップ：約１．１ｅＶ）を介して第１金属層を形成することにより、オーミック電極を窒化物系半導体層により良好にオーミック接触させることができるとともに、組立工程において、約２５０℃〜約３５０℃の熱が加わった場合にも上記良好なオーミック接触の状態を維持することができると考えられる。

上記第１の局面による窒化物系半導体素子において、好ましくは、前記第１金属層は、前記窒化物系半導体層とオーミック接触することが可能な金属を含む。

上記第１の局面による窒化物系半導体素子において、好ましくは、オーミック電極は、ｐ型の窒化物系半導体層上に形成され、第１金属層は、ＰｄおよびＰｔの少なくとも一方を含む。このように構成すれば、オーミック接触が得られにくいｐ型の窒化物系半導体層においても、ＰｄおよびＰｔの少なくとも一方を含む第１金属層をシリコン層を介してｐ型の窒化物系半導体層上に形成することにより、容易に、オーミック電極とｐ型の窒化物系半導体層とのより良好なオーミック接触を得ることができ、かつ、組立工程において約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持することができる。

上記第１の局面による窒化物系半導体素子において、オーミック電極は、ｎ型の窒化物系半導体層上に形成され、オーミック電極は、シリコン層と第１金属層との間に配置されるＡｌ層をさらに含んでいてもよい。このように構成すれば、ｎ型の窒化物系半導体層上にオーミック電極を形成する場合に、容易に、オーミック電極とｎ型の窒化物系半導体層とのより良好なオーミック接触を得ることができ、かつ、組立工程において約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持することができる。

上記第１の局面による窒化物系半導体素子において、好ましくは、前記オーミック電極は、ｎ型の前記窒化物系半導体層上に形成されており、前記シリコン層と前記第１金属層との間に、Ｐｄ層及びＰｔ層のいずれか一方を少なくとも含む。

上記第１の局面による窒化物系半導体素子において、好ましくは、シリコン層はアモルファスシリコンからなる。このような構成にすれば、アモルファスシリコンが多くの欠陥を含んでいるため、窒化物系半導体層とオーミック電極との間が、アモルファスシリコンに含まれる欠陥によって導通状態となる。これによって、窒化物系半導体素子を有する窒化物半導体電子デバイスの組み立て工程で生じる熱の影響よって、オーミック電極の特性が劣化することを抑制できると考えられる。

上記第１の局面による窒化物系半導体素子において、好ましくは、オーミック電極上に形成される第２金属層をさらに備える。このように構成すれば、容易に、オーミック電極を、第２金属層を介して外部と電気的に接続することができる。

上記第１の局面による窒化物系半導体素子において、好ましくは、シリコン層は、０．５ｎｍ以上３０ｎｍ以下の厚みを有する。シリコン層をこのような厚みに設定すれば、容易に、オーミック電極と窒化物系半導体層とをより良好にオーミック接触させることができ、かつ、組立工程において約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持することができることを実験により確認済みである。

この発明の第２の局面による窒化物系半導体素子は、ｐ型の窒化物系半導体層と、ｐ型の窒化物系半導体層上に形成されるオーミック電極とを備え、オーミック電極は、ｐ型の窒化物系半導体層上に形成されるシリコン層と、シリコン層上に形成される第１金属層とを含む。

この第２の局面による窒化物系半導体素子では、上記のように、オーミック電極を、ｐ型の窒化物系半導体層上に形成されるシリコン層と、シリコン層上に形成される第１金属層とを含むように構成することによって、ｐ型の窒化物系半導体層上に形成されるシリコン層の作用により、オーミック接触が得られにくいｐ型の窒化物系半導体層においても、オーミック電極とｐ型の窒化物系半導体層との良好なオーミック接触を得ることができるとともに、オーミック電極の形成後の組立工程において、たとえば、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなるので、熱によりオーミック電極とｐ型の窒化物系半導体層とのオーミック特性が劣化するのを抑制することができる。この点は、後述する実験により確認済みである。このシリコン層の作用としては、以下の点が考えられる。バンドギャップの大きい窒化物系半導体層（たとえば、バンドギャップ：約３．５ｅＶ）の主表面に直接第１金属層を形成する場合と異なり、バンドギャップの小さいシリコン層（たとえば、バンドギャップ：約１．１ｅＶ）を介して第１金属層を形成することにより、オーミック電極をｐ型の窒化物系半導体層により良好にオーミック接触させることができるとともに、組立工程において、約２５０℃〜約３５０℃の熱が加わった場合にも上記良好なオーミック接触の状態を維持することができると考えられる。

上記第２の局面による窒化物系半導体素子において、好ましくは、ｐ型の窒化物系半導体層と、シリコン層との間には、ｐ型の窒化物系半導体層にオーミック接触することが可能なオーミック金属層が設けられている。このようにｐ型の窒化物系半導体層上にオーミック金属層を介してシリコン層を形成し、かつ、そのシリコン層上に第１金属層を形成する場合にも、シリコン層の作用により、オーミック金属層、シリコン層および第１金属層を含むオーミック電極と、ｐ型の窒化物系半導体層とのより良好なオーミック接触を得ることができ、かつ、組立工程において約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持することができる。

この発明の第３の局面による窒化物系半導体素子は、ｎ型の窒化物系半導体層と、前記ｎ型の窒化物系半導体層上に形成されるオーミック電極とを備え、前記オーミック電極は、前記ｎ型の窒化物系半導体層上に形成されるシリコン層と、前記シリコン層上に形成される第１金属層とを含み、前記第１金属層は、前記ｎ型の窒化物系半導体層にオーミック接触することが可能な材料を含んでおり、前記オーミック電極は、前記シリコン層と前記第１金属層との間に、Ｐｄ層及びＰｔ層のいずれか一方を少なくとも含む。

この第３の局面による窒化物系半導体素子では、ｎ型の窒化物系半導体層と第１金属層との間に、シリコン層及びＰｄ層又はシリコン層及びＰｔ層が形成されているため、窒化物系半導体素子を有する窒化物系半導体電子デバイスの組み立て工程で生じる熱の影響によって、オーミック電極の特性が劣化することを抑制できる。

ここで、Ｐｄ層及びＰｔ層は、ｐ型窒化物系半導体層に対してはオーミック接触するが、ｎ型窒化物系半導体層に対してはショットキー接合を形成する材料である。本局面による窒化物系半導体素子では、ｎ型の窒化物系半導体層のオーミック電極としては通常用いることがないＰｄ層又はＰｔ層をオーミック電極に含めることによって、オーミック電極の特性劣化の抑制を図ったものである。

上記第３の局面による窒化物系半導体素子において、好ましくは、前記シリコン層は、アモルファスシリコンからなる。このように構成すれば、アモルファスシリコンが多くの欠陥を含んでいるため、ｎ型の窒化物系半導体層とＰｄ層（又は、Ｐｔ層）との間が、アモルファスシリコンに含まれる欠陥によって導通状態となる。これによって、窒化物系半導体素子を有する窒化物系半導体電子デバイスの組み立て工程で３００℃〜４００℃程度の熱処理が加えられても、第１金属層とＰｄ層（又は、Ｐｔ層）との間で多少の反応が起きるだけで、ｎ型の窒化物系半導体層と第１金属層とのオーミック接触が保持されると考えられる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。図２〜図４は、図１に示した第１実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。図１〜図４を参照して、まず、第１実施形態による窒化物系半導体レーザ素子の構造について説明する。

第１実施形態による窒化物系半導体レーザ素子では、図１に示すように、ｎ型ＧａＮ基板１の主表面上に、約４００ｎｍの厚みを有するＡｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）からなるｎ型クラッド層２が形成されている。なお、ｎ型ＧａＮ基板１は、本発明の「ｎ型の窒化物系半導体層」の一例である。ｎ型クラッド層２上には、ＭＱＷ構造（多重量子井戸構造）の活性層３が形成されている。この活性層３は、図２に示すように、約３ｎｍの厚みを有するＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．１５）からなる複数の井戸層３ａと、約２０ｎｍの厚みを有するＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなる複数の障壁層３ｂとが交互に積層されたＭＱＷ構造を有する。また、活性層３上には、図１に示すように、約４００ｎｍの厚みを有する凸部と、平坦部とを含むとともに、ＭｇがドープされたＡｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）からなるｐ型クラッド層４が形成されている。

また、ｐ型クラッド層４の凸部上には、約１０ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなるｐ型コンタクト層５が形成されている。ｐ型クラッド層４の凸部とｐ型コンタクト層５とにより、電流通路となるリッジ部が構成されている。なお、ｐ型コンタクト層５は、本発明の「ｐ型の窒化物系半導体層」の一例である。また、ｐ型コンタクト層５上には、ｐ側オーミック電極６が形成されている。なお、ｐ側オーミック電極６は、本発明の「オーミック電極」の一例である。

ここで、第１実施形態では、ｐ側オーミック電極６は、図３に示すように、約１ｎｍの厚みを有するとともに、ｐ型コンタクト層５の表面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層６ａと、約２０ｎｍの厚みを有するＰｄ層６ｂとによって構成されている。なお、Ｐｄ層６ｂは、本発明の「第１金属層」の一例である。

また、図１に示すように、リッジ部およびｐ側オーミック電極６の側面を覆うように、ＳｉＯ_２からなる電流ブロック層７が形成されている。

また、第１実施形態では、ｐ側オーミック電極６および電流ブロック層７上の所定領域には、ｐ側オーミック電極６の上面に接触するように、パッド電極８が形成されている。なお、パッド電極８は、本発明の「第２金属層」の一例である。このパッド電極８は、ｐ側オーミック電極６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約１５０ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）によって構成されている。

また、ｎ型ＧａＮ基板１の裏面（下面）上の所定領域には、ｎ側オーミック電極９が形成されている。なお、ｎ側オーミック電極９は、本発明の「オーミック電極」の一例である。

また、第１実施形態では、ｎ側オーミック電極９は、図４に示すように、ｎ型ＧａＮ基板１側から順に、約１ｎｍの厚みを有するとともに、ｎ型ＧａＮ基板１の下面に接触して形成されるアモルファスシリコンからなるＳｉ層９ａ、約６ｎｍの厚みを有するＡｌ層９ｂおよび約３０ｎｍの厚みを有するＰｄ層９ｃによって構成されている。なお、Ａｌ層９ｂおよびＰｄ層９ｃは、本発明の「第１金属層」の一例である。また、第１実施形態では、ｎ側オーミック電極９の下面上には、図１に示すように、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極１０が形成されている。なお、パッド電極１０は、本発明の「第２金属層」の一例である。

次に、第１実施形態の窒化物系半導体レーザ素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。なお、比較例として、ｐ側オーミック電極にＳｉ層を設けることなくＰｄ層のみを設けるとともに、ｎ側オーミック電極にＳｉ層を設けることなくＡｌ層およびＰｄ層のみを設けた従来の窒化物系半導体レーザ素子についても順方向電圧を測定した。その結果、第１実施形態の窒化物系半導体レーザ素子では、ウェハプロセス後は、４．４Ｖの順方向電圧であるとともに、組立工程後は、４．２Ｖの順方向電圧であった。これに対して、従来の窒化物系半導体レーザ素子では、ウェハプロセス後は、上記第１実施形態と同等の４．４Ｖの順方向電圧であるとともに、組立工程後は、７．５Ｖの順方向電圧であった。すなわち、従来の窒化物系半導体レーザ素子では、組立工程後に順方向電圧が上昇するのに対して、第１実施形態による窒化物系半導体レーザ素子では、順方向電圧が改善する結果となった。この結果から、ｐ側オーミック電極６を、約１ｎｍの厚みを有するとともに、ｐ型コンタクト層５に接触するように形成されるＳｉ層６ａを含むように構成するとともに、ｎ側オーミック電極９を、約１ｎｍの厚みを有するとともに、ｎ型ＧａＮ基板１に接触して形成されるＳｉ層９ａを含むように構成することによって、ｐ側オーミック電極６とｐ型コンタクト層５とのオーミック特性と、ｎ側オーミック電極９とｎ型ＧａＮ基板１とのオーミック特性とが、ｐ側オーミック電極６およびｎ側オーミック電極９の形成後の組立時の半田付けの際に加わる約２５０℃〜約３５０℃の熱により劣化するのを抑制することができることが確認できた。

第１実施形態では、上記のように、ｐ側オーミック電極６を、約１ｎｍの厚みを有するとともにｐ型コンタクト層５の主表面に接触して形成されるＳｉ層６ａと、Ｓｉ層６ａ上に形成される約２０ｎｍの厚みを有するＰｄ層６ｂとを含むように構成するとともに、ｎ側オーミック電極９を、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板１の下面に接触して形成されるＳｉ層９ａと、Ｓｉ層９ａの下面上に形成される約６ｎｍの厚みを有するＡｌ層９ｂと、Ａｌ層９ｂの下面上に形成される約３０ｎｍの厚みを有するＰｄ層９ｃとを含むように構成することによって、ｐ型コンタクト層５およびｎ型ＧａＮ基板１の主表面にそれぞれ接触するＳｉ層６ａおよび９ａの作用により、ｐ側オーミック電極６およびｎ側オーミック電極９の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｐ側オーミック電極６とｐ型コンタクト層５とのオーミック特性と、ｎ側オーミック電極９とｎ型ＧａＮ基板１とのオーミック特性とが劣化するのを抑制することができる。この点は、後述する実験により確認済みである。このＳｉ層６ａおよび９ａの作用としては、以下の点が考えられる。バンドギャップの大きいｐ型コンタクト層５およびｎ型ＧａＮ基板１（バンドギャップ：約３．５ｅＶ）の主表面に直接Ｐｄ層６ｂおよびＡｌ層９ｂをそれぞれ形成する場合と異なり、バンドギャップの小さいＳｉ層６ａおよび９ａ（バンドギャップ：約１．１ｅＶ）をそれぞれ介してＰｄ層６ｂおよびＡｌ層９ｂを形成することにより、ｐ側オーミック電極６およびｎ側オーミック電極９をｐ型コンタクト層５およびｎ型ＧａＮ基板１それぞれに、より良好にオーミック接触させることができるとともに、組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも上記良好なオーミック接触の状態を維持することができると考えられる。

また、第１実施形態では、Ｓｉ層６ａおよび９ａを、アモルファスシリコンとして形成することによって、アモルファスシリコンからなるＳｉ層６ａおよび９ａでは、内部に多くの欠陥（図示せず）を有するので、その多くの欠陥（図示せず）を介して電子を通過させることができる。これにより、Ｐｄ層６ｂとｐ型コンタクト層５との間と、Ａｌ層９ｂとｎ型ＧａＮ基板１との間とをＳｉ層６ａおよび９ａをそれぞれ介して電子が通過しやすくすることができるので、容易に、ｐ側オーミック電極６およびｎ側オーミック電極９をｐ型コンタクト層５およびｎ型ＧａＮ基板１にそれぞれオーミック接触させることができる。

図５〜図８は、図１に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１〜図８を参照して、第１実施形態による窒化物系半導体素子の製造プロセスについて説明する。

まず、図５に示すように、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ｎ型ＧａＮ基板１の主表面上に、約４００ｎｍの厚みを有するＡｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）からなるｎ型クラッド層２と、ＭＱＷ構造の活性層３と、約４００ｎｍの厚みを有するとともに、ＭｇがドープされたＡｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）からなるｐ型クラッド層４と、約１０ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなるｐ型コンタクト層５とを順次成長させる。なお、活性層３を成長させる際には、約３ｎｍの厚みを有するＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．１５）からなる複数の井戸層３ａ（図２参照）と、約２０ｎｍの厚みを有するＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなる複数の障壁層３ｂ（図２参照）とを交互に成長させる。この後、電子ビーム蒸着法を用いて、ｐ型コンタクト層５上に、ｐ側オーミック電極６および約３００ｎｍの厚みを有するＳｉＯ_２層１１を形成する。なお、第１実施形態では、ｐ側オーミック電極６を形成する場合には、約１ｎｍの厚みを有するＳｉ層６ａ（図３参照）および約２０ｎｍの厚みを有するＰｄ層６ｂ（図３参照）を順次形成する。この際、Ｓｉ層６ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、フォトリソグラフィ技術を用いて、ＳｉＯ_２層１１上の所定領域に、レジスト１２を形成する。

次に、図６に示すように、レジスト１２をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、ＳｉＯ_２層１１の上面からｐ型クラッド層４の途中の深さまでの所定領域を除去することにより、ｐ型クラッド層４の表面の一部を露出させる。これにより、ｐ型クラッド層４に平坦部と凸部とが形成されるとともに、ｐ型クラッド層４の凸部とその凸部上のｐ型コンタクト層５とからなるリッジ部が形成される。この場合、ＳｉＯ_２層１１およびｐ側オーミック電極６は、ＣＦ_４ガスによるＲＩＥ法を用いて除去するとともに、ｐ型コンタクト層５およびｐ型クラッド層４は、Ｃｌ_２ガスによるＲＩＥ法を用いて除去する。この後、レジスト除去液を用いた工程およびバッファードＨＦを用いた工程を経て、レジスト１２とＳｉＯ_２層１１とを除去する。

次に、図７に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、約３００ｎｍの厚みを有するＳｉＯ_２からなる電流ブロック層７を形成する。その後、フォトリソグラフィ技術を用いて、ｐ側オーミック電極６上に位置する電流ブロック層７上の部分に開口部１３ａを有するレジスト１３を形成する。この場合、レジスト１３の開口部１３ａは、上方に向かって開口幅が徐々に大きくなる傾斜形状を有するように形成される。そして、レジスト１３をマスクとして、ＣＦ_４ガスによるＲＩＥ法を用いて、レジスト１３の開口部１３ａの部分の電流ブロック層７をエッチングする。この際、レジスト１３の開口部１３ａの開口幅は、図７の矢印で示すように、エッチングの進行に伴って少しずつ大きくなる。これにより、電流ブロック層７の上面は、平坦化される。この後、レジスト１３が除去されて、図８に示す状態になる。

この後、第１実施形態では、図１に示したように、電子ビーム蒸着法を用いて、ｐ側オーミック電極６の上面および電流ブロック層７の所定領域上に、ｐ側オーミック電極６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約１５０ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）を堆積してパッド電極８を形成する。その後、研磨およびエッチング技術を用いて、ｎ型ＧａＮ基板１を約１００ｎｍの厚みを有するように形成する。

その後、第１実施形態では、電子ビーム蒸着法を用いて、ｎ型ＧａＮ基板１の下面（裏面）上の所定領域に、ｎ型ＧａＮ基板１側から順に、約１ｎｍの厚みを有するＳｉ層９ａ（図４参照）、約６ｎｍの厚みを有するＡｌ層９ｂ（図４参照）および約３０ｎｍの厚みを有するＰｄ層９ｃ（図４参照）を堆積してｎ側オーミック電極９を形成する。この際、Ｓｉ層９ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、電子ビーム蒸着法を用いて、ｎ側オーミック電極９の下面上に、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極１０を形成する。

図９〜図２４は、図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。次に、図９〜図２４を参照して、上記第１実施形態の窒化物系半導体レーザ素子の効果を確認するために行った実験について説明する。この実験では、ｐ側オーミック電極およびｎ側オーミック電極それぞれのオーミック特性を測定するための試料（図９参照）を作製して評価を行った。この試料の作製方法としては、まず、図９に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板２１上に約３ｎｍの厚みを有するｐ型ＩｎＧａＮ層２２を形成した。そして、真空蒸着法により、ｐ型ＩｎＧａＮ層２２上に所定の間隔を隔てて２つのｐ側オーミック電極２３を形成した。そして、真空蒸着法により、ｎ型ＧａＮ基板２１の下面上に所定の間隔を隔てて２つのｎ側オーミック電極２４を形成した。

まず、図９〜図２１を参照して、上記第１実施形態の窒化物系半導体レーザ素子のｐ側オーミック電極の効果を確認するために行った実験について説明する。この実験では、ｐ側オーミック電極２３を、ｐ型ＩｎＧａＮ層２２に接触するＳｉ層とそのＳｉ層上の約２０ｎｍの厚みを有するＰｄ層とを含むように構成するとともに、Ｓｉ層の厚みを変化させた。具体的には、Ｓｉ層を、約０．５ｎｍ、約１ｎｍ、約２ｎｍ、約１０ｎｍ、約１５ｎｍ、約２０ｎｍおよび約３０ｎｍの厚みで形成した試料をそれぞれ作製した。また、比較例として、ｐ側オーミック電極２３を約１０ｎｍの厚みを有するＰｄ層のみにより形成した試料と、ｐ側オーミック電極２３を、Ｓｉ層の代わりに設けられた約１ｎｍの厚みを有するＰｔ層と、Ｐｔ層上に形成された約１０ｎｍの厚みを有するＰｄ層とにより形成した試料と、ｐ側オーミック電極２３をＰｔ層のみにより形成した試料とを作製した。そして、上記試料の形成後、および、所定の温度（約３００℃、約３５０℃、約４００℃、約５００℃および約６００℃）で５分間熱処理した後の電流−電圧特性（Ｉ−Ｖ特性）を測定した。その結果を図１０〜図１６、図１８および図１９に示す。また、試料の形成後の熱処理をしない状態（ａｓ ｄｅｐｏ．状態）での抵抗値を基準として規格化を行い、抵抗値の変化割合を算出した。その結果を図１７および図２０に示す。なお、電流−電圧特性は、半導体特性測定器の１つであるカーブトレーサを用いて測定した。以下、これらの測定結果について説明する。

ｐ側オーミック電極２３を、ｐ型ＩｎＧａＮ層２２に接触する約０．５ｎｍ以上約３０ｎｍ以下の厚みを有するＳｉ層を含むように構成した場合には、図１０〜図１６に示したＩ−Ｖ特性および図１７に示した抵抗変化割合から明らかなように、約３５０℃以下で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性は劣化しないことが判明した。また、Ｓｉ層の厚みが１５ｎｍ以上の場合には、図１４〜図１６に示したＩ−Ｖ特性および図１７に示した抵抗変化割合から明らかなように、約４００℃で熱処理をすると、オーミック特性が劣化することが判明した。これに対して、ｐ側オーミック電極２３を、約１０ｎｍの厚みを有するＰｄ層のみにより形成した場合には、図１８に示したＩ−Ｖ特性および図２０に示した抵抗変化割合から明らかなように、約３００℃で熱処理を行った場合にも、ｐ側オーミック電極２３のオーミック特性が劣化するとともに、熱処理の温度が高くなるにしたがって、オーミック特性の劣化が進行することが判明した。また、ｐ側オーミック電極２３をＳｉ層を含まないでＰｔ層およびＰｄ層により形成した場合には、図１９に示したＩ−Ｖ特性および図２０に示した抵抗変化割合から明らかなように、約３００℃で熱処理を行った場合にも、ｐ側オーミック電極２３のオーミック特性が劣化するとともに、熱処理の温度に対して抵抗値が増減する不安定な状態となることが判明した。また、ｐ側オーミック電極２３をＰｔ層のみにより形成した場合には、図２０に示した抵抗変化割合から明らかなように、約３００℃および約４００℃で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性が劣化することが判明した。

以下、第１実施形態の対応するＳｉ層の各厚みでのＩ−Ｖ特性および比較例のＩ−Ｖ特性について詳細に説明する。Ｓｉ層の厚みが約０．５ｎｍの場合には、図１０に示すように、約４００℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。一方、約５００℃で熱処理を行った場合には、抵抗値（Ｒ＝Ｖ／Ｉ）が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。また、約６００℃で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性が大幅に劣化し、オーミック接触が得られなかった。また、Ｓｉ層の厚みが約１ｎｍの場合には、図１１に示すように、約５００℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約６００℃で熱処理を行った場合には、抵抗値が増加し、ｐ側オーミック電極２３のオーミック特性が劣化した。また、Ｓｉ層の厚みが約２ｎｍの場合には、図１２に示すように、約５００℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約６００℃で熱処理を行った場合には、抵抗値が増加し、ｐ側オーミック電極２３のオーミック特性が劣化した。また、Ｓｉ層の厚みが約１０ｎｍの場合には、図１３に示すように、約４００℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約５００℃で熱処理を行った場合には、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。そして、約６００℃で熱処理を行った場合には、抵抗値がさらに増加し、ｐ側オーミック電極２３のオーミック特性がさらに劣化した。

また、Ｓｉ層の厚みが約１５ｎｍの場合には、図１４に示すように、約３５０℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約４００℃で熱処理を行った場合には、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。そして、約５００℃および約６００℃で熱処理を行った場合には、オーミック特性が大幅に劣化した。また、Ｓｉ層の厚みが約２０ｎｍの場合には、図１５に示すように、約３５０℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約４００℃〜約６００℃で熱処理を行った場合には、オーミック特性が大幅に劣化した。また、Ｓｉ層の厚みが約３０ｎｍの場合には、図１６に示すように、約３５０℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約４００℃〜約６００℃で熱処理を行った場合には、オーミック特性が大幅に劣化した。

これに対して、ｐ側オーミック電極２３を約１０ｎｍの厚みを有するＰｄ層のみにより形成した比較例の場合には、図１８に示すように、約３００℃で熱処理を行った場合にも、抵抗値が増加し、ｐ側オーミック電極２３のオーミック特性が劣化した。また、約４００℃で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性が大幅に劣化し、オーミック接触が得られなかった。また、約５００℃および６００℃で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性がさらに劣化した。また、ｐ側オーミック電極２３をＰｔ層およびＰｄ層により形成した場合には、図１９に示すように、約３００℃で熱処理を行った場合にも、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。また、約４００℃で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性が大幅に劣化し、オーミック接触が得られなかった。また、約５００℃で熱処理を行った場合には、オーミック特性が回復して、試料の形成後と同じオーミック特性が得られた。また、６００℃で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性が大幅に劣化し、オーミック接触が得られなかった。

なお、ｐ側オーミック電極２３にＳｉ層を含めることにより、約３５０℃以下で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性が劣化しないのは、以下の理由によるものと考えられる。すなわち、ｐ側オーミック電極２３を、約０．５ｎｍ〜約３０ｎｍの厚みを有するとともにｐ型ＩｎＧａＮ層２２の主表面に接触して形成されるＳｉ層と、Ｓｉ層上に形成される約２０ｎｍの厚みを有するＰｄ層とを含むように構成することによって、バンドギャップの大きいｐ型ＩｎＧａＮ層２２（バンドギャップ：約３．５ｅＶ）の主表面に直接Ｐｄ層を形成する場合と異なり、バンドギャップの小さいＳｉ層（バンドギャップ：約１．１ｅＶ）を介してＰｄ層を形成することにより、ｐ側オーミック電極をｐ型ＩｎＧａＮ層２２により良好にオーミック接触させることができるとともに、約２５０℃〜約３５０℃の熱が加わった場合にも、良好なオーミック接触の状態を維持することができたためであると考えられる。

また、上記のようにＳｉ層を真空蒸着法により形成することによって、Ｓｉ層は、アモルファスシリコンとして形成される。このようにアモルファスシリコンからなるＳｉ層では、Ｓｉ層の内部に多くの欠陥を有するので、その多くの欠陥を介して電子を通過させることができる。これにより、Ｐｄ層とｐ型ＩｎＧａＮ層２２との間をＳｉ層を介して電子が通過しやすくすることができるので、容易に、ｐ側オーミック電極２３をｐ型ＩｎＧａＮ層２２にオーミック接触させることができたと考えられる。

なお、上記第１実施形態の変形例として、ｐ側オーミック電極２３を、ｐ型ＩｎＧａＮ層２２に接触する約１ｎｍの厚みを有するＳｉ層と、Ｓｉ層上に形成された約２０ｎｍの厚みを有するＰｄ層と、Ｐｄ層上に形成された約１０ｎｍの厚みを有するＡｕ層とを含むように構成した場合についても電流−電圧特性を測定した。その結果、図２１に示すように、ｐ側オーミック電極２３を、ｐ型ＩｎＧａＮ層２２に接触する約１ｎｍの厚みを有するＳｉ層と、Ｓｉ層上に形成された約２０ｎｍの厚みを有するＰｄ層とを含むように構成した場合（図１１参照）と同じ電流−電圧特性が得られた。これにより、ｐ側オーミック電極２３のＰｄ層上にＡｕ層を形成する場合と、Ａｕ層を形成しない場合とでオーミック特性に差がないことが判明した。

次に、図９および図２２〜図２４を参照して、上記第１実施形態の窒化物系半導体レーザ素子のｎ側オーミック電極の効果を確認するために行った実験について説明する。この実験では、図９に示した第１実施形態に対応する試料のｎ側オーミック電極２４を、ｎ型ＧａＮ基板２１の裏面（下面）に接触する約１ｎｍの厚みを有するＳｉ層と、Ｓｉ層の下面上に形成された約６ｎｍの厚みを有するＡｌ層と、Ａｌ層の下面上に形成された約３０ｎｍの厚みを有するＰｄ層とを含むように構成した。また、比較例として、ｎ側オーミック電極２４を、ｎ型ＧａＮ基板２１の裏面（下面）に接触する約６ｎｍの厚みを有するＡｌ層と、Ａｌ層の下面上に形成された約３０ｎｍの厚みを有するＰｄ層とを含むように構成した。そして、上記ｐ側オーミック電極の効果を確認するために行った実験と同様にして、電流−電圧特性（Ｉ−Ｖ特性）を測定し、抵抗値の変化割合を算出した。その結果を図２２〜図２４に示す。

ｎ側オーミック電極２４をＳｉ層、Ａｌ層およびＰｄ層により形成した第１実施形態に対応する試料の場合には、図２２および図２４に示すように、約３００℃で熱処理を行った場合に、ｎ側オーミック電極２４のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。その一方、約４００℃で熱処理を行った場合には、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。また、約５００℃で熱処理を行った場合には、試料の形成後よりも良好なオーミック特性が得られた。また、６００℃で熱処理を行った場合には、試料の形成後よりもさらに良好なオーミック特性が得られた。これに対して、ｎ側オーミック電極２４をＡｌ層およびＰｄ層により形成した比較例の試料の場合には、図２３および図２４に示すように、約３００℃で熱処理を行った場合にも、ｎ側オーミック電極２４のオーミック特性が大幅に劣化し、オーミック接触が得られなかった。これにより、ｎ側オーミック電極２４をＳｉ層、Ａｌ層およびＰｄ層により形成した第１実施形態の試料の場合には、ｎ側オーミック電極２４をＡｌ層およびＰｄ層により形成した比較例の試料の場合に比べて、熱処理によりｎ側オーミック電極２４のオーミック特性の劣化が抑制されることが判明した。

なお、ｎ側オーミック電極２４をＳｉ層を含むように構成することによって、熱処理に起因するｎ側オーミック電極２４のオーミック特性の劣化が抑制されるのは、ｐ側オーミック電極２３の場合と同様の理由によるものと考えられる。

（第２実施形態）
図２５は、本発明の第２実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。図２６は、図２５に示した第２実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。図２５および図２６を参照して、この第２実施形態では、上記第１実施形態と異なり、ｐ側オーミック電極のＳｉ層の厚みを約２ｎｍに大きくする場合について説明する。

第２実施形態による窒化物系半導体レーザ素子では、図２５に示すように、上記第１実施形態と同じ組成および厚みを有するｎ型ＧａＮ基板１、ｎ型クラッド層２、活性層３およびｐ型クラッド層４が形成されている。また、ｐ型クラッド層４の凸部上には、上記第１実施形態と同様、約１０ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなるｐ型コンタクト層５が形成されている。また、ｐ型クラッド層４の凸部の側面および平坦部の上面を覆うように、ＳｉＯ_２からなる電流ブロック層１０７が形成されている。

また、電流ブロック層１０７の上面上の所定領域と、ｐ型コンタクト層５の上面および側面を覆うように、ｐ側オーミック電極１０６が形成されている。なお、ｐ側オーミック電極１０６は、本発明の「オーミック電極」の一例である。ここで、第２実施形態では、ｐ側オーミック電極１０６は、図２６に示すように、ｐ型コンタクト層５側から順に、約２ｎｍの厚みを有するとともに、ｐ型コンタクト層５の表面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層１０６ａと、Ｓｉ層１０６ａの上面上に形成された約２０ｎｍの厚みを有するＰｄ層１０６ｂとによって構成されている。つまり、この第２実施形態では、ｐ側オーミック電極１０６のＳｉ層１０６ａの厚みを、第１実施形態のｐ側オーミック電極６のＳｉ層６ａの厚み（１ｎｍ）と異なり、２ｎｍに設定している。この第２実施形態のｐ側オーミック電極１０６のそれ以外の構成は、第１実施形態のｐ側オーミック電極６と同じである。なお、Ｐｄ層１０６ｂは、本発明の「第１金属層」の一例である。

また、ｐ側オーミック電極１０６上には、図２５に示すように、パッド電極１０８が形成されている。なお、パッド電極１０８は、本発明の「第２金属層」の一例である。このパッド電極１０８は、ｐ側オーミック電極１０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）および約１μｍの厚みを有するＡｕ層（図示せず）によって構成されている。

また、ｎ型ＧａＮ基板１の下面（裏面）上の所定領域には、上記第１実施形態と同じ組成および厚みを有するｎ側オーミック電極９およびパッド電極１０が形成されている。すなわち、ｎ側オーミック電極９は、図４に示したように、ｎ型ＧａＮ基板１側から順に、約１ｎｍの厚みを有するとともに、ｎ型ＧａＮ基板１の下面に接触して形成されるアモルファスシリコンからなるＳｉ層９ａ、約６ｎｍの厚みを有するＡｌ層９ｂおよび約１００ｎｍの厚みを有するＰｄ層９ｃによって構成されている。

次に、第２実施形態の窒化物系半導体レーザ素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。第２実施形態の窒化物系半導体レーザ素子では、上記第１実施形態と同様に、ウェハプロセス後は、４．４Ｖの順方向電圧であるとともに、組立工程後は、４．２Ｖの順方向電圧であった。この結果から、上記第１実施形態と異なり、ｐ側オーミック電極１０６のＳｉ層１０６ａの厚みを約２ｎｍに大きくした場合にも、上記第１実施形態と同様、ｐ側オーミック電極１０６とｐ型コンタクト層５とのオーミック特性が組立時の約２５０℃〜約３５０℃の熱により劣化するのを抑制することができることが確認できた。

第２実施形態では、上記のように、ｐ側オーミック電極１０６を、約２ｎｍの厚みを有するとともにｐ型コンタクト層５の主表面に接触して形成されるＳｉ層１０６ａと、Ｓｉ層１０６ａ上に形成される約２０ｎｍの厚みを有するＰｄ層１０６ｂとを含むように構成するとともに、ｎ側オーミック電極９を、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板１の下面に接触して形成されるＳｉ層９ａと、Ｓｉ層９ａの下面上に形成される約６ｎｍの厚みを有するＡｌ層９ｂと、Ａｌ層９ｂ上に形成される約１００ｎｍの厚みを有するＰｄ層９ｃとを含むように構成することによって、上記第１実施形態と同様、ｐ型コンタクト層５およびｎ型ＧａＮ基板１の主表面にそれぞれ接触するＳｉ層１０６ａおよび９ａの作用により、ｐ側オーミック電極１０６およびｎ側オーミック電極９の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｐ側オーミック電極１０６とｐ型コンタクト層５とのオーミック特性と、ｎ側オーミック電極９とｎ型ＧａＮ基板１とのオーミック特性とが劣化するのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

図２７〜図３０は、図２５に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２５〜図３０を参照して、第２実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。

まず、図５に示した第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板１上に、ｎ型クラッド層２、活性層３、ｐ型クラッド層４およびｐ型コンタクト層５を順次成長させる。この後、図２７に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層５上に、約３００ｎｍの厚みを有するＳｉＯ_２層１１１を形成する。そして、フォトリソグラフィ技術を用いて、ＳｉＯ_２層１１１上の所定領域に、レジスト１１２を形成する。

次に、図２８に示すように、レジスト１１２をマスクとして、ＲＩＥ法を用いて、ＳｉＯ_２層１１１の上面からｐ型クラッド層４の途中の深さまでの所定領域を除去することにより、ｐ型クラッド層４の表面の一部を露出させる。これにより、ｐ型クラッド層４に平坦部と凸部とが形成されるとともに、ｐ型クラッド層４の凸部とその凸部上のｐ型コンタクト層５とからなるリッジ部が形成される。この場合、上記第１実施形態と同様、ＳｉＯ_２層１１１は、ＣＦ_４ガスによるＲＩＥ法を用いて除去するとともに、ｐ型コンタクト層５およびｐ型クラッド層４は、Ｃｌ_２ガスによるＲＩＥ法を用いて除去する。この後、レジスト除去液を用いた工程およびバッファードＨＦを用いた工程を経て、レジスト１１２とＳｉＯ_２層１１１とを除去する。

次に、図２９に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、ＳｉＯ_２からなる電流ブロック層１０７を形成する。その後、上記第１実施形態によるレジスト１３を形成するプロセスと同様にして、フォトリソグラフィ技術を用いて、ｐ型コンタクト層５上に位置する電流ブロック層１０７上の部分に開口部１１３ａを有するレジスト１１３を形成する。そして、上記第１実施形態と同様のプロセスを用いて、レジスト１１３をマスクとして、ＣＦ_４ガスによるＲＩＥ法を用いて、レジスト１１３の開口部１１３ａの部分の電流ブロック層１０７をエッチングする。この後、レジスト１１３が除去されて、図３０に示す状態になる。

この後、図２５に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層５の上面および電流ブロック層１０７の所定領域上に、ｐ側オーミック電極１０６を形成する。

また、第２実施形態では、ｐ側オーミック電極１０６を形成する場合には、約２ｎｍの厚みを有するＳｉ層１０６ａ（図２６参照）および約２０ｎｍの厚みを有するＰｄ層１０６ｂ（図２６参照）を順次形成する。この際、Ｓｉ層１０６ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。

そして、電子ビーム蒸着法を用いて、ｐ側オーミック電極１０６上に、ｐ側オーミック電極１０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）および約１μｍの厚みを有するＡｕ層（図示せず）を堆積してパッド電極１０８を形成する。その後、上記第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板１の下面（裏面）上の所定領域に、Ｓｉ層９ａ（図４参照）、Ａｌ層９ｂおよびＰｄ層９ｃからなるｎ側オーミック電極９と、Ａｕ層からなるパッド電極１０を形成する。

（第３実施形態）
図３１は、本発明の第３実施形態による窒化物系半導体発光ダイオード素子（窒化物系半導体素子）の構造を示した断面図である。図３２および図３３は、図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。図３１〜図３３を参照して、この第３実施形態では、上記第１実施形態と異なり、ｐ側オーミック電極をＧａＮからなるｐ型コンタクト層上に形成するとともに、ｐ側オーミック電極をＳｉ層、Ｐｄ層およびＴｉ層により構成する場合について説明する。

第３実施形態による窒化物系半導体発光ダイオード素子では、図３１に示すように、サファイア基板２０１上に、約４００ｎｍの厚みを有するＧａＮからなるｎ型クラッド層２０２が形成されている。なお、ｎ型クラッド層２０２は、本発明の「ｎ型の窒化物系半導体層」の一例である。ｎ型クラッド層２０２上の所定領域には、上記第１実施形態による活性層３と同じ組成および厚みの層を積層したＭＱＷ構造の活性層２０３が形成されている。

ここで、第３実施形態では、活性層２０３上には、約４００ｎｍの厚みを有するとともに、ＭｇがドープされたＧａＮからなるｐ型コンタクト（クラッド）層２０５が形成されている。なお、ｐ型コンタクト層２０５は、本発明の「ｐ型の窒化物系半導体層」の一例である。また、ｐ型コンタクト層２０５の上面からｎ型クラッド層２０２の途中の深さまでの所定領域が除去されている。

また、ｐ型コンタクト層２０５上の所定領域には、光を透過する機能を有するｐ側オーミック電極２０６が形成されている。なお、ｐ側オーミック電極２０６は、本発明の「オーミック電極」の一例である。また、第３実施形態では、ｐ側オーミック電極２０６は、図３２に示すように、ｐ型コンタクト層２０５側から順に、約１ｎｍの厚みを有するとともに、ｐ型コンタクト層２０５の表面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層２０６ａ、約５ｎｍの厚みを有するＰｄ層２０６ｂ、および、約１ｎｍの厚みを有するＴｉ層２０６ｃによって構成されている。なお、Ｐｄ層２０６ｂは、本発明の「第１金属層」の一例である。

また、ｐ側オーミック電極２０６およびｎ型クラッド層２０２を覆うように、ＳｉＯ_２からなる表面保護膜２０７が形成されている。この表面保護膜２０７は、ｐ側オーミック電極２０６上の所定領域に開口部２０７ａを有するとともに、ｎ型クラッド層２０２上の所定領域に開口部２０７ｂを有する。また、ｐ側オーミック電極２０６には、開口部２０７ａを介して、パッド電極２０８が接触するように形成されている。なお、パッド電極２０８は、本発明の「第２金属層」の一例である。このパッド電極２０８は、ｐ側オーミック電極２０６側から順に、約１０ｎｍの厚みを有するＴｉ層（図示せず）、約１００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）によって構成されている。

また、ｎ型クラッド層２０２には、開口部２０７ｂを介して、ｎ側オーミック電極２０９が接触するように形成されている。なお、ｎ側オーミック電極２０９は、本発明の「オーミック電極」の一例である。このｎ側オーミック電極２０９は、図３３に示すように、ｎ型クラッド層２０２側から順に、約１ｎｍの厚みを有するとともに、ｎ型クラッド層２０２の表面に接触して形成されるアモルファスシリコンからなるＳｉ層２０９ａ、約６ｎｍの厚みを有するＡｌ層２０９ｂおよび約１００ｎｍの厚みを有するＰｄ層２０９ｃによって構成されている。なお、Ａｌ層２０９ｂおよびＰｄ層２０９ｃは、本発明の「第１金属層」の一例である。また、ｎ側オーミック電極２０９上には、図３１に示すように、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極２１０が形成されている。なお、パッド電極２１０は、本発明の「第２金属層」の一例である。

次に、第３実施形態の窒化物系半導体発光ダイオード素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。なお、比較例として、従来の窒化物系半導体発光ダイオード素子についても順方向電圧を測定した。なお、従来の窒化物系半導体発光ダイオード素子は、約２ｎｍの厚みを有するＰｄ層、約４ｎｍの厚みを有するＡｕ層および約１ｎｍの厚みを有するＮｉ層により形成したｐ側オーミック電極と、ｐ側オーミック電極上に形成された約３００ｎｍの厚みを有するＡｕ層からなるパッド電極と、約６ｎｍの厚みを有するＡｌ層および約３０ｎｍの厚みを有するＰｄ層により形成したｎ側オーミック電極と、ｎ側オーミック電極上に形成された約３００ｎｍの厚みを有するＡｕ層からなるパッド電極とを含むように形成した。その結果、第３実施形態の窒化物系半導体発光ダイオード素子では、ウェハプロセス後は、約３．５Ｖの順方向電圧であるとともに、組立工程後も、約３．５Ｖの順方向電圧であった。これに対して、従来の窒化物系半導体発光ダイオード素子では、ウェハプロセス後は、約３．５Ｖの順方向電圧であるとともに、組立工程後は、約４．０Ｖの順方向電圧であった。すなわち、従来の窒化物系半導体発光ダイオード素子では、組立工程後に順方向電圧が上昇するのに対して、第３実施形態による窒化物系半導体発光ダイオード素子では、順方向電圧が変化しない結果となった。この結果から、上記第１実施形態と異なり、ｐ側オーミック電極２０６をＧａＮからなるｐ型コンタクト層２０５上に形成するとともに、ｎ側オーミック電極２０９をＧａＮからなるｎ型クラッド層２０２上に形成した場合にも、上記第１実施形態と同様、ｐ側オーミック電極２０６とｐ型コンタクト層２０５とのオーミック特性と、ｎ側オーミック電極２０９とｎ型クラッド層２０２とのオーミック特性とが、組立時の約２５０℃〜約３５０℃の熱により劣化するのを抑制することができることが確認できた。なお、ｐ側オーミック電極２０６の光透過率は、約７０％程度であり、従来のｐ側オーミック電極の光透過率と同等であった。

第３実施形態では、上記のように、ｐ側オーミック電極２０６を、約１ｎｍの厚みを有するとともにｐ型コンタクト層２０５の主表面に接触して形成されるＳｉ層２０６ａと、Ｓｉ層２０６ａ上に約５ｎｍの厚みを有するＰｄ層２０６ｂと、約１ｎｍの厚みを有するＴｉ層２０６ｃとを含むように構成するとともに、ｎ側オーミック電極２０９を、約１ｎｍの厚みを有するとともにｎ型クラッド層２０２の主表面に接触して形成されるＳｉ層２０９ａと、Ｓｉ層２０９ａ上に形成される約６ｎｍの厚みを有するＡｌ層２０９ｂと、Ａｌ層９ｂ上に形成される約１００ｎｍの厚みを有するＰｄ層２０９ｃとを含むように構成することによって、上記第１実施形態と同様、ｐ型コンタクト層２０５およびｎ型クラッド層２０２の主表面にそれぞれ接触するＳｉ層２０６ａおよび２０９ａの作用により、ｐ側オーミック電極２０６およびｎ側オーミック電極２０９の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｐ側オーミック電極２０６とｐ型コンタクト層２０５とのオーミック特性と、ｎ側オーミック電極２０９とｎ型クラッド層２０２とのオーミック特性とが劣化するのを抑制することができる。この点は、後述する実験により確認済みである。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

図３４〜図３８は、図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。次に、図３１〜図３８を参照して、第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスについて説明する。

まず、第３実施形態では、図３４に示すように、ＭＯＣＶＤ法を用いて、サファイア基板２０１上に、約４００ｎｍの厚みを有するＧａＮからなるｎ型クラッド層２０２と、ＭＱＷ構造の活性層２０３と、約４００ｎｍの厚みを有するとともに、ＭｇがドープされたＧａＮからなるｐ型コンタクト（クラッド）層２０５とを順次成長させる。なお、活性層２０３は、上記第１実施形態の活性層３と同様に形成する。そして、フォトリソグラフィ技術を用いて、ｐ型コンタクト層２０５上の所定領域に、レジスト２１２を形成する。

次に、図３５に示すように、レジスト２１２をマスクとして、ＲＩＥ法を用いて、ｐ型コンタクト層２０５の上面からｎ型クラッド層２０２の途中の深さまでの所定領域を除去することにより、ｎ型クラッド層２０２の表面の一部を露出させる。この後、レジスト２１２を除去する。

次に、図３６に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層２０５上の所定領域に、ｐ側オーミック電極２０６を形成する。なお、この第３実施形態では、ｐ側オーミック電極２０６を形成する場合に、約１ｎｍの厚みを有するＳｉ層２０６ａ（図３２参照）、約５ｎｍの厚みを有するＰｄ層２０６ｂおよび約１ｎｍの厚みを有するＴｉ層２０６ｃを順次形成する。この際、Ｓｉ層２０６ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、プラズマＣＶＤ法を用いて、全面を覆うように、約３００ｎｍの厚みを有するＳｉＯ_２からなる表面保護膜２０７を形成する。その後、フォトリソグラフィ技術を用いて、表面保護膜２０７上の所定領域にレジスト２１３を形成する。

次に、図３７に示すように、レジスト２１３をマスクとして、バッファードＨＦを用いて、表面保護膜２０７をエッチングする。これにより、表面保護膜２０７に、開口部２０７ａが形成される。この後、レジスト２１３を除去する。

そして、図３８に示すように、電子ビーム蒸着法を用いて、開口部２０７ａにより露出されたｐ側オーミック電極２０６の表面に、ｐ側オーミック電極２０６側から順に、約１０ｎｍの厚みを有するＴｉ層（図示せず）、約１００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）を堆積してパッド電極２０８を形成する。

その後、図３１に示したように、表面保護膜２０７に開口部２０７ａを形成したプロセスと同様のプロセスを用いて、ｎ型クラッド層２０２上の表面保護膜２０７の所定領域に開口部２０７ｂを形成する。そして、電子ビーム蒸着法を用いて、開口部２０７ｂにより露出されたｎ型クラッド層２０２の表面に、ｎ型クラッド層２０２側から順に、約１ｎｍの厚みを有するＳｉ層２０９ａ（図３３参照）、約６ｎｍの厚みを有するＡｌ層２０９ｂ（図３３参照）および約１００ｎｍの厚みを有するＰｄ層２０９ｃ（図３３参照）を堆積してｎ側オーミック電極２０９を形成する。この際、Ｓｉ層２０９ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、電子ビーム蒸着法を用いて、ｎ側オーミック電極２０９上に、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極２１０を形成する。

図３９は、図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。次に、図９および図３９を参照して、上記第３実施形態の窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験について説明する。この実験では、上記第１実施形態と同様、ｐ側オーミック電極およびｎ側オーミック電極それぞれのオーミック特性を測定するための試料（図９参照）を作製して評価を行った。この試料は、図９に示したように、ｎ型ＧａＮ基板２１上に約３ｎｍの厚みを有するｐ型ＧａＮ層２２ａを形成した。そして、真空蒸着法により、ｐ型ＧａＮ層２２ａ上に所定の間隔を隔てて２つのｐ側オーミック電極２３を形成した。そして、真空蒸着法により、ｎ型ＧａＮ基板２１の下面上に所定の間隔を隔てて２つのｎ側オーミック電極２４を形成した。なお、ｐ側オーミック電極２３は、約２ｎｍの厚みを有するＳｉ層を設けるとともに、Ｓｉ層上に約２０ｎｍの厚みを有するＰｄ層を形成することにより形成した。そして、上記第１実施形態のｐ側オーミック電極の効果を確認するために行った実験と同様にして、電流−電圧特性を測定した。その結果を図３９に示す。

ｐ側オーミック電極２３をｐ型ＧａＮ層２２ａ上に形成した第３実施形態の場合には、図３９に示すように、約４００℃以下で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性は劣化しないことが判明した。具体的には、約４００℃以下で熱処理を行った場合には、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約５００℃および約６００℃で熱処理を行った場合には、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。

（第４実施形態）
図４０は、本発明の第４実施形態による窒化物系半導体発光ダイオード素子（窒化物系半導体素子）の構造を示した断面図である。図４１および図４２は、図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。図４０〜図４２を参照して、この第４実施形態では、上記第３実施形態と異なり、ｐ側オーミック電極をＳｉ層、Ｐｔ層、Ｔｉ層およびＰｄ層により構成する場合について説明する。

第４実施形態による窒化物系半導体発光ダイオード素子では、図４０に示すように、ｎ型ＧａＮ基板３０１の下面上に、約４００ｎｍの厚みを有する凸部と、平坦部とを含むＧａＮからなるｎ型クラッド層３０２が形成されている。なお、ｎ型ＧａＮ基板３０１は、本発明の「ｎ型の窒化物系半導体層」の一例である。ｎ型クラッド層３０２の凸部の下面上の所定領域には、上記第１実施形態による活性層３と同じ組成および厚みの層を積層したＭＱＷ構造の活性層３０３が形成されている。また、活性層３０３の下面上には、約４００ｎｍの厚みを有するとともに、ＭｇがドープされたＧａＮからなるｐ型コンタクト（クラッド）層３０５が形成されている。なお、ｐ型コンタクト層３０５は、本発明の「ｐ型の窒化物系半導体層」の一例である。また、ｐ側コンタクト層３０５の下面からｎ型クラッド層３０２の途中の深さまでの所定領域が除去されている。

また、ｐ側コンタクト層３０５およびｎ型クラッド層３０２の下面側を覆うように、ＳｉＯ_２からなる表面保護膜３０７が形成されている。この表面保護膜３０７は、ｐ型コンタクト層３０５の下面上の所定領域の部分に開口部３０７ａを有する。また、ｐ型コンタクト層３０５には、開口部３０７ａを介して、ｐ側オーミック電極３０６が接触するように形成されている。なお、ｐ側オーミック電極３０６は、本発明の「オーミック電極」の一例である。

ここで、第４実施形態では、ｐ側オーミック電極３０６は、図４１に示すように、ｐ型コンタクト層３０５側から順に、約２ｎｍの厚みを有するとともに、ｐ型コンタクト層３０５の下面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層３０６ａと、約２０ｎｍの厚みを有するＰｔ層３０６ｂと、約１０ｎｍの厚みを有するＴｉ層３０６ｃと、約１００ｎｍの厚みを有するＰｄ層３０６ｄとによって構成されている。なお、Ｐｔ層３０６ｂ、Ｔｉ層３０６ｃおよびＰｄ層３０６ｄは、本発明の「第１金属層」の一例である。また、ｐ側オーミック電極３０６の下面上には、ｐ側オーミック電極３０６の下面に接触するように、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極３０８が形成されている。なお、パッド電極３０８は、本発明の「第２金属層」の一例である。

また、ｎ型ＧａＮ基板３０１上の所定領域には、図４０に示すように、ｎ側オーミック電極３０９が形成されている。なお、ｎ側オーミック電極３０９は、本発明の「オーミック電極」の一例である。このｎ側オーミック電極３０９は、図４２に示すように、ｎ型ＧａＮ基板３０１側から順に、約１ｎｍの厚みを有するとともに、ｎ型ＧａＮ基板３０１の表面に接触して形成されるアモルファスシリコンからなるＳｉ層３０９ａと、約１０ｎｍの厚みを有するＡｌ層３０９ｂと、約１００ｎｍの厚みを有するＰｄ層３０９ｃとによって構成されている。なお、Ａｌ層３０９ｂおよびＰｄ層３０９ｃは、本発明の「第１金属層」の一例である。また、ｎ側オーミック電極３０９上には、図４０に示すように、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極３１０が形成されている。なお、パッド電極３１０は、本発明の「第２金属層」の一例である。

次に、第４実施形態の窒化物系半導体発光ダイオード素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。第４実施形態の窒化物系半導体発光ダイオード素子では、上記第３実施形態と同様、ウェハプロセス後の順方向電圧に対して、組立工程後の順方向電圧が変化しない結果となった。この結果から、上記第３実施形態と異なり、ｐ側オーミック電極をＳｉ層、Ｐｔ層、Ｔｉ層およびＰｄ層を含むように構成した場合にも、上記第３実施形態と同様、ｐ側オーミック電極３０６とｐ型コンタクト層３０５とのオーミック特性と、ｎ側オーミック電極３０９とｎ型ＧａＮ基板３０１とのオーミック特性とが、ｐ側オーミック電極３０６およびｎ側オーミック電極３０９の形成後の組立時の半田付けの際に加わる約２５０℃〜約３５０℃の熱により劣化するのを抑制することができることが確認できた。なお、ｐ側オーミック電極３０６の光反射率は、発光波長４００ｎｍで約７０％程度であり、従来のｐ側オーミック電極の光反射率と同等であった。

第４実施形態では、上記のように、ｐ側オーミック電極３０６を、約２ｎｍの厚みを有するとともにｐ型コンタクト層３０５の下面に接触して形成されるＳｉ層３０６ａと、Ｓｉ層３０６ａの下面上に形成される約２０ｎｍの厚みを有するＰｔ層３０６ｂと、Ｐｔ層３０６ｂの下面上に形成される約１０ｎｍの厚みを有するＴｉ層３０６ｃと、Ｔｉ層３０６ｃの下面上に形成される約１００ｎｍの厚みを有するＰｄ層３０６ｄとを含むように構成するとともに、ｎ側オーミック電極３０９に、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板３０１の表面に接触して形成されるＳｉ層３０９ａと、Ｓｉ層３０９ａ上に形成される約１０ｎｍの厚みを有するＡｌ層３０９ｂと、Ａｌ層３０９ｂ上に形成される約１００ｎｍの厚みを有するＰｄ層３０９ｃとを含むように構成することによって、上記第１実施形態と同様、ｐ型コンタクト層３０５およびｎ型ＧａＮ基板３０１の主表面にそれぞれ接触するＳｉ層３０６ａおよび３０９ａの作用により、ｐ側オーミック電極３０６およびｎ側オーミック電極３０９の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｐ側オーミック電極３０６とｐ型コンタクト層３０５とのオーミック特性と、ｎ側オーミック電極３０９とｎ型ＧａＮ基板３０１とのオーミック特性とが劣化するのを抑制することができる。この点は、後述する実験により確認済みである。

なお、第４実施形態のその他の効果は、上記第１実施形態と同様である。

図４３〜図４６は、図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。次に、図４０〜図４６を参照して、第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスについて説明する。なお、窒化物系半導体発光ダイオード素子の製造時には、ｎ型基板の上に各層を形成するので、第４実施形態では、図４０を１８０度回転させて、上下を逆にした状態（図４３〜図４６の状態）で説明する。

まず、図４３に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板３０１の下面上に、約４００ｎｍの厚みを有するＧａＮからなるｎ型クラッド層３０２と、ＭＱＷ構造の活性層３０３と、約４００ｎｍの厚みを有するとともに、ＭｇがドープされたＧａＮからなるｐ型コンタクト（クラッド）層３０５とを順次成長させる。なお、活性層３０３は、上記第１実施形態の活性層３と同様に形成する。そして、フォトリソグラフィ技術を用いて、ｐ型コンタクト層３０５上の所定領域に、レジスト３１２を形成する。

次に、図４４に示すように、レジスト３１２をマスクとして、ＲＩＥ法を用いて、ｐ型コンタクト層３０５の下面からｎ型クラッド層３０２の途中の深さまでの所定領域を除去することにより、ｎ型クラッド層３０２の表面の一部を露出させる。この後、レジスト３１２を除去する。

次に、図４５に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、約３００ｎｍの厚みを有するＳｉＯ_２からなる表面保護膜３０７を形成する。その後、フォトリソグラフィ技術を用いて、表面保護膜３０７上の所定領域にレジスト３１３を形成する。そして、レジスト３１３をマスクとして、バッファードＨＦを用いて、表面保護膜３０７をエッチングする。これにより、表面保護膜３０７に、開口部３０７ａが形成される。この後、レジスト３１３が除去する。

そして、図４６に示すように、電子ビーム蒸着法を用いて、開口部３０７ａにより露出されたｐ型コンタクト層３０５の表面に、ｐ側オーミック電極３０６を形成する。なお、第４実施形態では、ｐ側オーミック電極３０６を形成する場合には、約２ｎｍの厚みを有するＳｉ層３０６ａ（図４１参照）と、約２０ｎｍの厚みを有するＰｔ層３０６ｂと、約１０ｎｍの厚みを有するＴｉ層３０６ｃと、約１００ｎｍの厚みを有するＰｄ層３０６ｄとを順次形成する。この際、Ｓｉ層３０６ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、電子ビーム蒸着法を用いて、ｐ側オーミック電極３０６上に、約３００ｎｍの厚みを有するＡｕ層を堆積してパッド電極３０８を形成する。

その後、図４０に示すように、電子ビーム蒸着法を用いて、ｎ型ＧａＮ基板３０１上の所定領域に、ｎ型ＧａＮ基板３０１側から順に、約１ｎｍの厚みを有するＳｉ層３０９ａ（図４２参照）、約１０ｎｍの厚みを有するＡｌ層３０９ｂおよび約１００ｎｍの厚みを有するＰｄ層３０９ｃを堆積してｎ側オーミック電極３０９を形成する。この際、Ｓｉ層３０９ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、電子ビーム蒸着法を用いて、ｎ側オーミック電極３０９上に、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極３１０を形成する。

図４７および図４８は、図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。次に、図９、図４７および図４８を参照して、上記第４実施形態の窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験について説明する。この実験では、上記第１実施形態と同様、ｐ側オーミック電極およびｎ側オーミック電極それぞれのオーミック特性を測定するための試料（図９参照）を作製して評価を行った。また、ｐ側オーミック電極２３（図９参照）を、約１ｎｍの厚みを有するＳｉ層と、そのＳｉ層上に約２０ｎｍの厚みを有するＰｔ層とを含むように構成した。そして、上記第１実施形態のｐ側オーミック電極の効果を確認するために行った実験と同様にして、電流−電圧特性を測定し、抵抗値の変化割合を算出した。電流−電圧特性の測定結果を図４７に示すとともに、抵抗値の変化割合の算出結果を図４８に示す。

ｐ側オーミック電極２３をＳｉ層およびＰｔ層により形成した第４実施形態の場合には、図４７および図４８に示すように、熱処理によりｐ側オーミック電極２３のオーミック特性の劣化が抑制されることが判明した。また、ｐ側オーミック電極２３をＳｉ層およびＰｔ層により形成した場合には、図４８に示すように、ｐ側オーミック電極２３をＳｉ層およびＰｄ層により形成した上記第１実施形態の窒化物系半導体発光ダイオード素子と同程度に良好なオーミック特性が得られることが判明した。具体的には、ｐ側オーミック電極２３をＳｉ層およびＰｔ層により形成した場合には、図４７に示すように、約３００℃で熱処理をすることによって、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約４００℃で熱処理を行った場合には、抵抗値が少し増加し、ｐ側オーミック電極２３のオーミック特性が少し劣化した。また、約５００℃および約６００℃で熱処理を行った場合には、試料の形成後（熱処理を行わない場合）と同じオーミック特性が得られた。

（第５実施形態）
図４９は、本発明の第５実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。図５０および図５１は、図４９に示した第５実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。図４９〜図５１を参照して、この第５実施形態では、上記第１実施形態と異なり、ｐ側オーミック電極のみにＳｉ層を含めるとともに、Ｓｉ層とｐ側コンタクト層との間にＰｔ層またはＰｄ層をさらに設ける場合について説明する。

第５実施形態による窒化物系半導体レーザ素子では、図４９に示すように、上記第１実施形態と同じ組成および厚みを有するｎ型ＧａＮ基板１、ｎ型クラッド層２、活性層３、ｐ型クラッド層４およびｐ型コンタクト層５が形成されている。また、ｐ型コンタクト層５上には、ｐ側オーミック電極４０６が形成されている。なお、ｐ側オーミック電極４０６は、本発明の「オーミック電極」の一例である。

ここで、第５実施形態では、ｐ側オーミック電極４０６は、図５０に示すように、ｐ型コンタクト層５側から順に、約１ｎｍの厚みを有するとともに、ｐ型コンタクト層５にオーミック接触することが可能なＰｔ（Ｐｄ）層４０６ａと、約１ｎｍの厚みを有するアモルファスシリコンからなるＳｉ（シリコン）層４０６ｂと、Ｓｉ層４０６ｂの上面上に形成された約２０ｎｍの厚みを有するＰｄ層４０６ｃとによって構成されている。なお、Ｐｔ（Ｐｄ）層４０６ａは、約１ｎｍの小さい厚みであるため、島状（図示せず）に形成されていると考えられる。したがって、ｐ型コンタクト層５のＰｔ（Ｐｄ）層４０６ａが形成されていない部分には、Ｓｉ層４０６ｂが部分的に接触していると考えられる。なお、Ｐｔ（Ｐｄ）層４０６ａは、本発明の「オーミック金属層」の一例であり、Ｐｄ層４０６ｃは、本発明の「第１金属層」の一例である。

また、図４９に示すように、上記第１実施形態と同様、ｐ型クラッド層４の凸部の側面および平坦部の上面を覆うように、上記第１実施形態と同じ組成および厚みを有する電流ブロック層７が形成されている。そして、ｐ側オーミック電極４０６および電流ブロック層７上の所定領域には、ｐ側オーミック電極４０６の上面に接触するように、パッド電極４０８が形成されている。なお、パッド電極４０８は、本発明の「第２金属層」の一例である。このパッド電極４０８は、ｐ側オーミック電極４０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約２００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）によって構成されている。

また、ｎ型ＧａＮ基板１の下面上の所定領域には、ｎ側オーミック電極４０９が形成されている。また、第５実施形態では、ｎ側オーミック電極４０９は、図５１に示すように、ｎ型ＧａＮ基板１側から順に、約６ｎｍの厚みを有するＡｌ層４０９ａおよび約１００ｎｍの厚みを有するＰｄ層４０９ｂによって構成されている。また、ｎ側オーミック電極４０９の下面上には、図４９に示すように、上記第１実施形態と同じ組成および厚みを有するパッド電極１０が形成されている。

次に、第５実施形態の窒化物系半導体レーザ素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。なお、比較例として、ｐ側オーミック電極にＳｉ層を設けることなくＰｄ層のみを設けるとともに、ｎ側オーミック電極にＳｉ層を設けることなくＡｌ層およびＰｄ層のみを設けた従来の窒化物系半導体レーザ素子についても順方向電圧を測定した。その結果、第５実施形態の窒化物系半導体レーザ素子では、ウェハプロセス後は、４．４Ｖの順方向電圧であるとともに、組立工程後は、４．８Ｖの順方向電圧であった。これに対して、従来の窒化物系半導体レーザ素子では、ウェハプロセス後は、４．５Ｖの順方向電圧であるとともに、組立工程後は、７．５Ｖの順方向電圧であった。すなわち、従来の窒化物系半導体レーザ素子では、組立工程後に順方向電圧が３．０Ｖ上昇するのに対して、第５実施形態による窒化物系半導体レーザ素子では、組立工程後に順方向電圧が０．４Ｖ上昇する結果となった。これは、第５実施形態による窒化物系半導体レーザ素子では、ｎ側オーミック電極４０９が従来構造であるので、組立工程後に順方向電圧が０．４Ｖ上昇する一方、ｐ側オーミック電極４０６にＳｉ層４０６ｂを設けることによって、組立工程後にオーミック特性が劣化するのを抑制することができたためであると考えられる。また、ｐ型コンタクト層５とｐ側オーミック電極４０６のＳｉ層４０６ｂとの間に、約１ｎｍの厚みを有するＰｔ（Ｐｄ）層４０６ａを設けた場合にも、ｐ側オーミック電極４０６をｐ型コンタクト層５に良好に接触させることができることが確認できた。

第５実施形態では、上記のように、ｐ側オーミック電極４０６を、約１ｎｍの厚みを有するとともにｐ型コンタクト層５上に形成されるＰｔ（Ｐｄ）層４０６ａと、Ｐｔ（Ｐｄ）層４０６ａ上に形成される約１ｎｍの厚みを有するＳｉ層４０６ｂと、Ｓｉ層４０６ｂ上に形成される約２０ｎｍの厚みを有するＰｄ層４０６ｃとを含むように構成することによって、上記第１実施形態と同様、ｐ型コンタクト層５上に形成されるＳｉ層４０６ｂの作用により、ｐ側オーミック電極４０６の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｐ側オーミック電極４０６とｐ型コンタクト層５とのオーミック特性が劣化するのを抑制することができる。この点は、後述する実験により確認済みである。このＳｉ層４０６ｂの作用としては、以下の点が考えられる。すなわち、上記第１実施形態と同様、バンドギャップの大きいｐ型コンタクト層５（バンドギャップ：約３．５ｅＶ）の主表面に直接Ｐｄ層４０６ｃを形成する場合と異なり、バンドギャップの小さいＳｉ層４０６ｂ（バンドギャップ：約１．１ｅＶ）を介してＰｄ層４０６ｃを形成することにより、ｐ側オーミック電極４０６をｐ型コンタクト層５に、より良好にオーミック接触させることができるとともに、組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも上記良好なオーミック接触の状態を維持することができると考えられる。

また、上記第５実施形態では、ｐ型コンタクト層５とＳｉ層４０６ｂとの間に、ｐ型コンタクト層５にオーミック接触することが可能な約１ｎｍの厚みを有するＰｔ（Ｐｄ）層４０６ａを設けている。このようにｐ型コンタクト層５上にＰｔ（Ｐｄ）層４０６ａを介してＳｉ層４０６ｂを形成し、かつ、そのＳｉ層４０６ｂ上にＰｄ層４０６ｃを形成する場合にも、Ｓｉ層４０６ｂの作用により、Ｐｔ（Ｐｄ）層４０６ａ、Ｓｉ層４０６ｂおよびＰｄ層４０６ｃを含むｐ側オーミック電極４０６と、ｐ型コンタクト層５とのより良好なオーミック接触を得ることができ、かつ、組立工程において約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持することができる。

なお、第５実施形態のその他の効果は、上記第１実施形態と同様である。

次に、図４９〜図５１を参照して、第５実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。

まず、図５に示した第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板１上に、ｎ型クラッド層２、活性層３、ｐ型クラッド層４およびｐ型コンタクト層５を順次成長させる。この後、図４９に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層５上に、ｐ側オーミック電極４０６を形成する。

また、第５実施形態では、ｐ側オーミック電極４０６を形成する場合には、約１ｎｍの厚みを有するＰｔ（Ｐｄ）層４０６ａ（図５０参照）、約１ｎｍの厚みを有するＳｉ層４０６ｂおよび約２０ｎｍの厚みを有するＰｄ層４０６ｃを順次形成する。この際、Ｐｔ（Ｐｄ）層４０６ａは、約１ｎｍの小さい厚みに形成されるので、島状（図示せず）に形成されると考えられる。したがって、ｐ型コンタクト層５のＰｔ（Ｐｄ）層４０６ａが形成されない部分には、Ｓｉ層４０６ｂが部分的に接触すると考えられる。また、Ｓｉ層４０６ｂは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。そして、図４９に示すように、上記第１実施形態と同様にして、電流ブロック層７を形成する。

次に、電子ビーム蒸着法を用いて、ｐ側オーミック電極４０６の上面および電流ブロック層７の所定領域上に、ｐ側オーミック電極４０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約２００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）を堆積してパッド電極４０８を形成する。その後、研磨およびエッチング技術を用いて、ｎ型ＧａＮ基板１を約１００ｎｍの厚みを有するように形成する。その後、電子ビーム蒸着法を用いて、ｎ型ＧａＮ基板１の下面（裏面）上の所定領域に、ｎ型ＧａＮ基板１側から順に、約６ｎｍの厚みを有するＡｌ層４０９ａ（図５１参照）および約１００ｎｍの厚みを有するＰｄ層４０９ｂを堆積してｎ側オーミック電極４０９を形成する。そして、上記第１実施形態と同様にして、ｎ側オーミック電極４０９の下面上に、パッド電極１０を形成する。

図５２および図５３は、図４９に示した第５実施形態による窒化物系半導体レーザ素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。次に、図９、図５２および図５３を参照して、上記第５実施形態の窒化物系半導体レーザ素子のｐ側オーミック電極の効果を確認するために行った実験について説明する。この実験では、上記第１実施形態と同様、ｐ側オーミック電極のオーミック特性を測定するための試料（図９参照）を作製して評価を行った。また、ｐ側オーミック電極２３（図９参照）を、約１ｎｍの厚みを有するＰｔ層と、そのＰｔ層上に形成される約１ｎｍの厚みを有するＳｉ層と、そのＳｉ層上に形成される約２０ｎｍの厚みを有するＰｄ層とを含むように構成した試料と、ｐ側オーミック電極２３を、約１ｎｍの厚みを有するＰｄ層と、そのＰｄ層上に形成される約１ｎｍの厚みを有するＳｉ層と、そのＳｉ層上に約２０ｎｍの厚みを有するＰｄ層とを含むように構成した試料とを作製した。そして、上記第１実施形態のｐ側オーミック電極の効果を確認するために行った実験と同様にして、電流−電圧特性を測定した。その結果を図５２および図５３に示す。

ｐ側オーミック電極２３をＰｔ層、Ｓｉ層およびＰｄ層により形成した第５実施形態の場合には、約６００℃以下で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性は劣化しないことが判明した。また、ｐ側オーミック電極２３をＰｄ層、Ｓｉ層およびＰｄ層により形成した第５実施形態の場合にも、約５００℃以下で熱処理を行った場合に、ｐ側オーミック電極２３のオーミック特性は劣化しないことが判明した。具体的には、ｐ側オーミック電極２３をＰｔ層、Ｓｉ層およびＰｄ層により形成した場合には、図５２に示すように、約３００℃〜約６００℃で熱処理をすることによって、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。また、ｐ側オーミック電極２３をＰｄ層、Ｓｉ層およびＰｄ層により形成した場合には、図５３に示すように、約３００℃〜約５００℃で熱処理をすることによって、ｐ側オーミック電極２３のオーミック特性は、熱処理を行わない場合（ａｓ ｄｅｐｏ．）と同じであり、劣化しなかった。そして、約６００℃で熱処理を行った場合には、抵抗値が増加し、ｐ側オーミック電極２３のオーミック特性が劣化した。これらの結果から、ｐ側オーミック電極２３を構成するＳｉ層をｐ型コンタクト層（ｐ型ＩｎＧａＮ層２２）と接触させることなく、Ｓｉ層とｐ型コンタクト層との間にＰｄ層またはＰｔ層を形成した場合にも、Ｓｉ層の作用により、ｐ側オーミック電極２３とｐ型コンタクト層（ｐ型ＩｎＧａＮ層２２）とのより良好なオーミック接触を得ることができ、かつ、組立工程において、約２５０℃〜約３５０℃の熱が加わった場合にも、その良好なオーミック接触の状態を維持できることを確認することができた。

（第６実施形態）
図５４は、本発明の第６実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。図５５および図５６は、図５４に示した第６実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。図５４〜図５６を参照して、この第６実施形態では、上記第１実施形態と異なり、ｎ側オーミック電極のみにＳｉ層を含める場合について説明する。

第６実施形態による窒化物系半導体レーザ素子では、図５４に示すように、上記第１実施形態と同じ組成および厚みを有するｎ型ＧａＮ基板１、ｎ型クラッド層２、活性層３、ｐ型クラッド層４およびｐ型コンタクト層５が形成されている。また、ｐ型コンタクト層５上には、ｐ側オーミック電極５０６が形成されている。

ここで、第６実施形態では、ｐ側オーミック電極５０６は、図５５に示すように、ｐ型コンタクト層５側から順に、約１ｎｍの厚みを有するＰｔ層５０６ａと、約２０ｎｍの厚みを有するＰｄ層５０６ｂとによって構成されている。

また、図５４に示すように、上記第１実施形態と同様、ｐ型クラッド層４の凸部の側面および平坦部の上面を覆うように、上記第１実施形態と同じ組成および厚みを有する電流ブロック層７が形成されている。そして、ｐ側オーミック電極５０６および電流ブロック層７上の所定領域には、ｐ側オーミック電極５０６の上面に接触するように、パッド電極５０８が形成されている。このパッド電極５０８は、ｐ側オーミック電極５０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約２００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）によって構成されている。

また、ｎ型ＧａＮ基板１の下面上の所定領域には、ｎ側オーミック電極５０９が形成されている。なお、ｎ側オーミック電極５０９は、本発明の「オーミック電極」の一例である。なお、第６実施形態では、ｎ側オーミック電極５０９は、図５６に示すように、ｎ型ＧａＮ基板１側から順に、約１ｎｍの厚みを有するとともに、ｎ型ＧａＮ基板１の表面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層５０９ａ、約６ｎｍの厚みを有するＡｌ層５０９ｂおよび約３０ｎｍの厚みを有するＰｄ層５０９ｃによって構成されている。なお、Ａｌ層５０９ｂおよびＰｄ層５０９ｃは、本発明の「第１金属層」の一例である。また、ｎ側オーミック電極５０９の下面上には、図５４に示すように、上記第１実施形態と同じ組成および厚みを有するパッド電極１０が形成されている。

次に、第６実施形態の窒化物系半導体レーザ素子について、約２０ｍＡの順方向電流を流した場合の順方向電圧を測定した結果について説明する。なお、比較例として、上記第５実施形態と同様、ｐ側オーミック電極にＳｉ層を設けることなくＰｄ層のみを設けるとともに、ｎ側オーミック電極にＳｉ層を設けることなくＡｌ層およびＰｄ層のみを設けた従来の窒化物系半導体レーザ素子についても順方向電圧を測定した。その結果、第６実施形態の窒化物系半導体レーザ素子では、ウェハプロセス後は、４．４Ｖの順方向電圧であるとともに、組立工程後は、７．０Ｖの順方向電圧であった。これに対して、従来の窒化物系半導体レーザ素子では、ウェハプロセス後は、４．５Ｖの順方向電圧であるとともに、組立工程後は、７．５Ｖの順方向電圧であった。すなわち、従来の窒化物系半導体レーザ素子では、組立工程後に順方向電圧が３．０Ｖ上昇するのに対して、第６実施形態による窒化物系半導体レーザ素子では、組立工程後に順方向電圧が２．６Ｖ上昇する結果となった。これは、第６実施形態による窒化物系半導体レーザ素子では、ｐ側オーミック電極５０６が従来構造であるので、組立工程後に順方向電圧が２．６Ｖ上昇する一方、ｎ側オーミック電極５０９にＳｉ層５０９ａを設けることによって、組立工程後にオーミック特性が劣化するのを抑制することできたためであると考えられる。

第６実施形態では、上記のように、ｎ側オーミック電極５０９を、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板１の下面に接触して形成されるＳｉ層５０９ａと、Ｓｉ層５０９ａの下面上に形成される約６ｎｍの厚みを有するＡｌ層５０９ｂと、Ａｌ層５０９ｂの下面上に形成される約３０ｎｍの厚みを有するＰｄ層５０９ｃとを含むように構成することによって、上記第１実施形態と同様、ｎ型ＧａＮ基板１の主表面に接触するＳｉ層５０９ａの作用により、ｎ側オーミック電極５０９の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりｎ側オーミック電極５０９とｎ型ＧａＮ基板１とのオーミック特性とが劣化するのを抑制することができる。

なお、第６実施形態のその他の効果は、上記第１実施形態と同様である。

次に、図５４〜図５６を参照して、第６実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。

まず、図５に示した第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板１上に、ｎ型クラッド層２、活性層３、ｐ型クラッド層４およびｐ型コンタクト層５を順次成長させる。この後、図５４に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層５上に、ｐ側オーミック電極５０６を形成する。

また、第６実施形態では、ｐ側オーミック電極５０６を形成する場合には、約１ｎｍの厚みを有するＰｔ層５０６ａ（図５５参照）および約２０ｎｍの厚みを有するＰｄ層５０６ｂを順次形成する。そして、図５４に示すように、上記第１実施形態と同様にして、電流ブロック層７を形成する。

次に、電子ビーム蒸着法を用いて、ｐ側オーミック電極５０６の上面および電流ブロック層７の所定領域上に、ｐ側オーミック電極５０６側から順に、約１００ｎｍの厚みを有するＴｉ層（図示せず）、約２００ｎｍの厚みを有するＰｄ層（図示せず）および約３００ｎｍの厚みを有するＡｕ層（図示せず）を堆積してパッド電極５０８を形成する。その後、研磨およびエッチング技術を用いて、ｎ型ＧａＮ基板１を約１００ｎｍの厚みを有するように形成する。その後、上記第１実施形態と同様のプロセスを用いて、ｎ型ＧａＮ基板１の下面上の所定領域に、ｎ側オーミック電極５０９を形成する。なお、ｎ側オーミック電極５０９は、Ｓｉ層５０９ａと、約６ｎｍの厚みを有するＡｌ層５０９ｂと、約３０ｎｍの厚みを有するＰｄ層５０９ｃとによって形成する。そして、ｎ側オーミック電極５０９の下面上に上記第１実施形態と同様の組成および厚みを有するパッド電極１０を形成する。

（第７実施形態）
図５７は、本発明の第７実施形態によるバイポーラトランジスタ（窒化物系半導体素子）の構造を示した断面図である。図５８〜図６０は、図５７に示した第７実施形態によるバイポーラトランジスタの構造を詳細に説明するための図である。図５７〜図６０を参照して、この第７実施形態では、上記第１〜第６実施形態と異なり、本発明の窒化物系半導体素子をバイポーラトランジスタに適用した場合について説明する。

第７実施形態によるバイポーラトランジスタでは、図５７に示すように、サファイア基板６０１上に、約５００ｎｍの厚みを有するアンドープのｎ型ＧａＮ層６０２と、約３００ｎｍの厚みを有するＧａＮからなるｎ型のコレクタ層６０３とが形成されている。なお、ｎ型のコレクタ層６０３は、本発明の「ｎ型の窒化物系半導体層」の一例である。また、ｎ型のコレクタ層６０３上の所定領域には、コレクタオーミック電極６０４が形成されている。なお、コレクタオーミック電極６０４は、本発明の「オーミック電極」の一例である。このコレクタオーミック電極６０４は、図５８に示すように、コレクタ層６０３側から順に、約１ｎｍの厚みを有するとともに、コレクタ層６０３の表面に接触して形成されるアモルファスシリコンからなるＳｉ（シリコン）層６０４ａと、約６ｎｍの厚みを有するＡｌ層６０４ｂと、約３０ｎｍの厚みを有するＰｄ層６０４ｃとによって構成されている。なお、Ａｌ層６０４ｂおよびＰｄ層６０４ｃは、本発明の「第１金属層」の一例である。また、コレクタオーミック電極６０４上には、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極６０５が形成されている。なお、パッド電極６０５は、本発明の「第２金属層」の一例である。

また、第７実施形態では、コレクタ層６０３上のコレクタオーミック電極６０４およびパッド電極６０５と所定の間隔を隔てた領域に、約２００ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなるｐ型のベース層６０６が形成されている。なお、ｐ型のベース層６０６は、本発明の「ｐ型の窒化物系半導体層」の一例である。また、ｐ型のベース層６０６上の所定領域には、ベースオーミック電極６０７が形成されている。なお、ベースオーミック電極６０７は、本発明の「オーミック電極」の一例である。このベースオーミック電極６０７は、図５９に示すように、ベース層６０６側から順に、約１ｎｍの厚みを有するとともに、ベース層６０６の表面に接触して形成されるアモルファスシリコンからなるＳｉ層６０７ａと、約２０ｎｍの厚みを有するＰｄ層６０７ｂとによって構成されている。なお、Ｐｄ層６０７ｂは、本発明の「第１金属層」の一例である。また、ベースオーミック電極６０７上には、約１０ｎｍの厚みを有するＡｕ層からなるパッド電極６０８が形成されている。なお、パッド電極６０８は、本発明の「第２金属層」の一例である。

また、第７実施形態では、ベース層６０６上のベースオーミック電極６０７およびパッド電極６０８と所定の間隔を隔てた領域に、約３００ｎｍの厚みを有するＧａＮからなるｎ型のエミッタ層６０９が形成されている。なお、ｎ型のエミッタ層６０９は、本発明の「ｎ型の窒化物系半導体層」の一例である。また、ｎ型のエミッタ層６０９上の所定領域には、エミッタオーミック電極６１０が形成されている。なお、エミッタオーミック電極６１０は、本発明の「オーミック電極」の一例である。このエミッタオーミック電極６１０は、図６０に示すように、エミッタ層６０９側から順に、約１ｎｍの厚みを有するとともに、エミッタ層６０９の表面に接触して形成されるアモルファスシリコンからなるＳｉ層６１０ａと、約６ｎｍの厚みを有するＡｌ層６１０ｂと、約３０ｎｍの厚みを有するＰｄ層６１０ｃとによって構成されている。なお、Ａｌ層６１０ｂおよびＰｄ層６１０ｃは、本発明の「第１金属層」の一例である。また、エミッタオーミック電極６１０上には、約３００ｎｍの厚みを有するＡｕ層からなるパッド電極６１１が形成されている。なお、パッド電極６１１は、本発明の「第２金属層」の一例である。

次に、第７実施形態の窒化物系半導体素子からなるバイポーラトランジスタについて、電流増幅率（ベース電流に対するコレクタ電流の増幅率）を測定した結果について説明する。なお、比較例として、コレクタオーミック電極にＳｉ層を設けることなくＡｌ層およびＰｄ層を設けるとともに、ベースオーミック電極にＳｉ層を設けることなくＰｄ層のみを設け、かつ、エミッタオーミック電極にＳｉ層を設けることなくＡｌ層およびＰｄ層を設けた従来の窒化物系半導体素子からなるバイポーラトランジスタについても電流増幅率を測定した。第７実施形態のバイポーラトランジスタでは、ウェハプロセス後は、約１３の電流増幅率であるとともに、組立工程後も、約１３の電流増幅率であった。これに対して、従来の窒化物系半導体素子からなるバイポーラトランジスタでは、ウェハプロセス後は、上記第７実施形態と同等の約１３の電流増幅率であるとともに、組立工程後は、約１０の電流増幅率に低下した。これは、従来のバイポーラトランジスタでは、組立時の約２５０℃〜約３５０℃の熱により、コレクタ、ベース、エミッタのオーミック特性が劣化することによって、コレクタオーミック電極６０４とコレクタ層６０３との界面、ベースオーミック電極６０７とベース層６０６との界面、および、エミッタオーミック電極６１０とエミッタ層６０９との界面において、電圧降下が生じるためであると考えられる。この結果から、バイポーラトランジスタをバイポーラトランジスタに用いる場合にも、コレクタ、ベース、エミッタのオーミック特性が、組立時の半田付けの際に加わる約２５０℃〜約３５０℃の熱により劣化するのを抑制することができることが確認できた。

第７実施形態では、上記のように、コレクタオーミック電極６０４を、約１ｎｍの厚みを有するとともにコレクタ層６０３の表面に接触して形成されるＳｉ層６０４ａと、約６ｎｍの厚みを有するＡｌ層６０４ｂと、約３０ｎｍの厚みを有するＰｄ層６０４ｃとを含むように構成するとともに、ベースオーミック電極６０７を、約１ｎｍの厚みを有するとともにベース層６０６の表面に接触して形成されるＳｉ層６０７ａと、約２０ｎｍの厚みを有するＰｄ層６０７ｂとを含むように構成し、かつ、エミッタオーミック電極６１０を、約１ｎｍの厚みを有するとともにエミッタ層６０９の表面に接触して形成されるＳｉ層６１０ａと、約６ｎｍの厚みを有するＡｌ層６１０ｂと、約３０ｎｍの厚みを有するＰｄ層６１０ｃとを含むように構成することによって、上記第１実施形態と同様、コレクタ層６０３、ベース層６０６およびエミッタ層６０９の主表面にそれぞれ接触するＳｉ層６０４ａ、６０７ａおよび６１０ａの作用により、コレクタオーミック電極６０４、ベースオーミック電極６０７およびエミッタオーミック電極６１０の形成後の組立時の半田付けの際に、約２５０℃〜約３５０℃の熱が加わった場合にも、オーミック特性が劣化しにくくなる。これにより、熱によりコレクタオーミック電極６０４とコレクタ層６０３とのオーミック特性と、ベースオーミック電極６０７とベース層６０６とのオーミック特性と、エミッタオーミック電極６１０とエミッタ層６０９とのオーミック特性とが劣化するのを抑制することができる。

なお、第７実施形態のその他の効果は、上記第１実施形態と同様である。

図６１〜図６４は、図５７に示した第７実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。次に、図５７〜図６４を参照して、第７実施形態によるバイポーラトランジスタの製造プロセスについて説明する。

まず、図６１に示すように、ＭＯＣＶＤ法を用いて、サファイア基板６０１上に、約５００ｎｍの厚みを有するアンドープのｎ型ＧａＮ層６０２と、約３００ｎｍの厚みを有するＧａＮからなるｎ型のコレクタ層６０３と、約２００ｎｍの厚みを有するとともに、ＭｇがドープされたＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）からなるｐ型のベース層６０６と、約３００ｎｍの厚みを有するＧａＮからなるｎ型のエミッタ層６０９とを順次成長させる。 そして、フォトリソグラフィ技術を用いて、エミッタ層６０９の所定領域にレジスト６１２を形成する。

次に、図６２に示すように、レジスト６１２をマスクとして、ＲＩＥ法を用いて、エミッタ層６０９の所定領域を除去する。

そして、図６３に示すように、フォトリソグラフィ技術を用いて、ベース層６０６およびエミッタ層６０９の所定領域にレジスト６１３を形成する。その後、レジスト６１３をマスクとして、ＲＩＥ法を用いて、ベース層６０６の所定領域を除去する。

この後、図６４に示すように、電子ビーム蒸着法を用いて、ベース層６０６上に、ベースオーミック電極６０７および約１０ｎｍの厚みを有するＡｕ層からなるパッド電極６０８を形成する。なお、ベースオーミック電極６０７を形成する場合には、約１ｎｍの厚みを有するＳｉ層６０７ａ（図５９参照）および約２０ｎｍの厚みを有するＰｄ層６０７ｂを順次形成する。この際、Ｓｉ層６０７ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。

そして、図５７に示すように、電子ビーム蒸着法を用いて、ｎ型のコレクタ層６０３およびエミッタ層６０９上の所定領域に、コレクタオーミック電極６０４および約３００ｎｍの厚みを有するＡｕ層からなるパッド電極６０５と、エミッタオーミック電極６１０および約３００ｎｍの厚みを有するＡｕ層からなるパッド電極６１１とをそれぞれ形成する。なお、コレクタオーミック電極６０４を形成する場合には、約１ｎｍの厚みを有するＳｉ層６０４ａ、約６ｎｍの厚みを有するＡｌ層６０４ｂおよび約３０ｎｍの厚みを有するＰｄ層６０４ｃを順次形成する。また、エミッタオーミック電極６１０を形成する場合には、上記コレクタオーミック電極６０４を形成するプロセスと同様にして、約１ｎｍの厚みを有するＳｉ層６１０ａ、約６ｎｍの厚みを有するＡｌ層６１０ｂおよび約３０ｎｍの厚みを有するＰｄ層６１０ｃを順次形成する。この際、Ｓｉ層６０４ａおよび６１０ａは、電子ビーム蒸着法により形成されるので、アモルファスシリコンとして形成される。

（第８実施形態）
以下において、本発明の第８実施形態について説明する。なお、第８実施形態に係る窒化物系半導体素子は、上述した第３実施形態に示した窒化物系半導体素子と同様の構成を有している。従って、以下においては、上述した第３実施形態と第８実施形態との相違点について主として説明する。

具体的には、上述した第３実施形態では、ｎ側オーミック電極２０９は、ｎ型クラッド層２０２から順に積層されたＳｉ層２０９ａ、Ａｌ層２０９ｂ及びＰｄ層２０９ｃによって構成されている。これに対して、第８実施形態では、ｎ側オーミック電極は、ｎ型クラッド層（ｎ型の窒化物系半導体層）から順に積層されたＳｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層によって構成されている。

すなわち、第８実施形態において、ｎ側オーミック電極は、Ｓｉ層とＡｌ層（第１金属層）との間に、Ｐｄ層（又は、Ｐｔ層）を含んでいる。

以下において、本発明の第８実施形態に係る窒化物系半導体素子の構成について、図面を参照しながら説明する。図６５は、本発明の第８実施形態に係る窒化物系半導体素子の構成を示す図である。

図６５に示すように、窒化物系半導体素子は、サファイア基板８０１と、ｎ型クラッド層８０２と、活性層８０３と、ｐ型コンタクト層８０５と、ｐ側オーミック電極８０６と、表面保護膜８０７と、パッド電極８０８と、ｎ側オーミック電極８０９と、パッド電極８１０とを有する。

ｎ型クラッド層８０２は、Ａｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）によって構成されており、４００ｎｍの厚みを有する。活性層８０３は、Ｉｎ_ｘＧａ_１−ｘＮ（ｘ＝０．１５）によって構成された井戸層と、Ｉｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）によって構成された障壁層とを有しており、井戸層及び障壁層は交互に積層されている。また、井戸層は３ｎｍの厚みを有しており、障壁層は２０ｎｍの厚みを有している。

ｐ型クラッド層８０５は、Ａｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）によって構成されており、４００ｎｍの厚みを有する。なお、ｐ型クラッド層８０５には、ドーパント材としてＭｇがドープされている。また、ｐ型クラッド層８０５上には、ドーパント材としてＭｇがドープされたｐ型コンタクト層（不図示）が積層されている。

ｐ側オーミック電極８０６は、図６６に示すように、Ｓｉ層８０６ａと、Ｐｄ層８０６ｂと、Ａｕ層８０６ｃとを有している。Ｓｉ層８０６ａ、Ｐｄ層８０６ｂ及びＡｕ層８０６ｃは、ｐ型コンタクト層８０５からこの順で積層されている。また、Ｓｉ層８０６ａは１ｎｍの厚みを有しており、Ｐｄ層８０６ｂは３０ｎｍの厚みを有しており、Ａｕ層８０６ｃは３００ｎｍの厚みを有している。

なお、Ｓｉ層８０６ａは、上述したように、アモルファスシリコンによって構成されていることが好ましい。また、ｐ側オーミック電極８０６は、Ｐｄ層８０６ｂに代えて、Ｐｔ層を有していてもよい。

表面保護膜８０７は、ＳｉＯ_２によって構成されており、ｎ型クラッド層８０２及びｐ側オーミック電極８０６を覆うように配置されている。

パッド電極８０８は、例えば、Ｓｉ、Ｔｉ及びＡｕによって構成されており、Ｓｉ、Ｔｉ及びＡｕは、ｐ側オーミック電極８０６からこの順で積層されている。また、Ｓｉは３ｎｍの厚みを有しており、Ｔｉは２００ｎｍの厚みを有しており、Ａｕは３００ｎｍの厚みを有している。

ｎ側オーミック電極８０９は、図６７に示すように、Ｓｉ層８０９ａと、Ｐｄ層８０９ｂと、Ａｌ層８０９ｃとを有している。Ｓｉ層８０９ａ、Ｐｄ層８０９ｂ及びＡｌ層８０９ｃは、ｎ型クラッド層８０２からこの順で積層されている。また、Ｓｉ層８０９ａは３ｎｍの厚みを有しており、Ｐｄ層８０９ｂは２ｎｍの厚みを有しており、Ａｌ層８０９ｃは６ｎｍの厚みを有している。

なお、Ｓｉ層８０９ａは、上述したように、アモルファスシリコンによって構成されていることが好ましい。また、ｎ側オーミック電極８０９は、Ｐｄ層８０９ｂに代えて、Ｐｔ層を有していてもよい。

パッド電極８１０は、例えば、Ｓｉ、Ｔｉ及びＡｕによって構成されており、Ｓｉ、Ｔｉ及びＡｕは、ｎ側オーミック電極８０９からこの順で積層されている。また、Ｓｉは３ｎｍの厚みを有しており、Ｔｉは２００ｎｍの厚みを有しており、Ａｕは３００ｎｍの厚みを有している。

なお、第８実施形態に係る窒化物系半導体素子の製造プロセスは、上述した第３実施形態と同様であるため、その説明については省略する。

（第９実施形態）
以下において、本発明の第９実施形態について説明する。なお、第９実施形態に係る窒化物系半導体素子は、上述した第２実施形態に示した窒化物系半導体素子と同様の構成を有している。従って、以下においては、上述した第２実施形態と第９実施形態との相違点について主として説明する。

具体的には、上述した第２実施形態では、ｎ側オーミック電極９は、ｎ型ＧａＮ基板１から順に積層されたＳｉ層９ａ、Ａｌ層９ｂ及びＰｄ層９ｃによって構成されている。これに対して、第９実施形態では、ｎ側オーミック電極は、ｎ型クラッド層（ｎ型の窒化物系半導体層）から順に積層されたＳｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層によって構成されている。

すなわち、第９実施形態において、ｎ側オーミック電極は、Ｓｉ層とＡｌ層（第１金属層）との間に、Ｐｄ層（又は、Ｐｔ層）を含んでいる。

以下において、本発明の第９実施形態に係る窒化物系半導体素子の構成について、図面を参照しながら説明する。図６８は、本発明の第９実施形態に係る窒化物系半導体素子の構成を示す図である。

図６８に示すように、窒化物系半導体素子は、ｎ型ＧａＮ基板９０１と、ｎ型クラッド層９０２と、活性層９０３と、ｐ型クラッド層９０４と、ｐ型コンタクト層９０５と、ｐ側オーミック電極９０６と、電流ブロック層９０７と、パッド電極９０８と、ｎ側オーミック電極９０９と、パッド電極９１０とを有する。

ｎ型クラッド層９０２は、Ａｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）によって構成されており、４００ｎｍの厚みを有する。活性層９０３は、Ｉｎ_ｘＧａ_１−ｘＮ（ｘ＝０．１５）によって構成された井戸層と、Ｉｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）によって構成された障壁層とを有しており、井戸層及び障壁層は交互に積層されている。また、井戸層は３ｎｍの厚みを有しており、障壁層は２０ｎｍの厚みを有している。

ｐ型クラッド層９０４は、Ａｌ_ｘＧａ_１−ｘＮ（ｘ＝０．０７）によって構成されており、４００ｎｍの厚みを有する。なお、ｐ型クラッド層９０４には、Ｍｇがドーパント材としてドープされている。

ｐ型コンタクト層９０５は、Ｉｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０２）によって構成されており、１０ｎｍの厚みを有する。なお、ｐ型コンタクト層９０５には、Ｍｇがドーパント材としてドープされている。

ｐ側オーミック電極９０６は、図６９に示すように、Ｓｉ層９０６ａと、Ｐｄ層９０６ｂと、Ａｕ層９０６ｃとを有している。Ｓｉ層９０６ａ、Ｐｄ層９０６ｂ及びＡｕ層９０６ｃは、ｐ型コンタクト層９０５からこの順で積層されている。また、Ｓｉ層９０６ａは１ｎｍの厚みを有しており、Ｐｄ層９０６ｂは３０ｎｍの厚みを有しており、Ａｕ層９０６ｃは３００ｎｍの厚みを有している。

なお、Ｓｉ層９０６ａは、上述したように、アモルファスシリコンによって構成されていることが好ましい。また、ｐ側オーミック電極９０６は、Ｐｄ層９０６ｂに代えて、Ｐｔ層を有していてもよい。

電流ブロック層９０７は、ＳｉＯ_２によって構成されており、３００ｎｍの厚みを有している。また、電流ブロック層９０７は、ｐ型クラッド層９０４上に設けられている。

パッド電極９０８は、例えば、Ｓｉ、Ｔｉ及びＡｕによって構成されており、Ｓｉ、Ｔｉ及びＡｕは、ｐ側オーミック電極９０６からこの順で積層されている。また、Ｓｉは３ｎｍの厚みを有しており、Ｔｉは２００ｎｍの厚みを有しており、Ａｕは３００ｎｍの厚みを有している。

ｎ側オーミック電極９０９は、図７０に示すように、Ｓｉ層９０９ａと、Ｐｄ層９０９ｂと、Ａｌ層９０９ｃとを有している。Ｓｉ層９０９ａ、Ｐｄ層９０９ｂ及びＡｌ層９０９ｃは、ｎ型ＧａＮ基板９０１からこの順で積層されている。また、Ｓｉ層９０９ａは３ｎｍの厚みを有しており、Ｐｄ層９０９ｂは２ｎｍの厚みを有しており、Ａｌ層９０９ｃは６ｎｍの厚みを有している。

なお、Ｓｉ層９０９ａは、上述したように、アモルファスシリコンによって構成されていることが好ましい。また、ｎ側オーミック電極９０９は、Ｐｄ層９０９ｂに代えて、Ｐｔ層を有していてもよい。

パッド電極９１０は、例えば、Ｓｉ、Ｔｉ及びＡｕによって構成されており、Ｓｉ、Ｔｉ及びＡｕは、ｎ側オーミック電極９０９からこの順で積層されている。また、Ｓｉは３ｎｍの厚みを有しており、Ｔｉは２００ｎｍの厚みを有しており、Ａｕは３００ｎｍの厚みを有している。

なお、第９実施形態に係る窒化物系半導体素子の製造プロセスは、上述した第２実施形態と同様であるため、その説明については省略する。

以下において、第８実施形態及び第９実施形態に係る窒化物系半導体素子のｎ側オーミック電極の効果を確認するために行った実験について説明する。

最初に、ｎ側オーミック電極の効果を確認するための試料及び確認方法について説明する。図７１は、ｎ側オーミック電極の効果を確認するための試料及び確認方法について説明するための図である。

図７１に示すように、ｎ型ＧａＮ基板２１上に所定の間隔を空けてｎ側オーミック電極２４を真空蒸着法によって形成した。

なお、ｎ側オーミック電極２４の試料としては、以下の４種類の試料を作成した。具体的には、本発明の第８実施形態及び第９実施形態に係るｎ側オーミック電極の試料として、ｎ型ＧａＮ基板２１から順にＳＩ層（３ｎｍ）、Ｐｄ（２ｎｍ）層及びＡｌ層（６ｎｍ）が積層された試料（以下、Ｓｉ／Ｐｄ／Ａｌ（３／２／６ｎｍ）試料）と、ｎ型ＧａＮ基板２１から順にＳＩ層（３ｎｍ）、Ｐｔ（２ｎｍ）層及びＡｌ層（６ｎｍ）が積層された試料（以下、Ｓｉ／Ｐｔ／Ａｌ（３／２／６ｎｍ）試料）とを形成した。一方、比較例に係るｎ側オーミック電極の試料として、ｎ型ＧａＮ基板２１から順にＡｌ層（６ｎｍ）及びＰｄ（１０ｎｍ）層が積層された試料（以下、Ａｌ／Ｐｄ（６／１０ｎｍ）試料）と、ｎ型ＧａＮ基板２１から順にＡｌ層（６ｎｍ）及びＰｔ（１０ｎｍ）層が積層された試料（以下、Ａｌ／Ｐｔ（６／１０ｎｍ）試料）とを形成した。

最初に、ｎ側オーミック電極２４に測定針２５を接触させて、電流−電圧特性（Ｉ−Ｖ特性）を測定した結果について説明する。図７２は、この実験に係る各試料の電流−電圧特性（Ｉ−Ｖ特性）を示す図である。なお、図７２では、ｎ側オーミック電極２４をｎ型ＧａＮ基板２１に蒸着した直後の特性、及び、窒素雰囲気中でｎ側オーミック電極２４に熱処理を加えた後の特性が示されている。

図７２（ａ）及び図７２（ｂ）に示すように、Ｓｉ／Ｐｄ／Ａｌ（３／２／６ｎｍ）試料及びＳｉ／Ｐｔ／Ａｌ（３／２／６ｎｍ）試料では、組み立て工程で行われる熱処理（ダイボンド）の温度と同等である３５０℃の熱を加えても、Ｉ−Ｖ特性の劣化がほとんど見られなかった。

これに対して、図７２（ｃ）及び図７２（ｄ）に示すように、Ａｌ／Ｐｄ（６／１０ｎｍ）試料及びＡｌ／Ｐｔ（６／１０ｎｍ）試料では、３００℃程度の熱を加えると、Ｉ−Ｖ特性が急激に劣化することが確認された。

次に、ｎ側オーミック電極２４をｎ型ＧａＮ基板２１に蒸着した後に熱処理を加えていない状態（ａｓ ｄｅｐｏ．状態）における抵抗値を基準として規格化を行って、ｎ側オーミック電極２４に熱処理を加えることによって変化する抵抗値の変化割合について測定した。図７３は、この実験に係る各試料の抵抗値の変化割合を示す図である。

図７３に示すように、Ｓｉ／Ｐｄ／Ａｌ（３／２／６ｎｍ）試料及びＳｉ／Ｐｔ／Ａｌ（３／２／６ｎｍ）試料では、各試料に熱処理を加えても、抵抗値の変化がほとんど見られなかった。これに対して、Ａｌ／Ｐｄ（６／１０ｎｍ）試料及びＡｌ／Ｐｔ（６／１０ｎｍ）試料では、３００℃程度の熱を加えると、抵抗値が急激に劣化することが確認された。

図７２及び図７３に示した実験結果から明らかなように、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層がこの順で積層されたｎ側オーミック電極、すなわち、Ｓｉ層とＡｌ層（第１金属層）との間にＰｄ層（又は、Ｐｔ層）が設けられたｎ側オーミック電極によれば、組み立て工程で行われる熱処理によってオーミック特性が低下することを抑制できることが確認された。

最後に、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層の厚みが異なる２種類の試料を作成して、各試料の抵抗値の変化割合について測定した。図７４は、この実験に係る各試料の抵抗値の変化割合を示す図である。

なお、この実験では、ｎ側オーミック電極２３の試料として、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層の厚みがそれぞれ１ｎｍ、１ｎｍ及び６０ｎｍである試料（以下、１／１／６０試料）と、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）及びＡｌ層の厚みがそれぞれ３０ｎｍ、２０ｎｍ及び６０ｎｍである試料（以下、３０／２０／６０試料）とを作成した。

図７４に示すように、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）の厚みを変化させると、熱処理による抵抗値の変化割合が変化することが確認された。すなわち、抵抗値の変化割合は、Ｓｉ層、Ｐｄ層（又は、Ｐｔ層）の厚みに依存する性質を有することが確認された。

（その他の実施形態）
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第７実施形態では、窒化物系半導体層上に形成されるオーミック電極を備えた本発明の窒化物系半導体素子を、窒化物系半導体レーザ素子、窒化物系半導体発光ダイオード素子およびバイポーラトランジスタに適用した例について説明したが、本発明はこれに限らず、窒化物系半導体層上に形成されるオーミック電極を備えた窒化物系半導体素子を、窒化物系半導体レーザ素子、窒化物系半導体発光ダイオード素子およびバイポーラトランジスタ以外の窒化物系半導体素子に適用してもよい。

また、上記第５実施形態では、ｐ型コンタクト層に接触するＰｔ（Ｐｄ）層をｐ型コンタクト層上に島状に形成するとともに、ｐ型コンタクト層上のＰｔ（Ｐｄ）層が形成されていない部分に、接触するようにＳｉ層を形成した例について説明したが、本発明はこれに限らず、ｐ型コンタクト層上にＰｔ（Ｐｄ）層を層状に形成し、その層状のＰｔ（Ｐｄ）層上にＳｉ層を形成してもよい。

本発明の第１実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 図１に示した第１実施形態による窒化物系半導体レーザ素子の効果を確認するために行った実験を説明するための図である。 本発明の第２実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。 図２５に示した第２実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図２５に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図２５に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図２５に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図２５に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第３実施形態による窒化物系半導体発光ダイオード素子（窒化物系半導体素子）の構造を示した断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図３１に示した第３実施形態による窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。 本発明の第４実施形態による窒化物系半導体発光ダイオード素子（窒化物系半導体素子）の構造を示した断面図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の構造を詳細に説明するための図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子の製造プロセスを説明するための断面図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。 図４０に示した第４実施形態による窒化物系半導体発光ダイオード素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。 本発明の第５実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。 図４９に示した第５実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図４９に示した第５実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図４９に示した第５実施形態による窒化物系半導体レーザ素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。 図４９に示した第５実施形態による窒化物系半導体レーザ素子のｐ側オーミック電極の効果を確認するために行った実験を説明するための図である。 本発明の第６実施形態による窒化物系半導体レーザ素子（窒化物系半導体素子）の構造を示した断面図である。 図５４に示した第６実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 図５４に示した第６実施形態による窒化物系半導体レーザ素子の構造を詳細に説明するための図である。 本発明の第７実施形態によるバイポーラトランジスタ（窒化物系半導体素子）の構造を示した断面図である。 図５７に示した第７実施形態によるバイポーラトランジスタの構造を詳細に説明するための図である。 図５７に示した第７実施形態によるバイポーラトランジスタの構造を詳細に説明するための図である。 図５７に示した第７実施形態によるバイポーラトランジスタの構造を詳細に説明するための図である。 図５７に示した第７実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 図５７に示した第７実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 図５７に示した第７実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 図５７に示した第７実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 本発明の第８実施形態による窒化物系半導体素子の構造を説明するための図である。 図６５に示した本発明の第８実施形態による窒化物系半導体素子の構造を詳細に説明するための図である。 図６５に示した本発明の第８実施形態による窒化物系半導体素子の構造を詳細に説明するための図である。 本発明の第９実施形態による窒化物系半導体素子の構造を説明するための図である。 図６８に示した本発明の第９実施形態による窒化物系半導体素子の構造を詳細に説明するための図である。 図６８に示した本発明の第９実施形態による窒化物系半導体素子の構造を詳細に説明するための図である。 図６５に示した第８実施形態及び図６８に示した第９実施形態による窒化物系半導体素子のｎ側オーミック電極の効果を確認するために行った実験を説明するための図である。 図６５に示した第８実施形態及び図６８に示した第９実施形態による窒化物系半導体素子のｎ側オーミック電極の効果を確認するために行った実験を説明するための図である。 図６５に示した第８実施形態及び図６８に示した第９実施形態による窒化物系半導体素子のｎ側オーミック電極の効果を確認するために行った実験を説明するための図である。 図６５に示した第８実施形態及び図６８に示した第９実施形態による窒化物系半導体素子のｎ側オーミック電極の効果を確認するために行った実験を説明するための図である。

符号の説明

１、３０１ ｎ型ＧａＮ基板（ｎ型の窒化物系半導体層）
２０２ ｎ型クラッド層（ｎ型の窒化物系半導体層）
５、２０５、３０５ ｐ型コンタクト層（ｐ型の窒化物系半導体層）
６、１０６、２０６、３０６、４０６ ｐ側オーミック電極（オーミック電極）
６ａ、９ａ、１０６ａ、２０６ａ、２０９ａ、３０６ａ、３０９ａ、４０６ｂ、５０９ａ、６０４ａ、６０７ａ、６１０ａ Ｓｉ（シリコン）層
６ｂ、９ｃ、１０６ｂ、２０６ｂ、２０９ｃ、３０６ｄ、３０９ｃ、４０６ｃ、５０９ｃ、６０４ｃ、６０７ｂ、６１０ｃ Ｐｄ層（第１金属層）
８、１０、１０８、２０８、２１０、３０８、３１０、４０８、６０５、６０８、６１１ パッド電極（第２金属層）
９、２０９、３０９、５０９ ｎ側オーミック電極（オーミック電極）
９ｂ、２０９ｂ、３０９ｂ、５０９ｂ、６０４ｂ、６１０ｂ Ａｌ層（第１金属層）
３０６ｂ Ｐｔ層（第１金属層）
３０６ｃ Ｔｉ層（第１金属層）
４０６ａ Ｐｔ（Ｐｄ）層（オーミック金属層）
６０３ コレクタ層（ｎ型の窒化物系半導体層）
６０４ コレクタオーミック電極（オーミック電極）
６０６ ベース層（ｐ型の窒化物系半導体層）
６０７ ベースオーミック電極（オーミック電極）
６０９ エミッタ層（ｎ型の窒化物系半導体層）
６１０ エミッタオーミック電極（オーミック電極）
８０１、９０１ 基板
８０２、９０２ ｎ型クラッド層
８０３、９０３ 活性層
９０４ ｐ型クラッド層
８０5、９０５ ｐ型コンタクト層
８０６、９０６ ｐ側オーミック電極
８０６ａ、９０６ａ Ｓｉ層
８０６ｂ、９０６ｂ Ｐｄ層
８０６ｃ、９０６ｃ Ａｕ層
８０７ 表面保護層
９０７ 電流ブロック層
８０９、９０９ ｎ側オーミック電極
８０９ａ、９０９ａ Ｓｉ層
８０９ｂ、９０９ｂ Ｐｄ層
８０９ｃ、９０９ｃ Ａｌ層
８１０、９１０ パッド電極

Claims (6)

1. ｎ型の窒化物系半導体層と、
   前記ｎ型の窒化物系半導体層上に形成されるオーミック電極とを備え、
   前記オーミック電極は、前記ｎ型の窒化物系半導体層上に形成されるシリコン層と、前記シリコン層上に形成される第１金属層とを含む、窒化物系半導体素子。
2. 前記オーミック電極は、前記シリコン層と前記第１金属層との間に配置されるＡｌ層をさらに含む、請求項１に記載の窒化物系半導体素子。
3. 前記オーミック電極は、前記シリコン層と前記第１金属層との間に、Ｐｄ層及びＰｔ層のいずれか一方を少なくとも含む、請求項１に記載の窒化物系半導体素子。
4. 前記シリコン層は、アモルファスシリコンからなる、請求項１〜３のいずれか１項に記載の窒化物系半導体素子。
5. 前記オーミック電極上に形成される第２金属層をさらに備える、請求項１〜４のいずれか１項に記載の窒化物系半導体素子。
6. 前記シリコン層は、０．５ｎｍ以上３０ｎｍ以下の厚みを有する、請求項１〜５のいずれか１項に記載の窒化物系半導体素子。
   

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