JP2008292488A - 試験装置およびデバイス - Google Patents
試験装置およびデバイス Download PDFInfo
- Publication number
- JP2008292488A JP2008292488A JP2008133623A JP2008133623A JP2008292488A JP 2008292488 A JP2008292488 A JP 2008292488A JP 2008133623 A JP2008133623 A JP 2008133623A JP 2008133623 A JP2008133623 A JP 2008133623A JP 2008292488 A JP2008292488 A JP 2008292488A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- pattern
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56008—Error analysis, representation of errors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56016—Apparatus features
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
Abstract
【解決手段】被試験デバイスを試験する試験装置であって、前記被試験デバイスから受け取った出力パターンを格納するキャプチャメモリと、前記キャプチャメモリから前記出力パターンを読み出して、前記出力パターンにおける予め設定されたヘッダパターンと一致する箇所を検出するヘッダ検出部と、前記出力パターンにおける前記ヘッダパターンと一致する箇所以降のパターンと、対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する判定部とを備える試験装置を提供する。
【選択図】図4
Description
以下、更に具体的に説明をすすめる。
Claims (9)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから受け取った出力パターンを格納するキャプチャメモリと、
前記キャプチャメモリから前記出力パターンを読み出して、前記出力パターンにおける予め設定されたヘッダパターンと一致する箇所を検出するヘッダ検出部と、
前記出力パターンにおける前記ヘッダパターンと一致する箇所以降のパターンと、対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する判定部と
を備える試験装置。 - 前記被試験デバイスがシリアルに出力する前記出力パターンを、パラレルの前記出力パターンに変換するパラレル変換部を更に備え、
前記キャプチャメモリは、パラレルの前記出力パターンを連続する複数のアドレスに格納し、
前記ヘッダ検出部は、前記キャプチャメモリの連続する前記複数のアドレスから順次読み出したパラレルの前記出力パターンにおける前記ヘッダパターンと一致する箇所を検出する
請求項1に記載の試験装置。 - 前記キャプチャメモリおよび前記ヘッダ検出部は、前記被試験デバイスを搭載するパフォーマンスボードに付加される付加ボード上に設けられ、
当該試験装置は、前記付加ボードが付加された前記パフォーマンスボードが載置されるテストヘッドを更に備え、
前記テストヘッドは、
試験デバイスが有する複数の端子と接続されて前記複数の端子と信号を授受するための複数のチャネル入出力部と、
前記複数のチャネル入出力部に対応して設けられ、被試験デバイスの対応する端子から前記チャネル入出力部を介して入力される被試験デバイスの出力信号を期待値と比較する複数のチャネル判定部と
を有し、
前記複数のチャネル入出力部の一部である第1のチャネル入出力部は、前記被試験デバイスに代えて前記付加ボードに接続されて、前記出力パターンにおけるヘッダパターンと一致する箇所以降のパターンを前記付加ボードから受け取り、
前記第1のチャネル入出力部に対応する第1のチャネル判定部は、前記第1のチャネル入出力部が受け取ったパターンと対応する期待値パターンとの比較結果に基づいて、前記出力パターンの良否を判定する
請求項1に記載の試験装置。 - 前記複数のチャネル入出力部の一部である第2のチャネル入出力部は、前記キャプチャメモリから前記出力パターンを読み出して前記第1のチャネル入出力部へ出力する指示を前記付加ボードへ与える請求項3に記載の試験装置。
- 前記複数のチャネル入出力部の一部である第3のチャネル入出力部は、前記付加ボードに接続されて、前記付加ボード内のレジスタの読み出しおよび書き込みを行うためのインターフェイスとして用いられる請求項3に記載の試験装置。
- 前記被試験デバイスが差動信号として出力する前記出力パターンを受け取る差動コンパレータと、
前記差動信号の正側信号の良否を判定する場合において、前記差動コンパレータの負側入力に、前記差動信号の負側信号に代えて前記差動信号の正側信号の閾値を入力するシングルエンド切替部と
を更に備える請求項1に記載の試験装置。 - 前記シングルエンド切替部は、前記差動信号の負側信号の良否を判定する場合において、前記差動コンパレータの正側入力に、前記差動信号の正側信号に代えて前記差動信号の負側信号の閾値を入力する請求項6に記載の試験装置。
- 他のデバイスが出力する信号を受け取る受信部を備えるデバイスであって、
前記受信部は、
正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号を出力する差動コンパレータと、
前記他のデバイスが差動信号を出力する場合において、前記差動信号の正側信号および負側信号を前記差動コンパレータの前記正側入力および前記負側入力に入力し、前記他のデバイスがシングルエンド信号を出力する場合において、前記シングルエンド信号および前記シングルエンド信号の論理値の判定に用いる閾値を前記差動コンパレータの前記正側入力および前記負側入力の一方および他方に入力する切替部と
を有するデバイス。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに試験信号を供給する試験信号供給部と、
前記被試験デバイスが前記試験信号に応じて出力する出力信号を受信する受信部と、
前記受信部が入力した前記出力信号の良否を判定する判定部と
を備え、
前記受信部は、
正側入力から入力される正側信号および負側入力から入力される負側信号の差に応じた受信信号を出力する差動コンパレータと、
前記被試験デバイスが差動信号を出力する場合において、前記差動信号の正側信号および負側信号を前記差動コンパレータの前記正側入力および前記負側入力に入力し、前記被試験デバイスがシングルエンド信号を出力する場合において、前記シングルエンド信号および前記シングルエンド信号の論理値の判定に用いる閾値を前記差動コンパレータの前記正側入力および前記負側入力の一方および他方に入力する切替部と
を有する試験装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US93985907P | 2007-05-24 | 2007-05-24 | |
US60/939,859 | 2007-05-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008292488A true JP2008292488A (ja) | 2008-12-04 |
JP5113624B2 JP5113624B2 (ja) | 2013-01-09 |
Family
ID=40073521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008133623A Expired - Fee Related JP5113624B2 (ja) | 2007-05-24 | 2008-05-21 | 試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8145965B2 (ja) |
JP (1) | JP5113624B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102236071A (zh) * | 2010-04-13 | 2011-11-09 | 爱德万测试株式会社 | 测试装置及连接装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8839057B2 (en) * | 2011-02-03 | 2014-09-16 | Arm Limited | Integrated circuit and method for testing memory on the integrated circuit |
US9946620B2 (en) * | 2015-02-03 | 2018-04-17 | Invecas, Inc. | Memory built-in self test system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006058252A (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corp | 試験装置及び試験方法 |
JP2006112931A (ja) * | 2004-10-15 | 2006-04-27 | Kawasaki Microelectronics Kk | 集積回路、テスト回路およびテスト方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6819602B2 (en) * | 2002-05-10 | 2004-11-16 | Samsung Electronics Co., Ltd. | Multimode data buffer and method for controlling propagation delay time |
US6593801B1 (en) * | 2002-06-07 | 2003-07-15 | Pericom Semiconductor Corp. | Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines |
US6990423B2 (en) * | 2003-06-25 | 2006-01-24 | Teradyne, Inc. | Apparatus and method for testing non-deterministic device data |
JP4360944B2 (ja) * | 2004-03-08 | 2009-11-11 | 株式会社アドバンテスト | 試験装置及び制御方法 |
JP4511882B2 (ja) | 2004-06-21 | 2010-07-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
JP4511880B2 (ja) | 2004-06-17 | 2010-07-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
EP1757947A4 (en) * | 2004-06-17 | 2010-07-14 | Advantest Corp | TEST DEVICE AND TEST METHOD |
JP4511889B2 (ja) | 2004-07-20 | 2010-07-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
JP4340595B2 (ja) | 2004-06-29 | 2009-10-07 | 株式会社アドバンテスト | 試験装置及び試験方法 |
US7245154B1 (en) * | 2005-03-03 | 2007-07-17 | Lattice Semiconductor Corporation | Differential input receiver with programmable failsafe |
-
2008
- 2008-05-21 JP JP2008133623A patent/JP5113624B2/ja not_active Expired - Fee Related
- 2008-05-23 US US12/125,936 patent/US8145965B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006058252A (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corp | 試験装置及び試験方法 |
JP2006112931A (ja) * | 2004-10-15 | 2006-04-27 | Kawasaki Microelectronics Kk | 集積回路、テスト回路およびテスト方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102236071A (zh) * | 2010-04-13 | 2011-11-09 | 爱德万测试株式会社 | 测试装置及连接装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5113624B2 (ja) | 2013-01-09 |
US20080294952A1 (en) | 2008-11-27 |
US8145965B2 (en) | 2012-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7139957B2 (en) | Automatic self test of an integrated circuit component via AC I/O loopback | |
US8115507B2 (en) | Circuit and method for parallel testing and semiconductor device | |
US7600162B2 (en) | Semiconductor device | |
KR101933723B1 (ko) | 프로그램가능 프로토콜 발생기 | |
US20060242483A1 (en) | Built-in self-testing of multilevel signal interfaces | |
JP5518348B2 (ja) | 接続接点を介するデータのシリアル送信のための回路配置、装置およびプロセス | |
JP2008145361A (ja) | 半導体装置 | |
JP5113624B2 (ja) | 試験装置 | |
JP4948421B2 (ja) | 試験装置、調整装置、調整方法、および、調整プログラム | |
JP4344361B2 (ja) | 高速シリアル受信器の試験用自動アイダイアグラム分解のための技術 | |
JP2006250824A (ja) | 半導体集積回路およびその半導体集積回路におけるデータ解析方法 | |
US20140129885A1 (en) | Scan clock generator and related method thereof | |
JP2009294164A (ja) | 半導体装置 | |
JP2013109637A (ja) | メモリインターフェース回路、および、そのメモリインターフェース回路の動作方法 | |
TW583407B (en) | Differential receiver architecture | |
US8687681B2 (en) | Receiver and signal testing method thereof | |
US8103927B2 (en) | Field mounting-type test apparatus and method for testing memory component or module in actual PC environment | |
US10002650B1 (en) | Signal quality detection circuit for generating signal quality detection result according to two-dimensional nominal sampling point pattern and associated signal quality detection method | |
WO2003025599A1 (en) | Built-in self-testing of multilevel signal interfaces | |
US7710792B2 (en) | Semiconductor device | |
US20070159234A1 (en) | Integrated circuit with bit error test capability | |
KR101429257B1 (ko) | 메모리 테스터에서 레이트 및 타이밍 발생장치 | |
US7743301B2 (en) | Semiconductor integrated circuit and method of testing same | |
US20220179444A1 (en) | Circuits and methods for sample timing in correlated and uncorrelated signaling environments | |
US11018677B1 (en) | Transmission enable signal generation circuit and integrated circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110325 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120712 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120815 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120912 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121012 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |