JP2008292377A - 半導体圧力センサ - Google Patents

Abstract

【課題】サンプル個々におけるオフセット値のばらつきを低減する。
【解決手段】ブリッジ回路上で対向配置されるピエゾ抵抗素子Ｒ１ａ及びピエゾ抵抗素子Ｒ３ａと、ピエゾ抵抗素子Ｒ２ａ及びピエゾ抵抗素子Ｒ４ａの対を近傍位置に配置する。このような構成によれば、ピエゾ抵抗素子を形成する際の製造条件のばらつきによってピエゾ抵抗素子間で抵抗値に大きな差が生じることを抑制できるので、ブリッジ回路にバイアス電圧を印加した際、ピエゾ抵抗素子間の抵抗値の差が差動出力に対するオフセット値と出力され、サンプル個々におけるオフセット値のばらつきが大きくなることを防止できる。
【選択図】図１

Description

本発明は、複数のピエゾ抵抗素子により構成されるブリッジ回路を利用して圧力を検出する半導体圧力センサに関する。

従来より、ダイヤフラム部を備え、圧力を受けた際にダイヤフラム部に生じる撓みをピエゾ抵抗素子の抵抗値の変化として検出することにより圧力を検出する半導体圧力センサが知られている。このような半導体圧力センサの中には、ダイヤフラム部表面の離間した複数位置にピエゾ抵抗素子を配置し、このピエゾ抵抗素子によりブリッジ回路を構成することにより、ピエゾ抵抗素子の抵抗値の変化を印加バイアスに対する電圧変化として検出するものがある（特許文献１参照）。
特開平８−１８０６７号公報

上記半導体圧力センサでは、複数のピエゾ抵抗素子がダイヤフラム部表面の離間した位置に配置されているために、ダイヤフラム部表面にピエゾ抵抗素子を形成する際の製造条件のばらつき、具体的にはイオン注入及び拡散時のイオン濃度の面内方向のばらつきによって、ピエゾ抵抗素子間で抵抗値のばらつきが生じる。このため、従来の半導体圧力センサによれば、ブリッジ回路にバイアス電圧を印加した際、ピエゾ抵抗素子間の抵抗値のばらつきが差動出力に対するオフセット値と出力され、サンプル個々におけるオフセット値のばらつきが大きくなる。

本発明は上記課題を解決するためになされたものであり、その目的はサンプル個々におけるオフセット値のばらつきを低減可能な半導体圧力センサを提供することにある。

本発明に係る半導体圧力センサは、ダイヤフラム部を備える半導体基板と、ダイヤフラム部の内周部に互いに近接するように形成された第１，第３のピエゾ抵抗素子と、ダイヤフラム部の中央部に互いに近接するように形成された第２，第４のピエゾ抵抗素子とを備え、第１乃至第４のピエゾ抵抗素子は、第１，第３のピエゾ抵抗素子と前記第２，第４のピエゾ抵抗素子がそれぞれ対になって対向するブリッジ回路を構成している。

本発明に係る半導体圧力センサによれば、ブリッジ回路上で対向するピエゾ抵抗素子の対が近接配置されているので、ピエゾ抵抗素子を形成する際の製造条件のばらつきによるピエゾ抵抗素子間の抵抗値の差が小さくなり、サンプル個々におけるオフセット値のばらつきを低減することができる。

以下、図面を参照して、本発明の実施形態となる半導体圧力センサについて説明する。

本発明の実施形態となる半導体圧力センサ１は、図１に示すように、中心軸ＡＡ’と中心軸ＢＢ’からなる矩形形状のダイヤフラム部２が形成された半導体基板３と、ダイヤフラム部２を構成する１辺中央付近の表面領域に形成されたピエゾ抵抗素子Ｒ１ａ，Ｒ３ａと、ダイヤフラム部２中央付近の表面領域に形成されたピエゾ抵抗素子Ｒ２ａ，Ｒ４ａとを備える。ピエゾ抵抗素子Ｒ１ａ，Ｒ３ａとこのピエゾ抵抗素子Ｒ１ａ，Ｒ３ａに接続された拡散リード線４ａ〜４ｄに対しダイヤフラム部２の中心軸ＡＡ’から見て線対称となる位置にはピエゾ抵抗素子Ｒ１ｂ，Ｒ３ｂとこのピエゾ抵抗素子Ｒ１ｂ，Ｒ３ｂに接続された拡散リード線４ｅ〜４ｈが配置されている。ピエゾ抵抗素子Ｒ２ａ，Ｒ４ａに対しダイヤフラム部２の中心軸ＡＡ’から見て線対称となる位置にはピエゾ抵抗素子Ｒ２ｂ，Ｒ４ｂが配置され、ピエゾ抵抗素子Ｒ２ａ，Ｒ４ａとピエゾ抵抗素子Ｒ２ｂ，Ｒ４ｂは中心軸ＡＡ’に対し線対称な拡散リード線４ｉ，４ｊを介して接続されている。

ピエゾ抵抗素子Ｒ１ａの一方端は拡散リード線４ａと薄膜金属配線５ａを介して接地端子ＧＮＤに接続され、その他方端は拡散リード線４ｂと薄膜金属配線５ｂを介して拡散リード線４ｆに接続されている。ピエゾ抵抗素子Ｒ３ａの一方端は拡散リード線４ｃと薄膜金属配線５ｃを介してバイアス電圧印加用端子Ｖｄｄに接続され、その他方端は拡散リード線４ｄと薄膜金属配線５ｄを介して拡散リード線４ｈに接続されている。ピエゾ抵抗素子Ｒ２ａの一方端は拡散リード線４ｋと薄膜金属配線５ｃを介してバイアス電圧印加用端子Ｖｄｄに接続され、その他方端は拡散リード線４ｉを介してピエゾ抵抗素子Ｒ２ｂに接続されている。ピエゾ抵抗素子Ｒ４ａの一方端は拡散リード線４ｌと薄膜金属配線５ａを介して接地端子ＧＮＤに接続され、その他方端は拡散リード線４ｊを介してピエゾ抵抗素子Ｒ４ｂに接続されている。

ピエゾ抵抗素子Ｒ１ｂの一方端は拡散リード線４ｅと薄膜金属配線５ｅを介して出力端子Ｖｏｕｔ２に接続され、その他方端は拡散リード線４ｆと薄膜金属配線５ｂを介して拡散リード線４ｂに接続されている。ピエゾ抵抗素子Ｒ３ｂの一方端は拡散リード線４ｇと薄膜金属配線５ｆを介して出力端子Ｖｏｕｔ１に接続され、その他方端は拡散リード線４ｈと薄膜金属配線５ｄを介して拡散リード線４ｄに接続されている。ピエゾ抵抗素子Ｒ２ｂの一方端は拡散リード線４ｉを介してピエゾ抵抗素子Ｒ２ａに接続され、その他方端は拡散リード線４ｍと薄膜金属配線５ｅを介して出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ４ｂの一方端は拡散リード線４ｊを介してピエゾ抵抗素子Ｒ４ａに接続され、その他方端は拡散リード線４ｎと薄膜金属配線５ｆを介して出力端子Ｖｏｕｔ１に接続されている。

このようにして本発明の実施形態となる半導体圧力センサ１では、ピエゾ抵抗素子Ｒ１ａ，Ｒ１ｂ、ピエゾ抵抗素子Ｒ２ａ，Ｒ２ｂ、ピエゾ抵抗素子Ｒ３ａ，Ｒ３ｂ、及びピエゾ抵抗素子Ｒ４ａ，Ｒ４ｂは図２に示すようなブリッジ回路を構成している。すなわち、ピエゾ抵抗素子Ｒ１ａ，Ｒ１ｂ及びピエゾ抵抗素子Ｒ３ａ，Ｒ３ｂと、ピエゾ抵抗素子Ｒ２ａ，Ｒ２ｂ及びピエゾ抵抗素子Ｒ４ａ，Ｒ４ｂとがそれぞれ対になってブリッジ回路上で対向配置されている。このような構成を有する半導体圧力センサ１では、ダイヤフラム部２の一方の表面から圧力を受けると、ダイヤフラム部２の上面と下面との間に差圧が生じることによってダイヤフラム部２に撓みが生じ、この撓みによってピエゾ抵抗素子を構成する結晶が歪んで抵抗値が変化する。そしてピエゾ抵抗素子の抵抗値の変化をブリッジ回路を利用してバイアス電圧印加用端子Ｖｄｄに印加されたバイアス電圧Ｂｉａｓに対する電圧変化として出力端子Ｖｏｕｔ１，Ｖｏｕｔ２から検出する。

以上の説明から明らかなように、本発明の実施形態となる半導体圧力センサ１では、ブリッジ回路上で対向配置されるピエゾ抵抗素子の対が近傍位置に配置されている。このような構成によれば、ピエゾ抵抗素子を形成する際の製造条件のばらつきによってピエゾ抵抗素子間で抵抗値に大きな差が生じることを抑制できるので、ブリッジ回路にバイアス電圧を印加した際、ピエゾ抵抗素子間の抵抗値の差が差動出力に対するオフセット値と出力され、サンプル個々におけるオフセット値のばらつきが大きくなることを防止できる。

なおサンプル個々におけるオフセット値のばらつきが大きくなることを防止することだけを目的したならば、図３，４に示すようにピエゾ抵抗素子Ｒ２ｂ，Ｒ４ｂ及び拡散リード線４ｉ，４ｊを省略することも可能である。しかしながらこの場合、ピエゾ抵抗素子Ｒ１ａ，Ｒ１ｂ及びピエゾ抵抗素子Ｒ３ａ，Ｒ３ｂに用いられる拡散リード線の本数がピエゾ抵抗素子Ｒ２ａ，Ｒ２ｂ及びピエゾ抵抗素子Ｒ４ａ，Ｒ４ｂに用いられる拡散リード線の本数よりも多くなる。このため、ピエゾ抵抗素子Ｒ１ａ，Ｒ１ｂ及びピエゾ抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値が増加し、センサ出力におけるオフセット値が増加する。従って、ピエゾ抵抗素子Ｒ２ｂ，Ｒ４ｂ及び拡散リード線４ｉ，４ｊは省略しない、若しくは、省略する場合には図５，６に示すようピエゾ抵抗素子Ｒ１ｂ，Ｒ３ｂをそれぞれピエゾ抵抗素子Ｒ１ａ，Ｒ３ｂに接続しないことが望ましい。このような構成によれば、各ピエゾ抵抗素子の抵抗値を均一にし、オフセット値が増加することを防止できる。

また図３，４及び図５，６に示す半導体圧力センサ１の構成において、図７，８に示すようにピエゾ抵抗素子Ｒ１ｂ，Ｒ３ｂと拡散リード線４ｅ，４ｆ，４ｇ，４ｈを省略することも可能である。しかしながらこの場合、ピエゾ抵抗素子及び拡散リード線がダイヤフラム部２の中心軸から見て一方に偏った配置となる。この結果、ピエゾ抵抗素子及び拡散リード線が配置されている領域と配置されていない領域との間で内部応力分布が生じることによってダイヤフラム部２に撓みが生じ、圧力変化に対するセンサ出力の直線性が低下する。このことから、ピエゾ抵抗素子Ｒ１ｂ，Ｒ３ｂと拡散リード線４ｅ，４ｆ，４ｇ，４ｈは省略しないことが望ましい。このような構成によれば、ダイヤフラム部２に撓みが生じることを防止し、圧力変化に対するセンサ出力の直線性が低下することを防止できる。

以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす論述及び図面により本発明は限定されることはない。すなわち、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論であることを付け加えておく。

本発明の実施形態となる半導体圧力センサの構成を示す上面図である。 図１に示す半導体圧力センサのピエゾ抵抗素子により構成されるブリッジ回路の構成を示す回路図である。 図１に示す半導体圧力センサの応用例の構成を示す上面図である。 図３に示す半導体圧力センサのピエゾ抵抗素子により構成されるブリッジ回路の構成を示す回路図である。 図１に示す半導体圧力センサの応用例の構成を示す上面図である。 図５に示す半導体圧力センサのピエゾ抵抗素子により構成されるブリッジ回路の構成を示す回路図である。 図１に示す半導体圧力センサの応用例の構成を示す上面図である。 図７に示す半導体圧力センサのピエゾ抵抗素子により構成されるブリッジ回路の構成を示す回路図である。

符号の説明

１：半導体圧力センサ
２：ダイヤフラム部
３：半導体基板
４ａ〜４ｎ：拡散リード線
５ａ〜５ｆ：薄膜金属配線
ＧＮＤ：接地端子
Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂ：ピエゾ抵抗素子
Ｖｄｄ：バイアス電圧印加用端子
Ｖｏｕｔ１，Ｖｏｕｔ２：出力端子

Claims (3)

1. ダイヤフラム部を備える半導体基板と、前記ダイヤフラム部の内周部に互いに近接するように形成された第１，第３のピエゾ抵抗素子と、前記ダイヤフラム部の中央部に互いに近接するように形成された第２，第４のピエゾ抵抗素子とを備え、前記第１乃至第４のピエゾ抵抗素子は、前記第１，第３のピエゾ抵抗素子と前記第２，第４のピエゾ抵抗素子がそれぞれ対になって対向するブリッジ回路を構成していることを特徴とする半導体圧力センサ。
2. 請求項１に記載の半導体圧力センサにおいて、前記第１，第３のピエゾ抵抗素子に対し前記ダイヤフラム部の中心軸から見て線対称となる位置に配置された第５，第６のピエゾ抵抗素子を備えることを特徴とする半導体圧力センサ。
3. 請求項２に記載の半導体圧力センサにおいて、前記第５，第６のピエゾ抵抗素子はそれぞれ前記第１，第３のピエゾ抵抗素子に直列接続され、前記第２，第４のピエゾ抵抗素子に対し前記ダイヤフラム部の中心軸から見て線対称となる位置に配置された第７，第８のピエゾ抵抗素子を備えることを特徴とする半導体圧力センサ。

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