JP2008263388A - 画像処理装置及びネットワーク複合機 - Google Patents
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Abstract
【課題】ASICのデータ取り込み速度を引き上げることなく、通常解像度での処理のためにASICに用意された性能を最大限に発揮して、低解像度での処理を高速に実行し得る画像処理装置を提供する。
【解決手段】低解像度での処理の際に、通常画素レート及びそれよりも高い高画素レートを含む複数の画素レートの1つを選択するCPU10と、選択された画素レートで画素データが出力されるようにCCDラインセンサ21を制御するTG23と、TG23から与えられる制御信号PSELに従って、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択するスイッチ223と、前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なるフィルタ171、172を取り込まれた画素データに適用するASIC17とを備える。
【選択図】図3
【解決手段】低解像度での処理の際に、通常画素レート及びそれよりも高い高画素レートを含む複数の画素レートの1つを選択するCPU10と、選択された画素レートで画素データが出力されるようにCCDラインセンサ21を制御するTG23と、TG23から与えられる制御信号PSELに従って、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択するスイッチ223と、前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なるフィルタ171、172を取り込まれた画素データに適用するASIC17とを備える。
【選択図】図3
Description
本発明は、複数の異なる解像度で原稿画像を処理することができる画像処理装置及びネットワーク複合機に関する。
近年、省スペース化を指向して、コピー機能、ファクシミリ通信機能、及びネットワークスキャナ機能を一台で兼ね備えたネットワーク複合機の普及が進んでいる。ネットワーク複合機において、原稿画像は、例えばファクシミリ通信では300dpi、コピー機能やネットワークスキャナ機能では600dpiというように、機能ごとの標準的な解像度や、ユーザの指定に応じた解像度で処理される。
従来、そのような複数の解像度で原稿画像を処理する用途に利用可能な画像処理装置が周知となっている(例えば、特許文献1を参照)。この画像処理装置は、イメージセンサから奇数画素及び偶数画素についてそれぞれ得られる濃淡情報を画像処理部(特許文献1では画像処理マスクと呼ばれる)に交互に格納する。そして、この画像処理部で、奇数画素については周辺の奇数画素のみを参照して画像処理し、偶数画素については周辺の偶数画素のみを参照して画像処理した後、その画像処理部からその画像処理の結果得られた濃淡情報列を出力する。
この画像処理装置において、奇数画素についての画像処理の結果、及び偶数画素についての画像処理の結果のうち一方を採用し他方を破棄することにより、低解像度(本来の半分の解像度)での画像処理が実現される。
前記イメージセンサが、奇数画素の濃淡情報と偶数画素の濃淡情報とをそれぞれ異なるシフトレジスタを用いて出力する場合、それぞれの濃淡情報にシフトレジスタの特性差に応じた不整合が生じる場合がある。その場合でも、奇数画素及び偶数画素の一方だけを処理することで、その不整合が顕在化することを回避し画像処理結果の品質劣化を防止できる。
特開2000−59583号公報
しかしながら、従来の画像処理装置によれば、画像を低解像度処理する場合でも、イメージセンサから全ての画素について得られた濃淡情報を画像処理部へ一旦取り込むため、次のような問題が生じる。
図11は、従来の一般的な画像処理装置90の構成を概念的に示す図である。ここでは、画像処理部93を一般に画像データに対する空間フィルタと解し、例えばASIC(Application Specific Integrated Circuit)で実現されるとして説明する。
この画像処理装置90において、CCDラインセンサ91は、奇数画素及び偶数画素の濃淡情報をそれぞれ図示しない独立したシフトレジスタを用いて転送し、マルチプレクサ92へ出力する。CCDラインセンサ91は、奇数画素及び偶数画素のそれぞれについてR画素/秒のレートで濃淡情報を出力する。
マルチプレクサ92は、奇数画素及び偶数画素の濃淡情報を多重化することによって、全画素の濃淡情報を2R画素/秒のレートで画像処理部93へ出力する。画像処理部93は、この全画素の濃淡情報を取り込んで、通常解像度又は低解像度での画像処理を行う。
低解像度で原稿画像を処理する場合、画像処理部93が処理すべきデータ量は通常解像度で処理すべきデータ量の実質的に半分だから、通常解像度での処理のために用意された画像処理性能を最大限に発揮するためには、画像処理部93は、例えば通常解像度での処理時の速度の2倍の速度でデータを取り込むことが望まれる。
ところが、画像処理部93を実現するためのASICの製造プロセスによっては、そのような高速なデータ取り込みを実現できない場合があり、また逆に、高速なデータ取り込みを実現可能な製造プロセスが画像処理性能にとって過剰である場合にそのような製造プロセスを採用することは、画像処理部93のコストを無駄に引き上げる可能性がある。
本発明は、このような状況に鑑みてなされたものであり、ASICのデータ取り込み速度を引き上げることなく、通常解像度での処理のためにASICに用意された性能を最大限に発揮して、低解像度での処理を実行し得る画像処理装置を提供することを第1の目的とする。また、その画像処理装置において、低解像度で原稿画像を処理する際の処理速度と消費電力のトレードオフを調整可能にすることを第2の目的とする。
上記目的を達成するために、本発明に係る画像処理装置は、原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から1つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段とを備える。
ここで、前記制御手段は、ユーザによる指定操作に応じて、前記画素レートを選択してもよい。
また、前記選択手段は、連続するN個(Nは2以上の整数)のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択してもよい。
また、前記画像処理手段は、1つの空間フィルタを2つに分離してなる空間フィルタをそれぞれ第1の空間フィルタ及び第2の空間フィルタとして、前記取り込んだ画素データに対して前記第1の空間フィルタを適用することによって、連続する2つのラインのうち一方のラインに位置する目的データを生成し、前記取り込んだ画素データに対して前記第2の空間フィルタを適用することによって、前記2つのラインのうち他方のラインに位置する目的データを生成してもよい。
この構成によれば、低解像度での処理に用いるべき画素データの選択(言い換えれば、低解像度での処理時に不必要な画素データの破棄又は間引きによるデータ量の削減)を選択手段が行うので、画像処理手段は、選択手段で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
その結果、画像処理手段は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のために画像処理手段に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
制御手段は、ラインセンサを通常画素レートよりも高い高画素レートで制御することにより、低解像度で処理されるべき選択後の画素データが、通常解像度で処理されるべき全画素データの画素レートと同等の画素レートで得られるようにしてもよい。この場合、画像処理手段は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。つまり、低解像度高速モードが実現される。
また、制御手段は、低解像度での処理時にラインセンサを通常画素レートで制御することにより、低解像度で処理されるべき選択後の画素データが、通常解像度で処理されるべき全画素データの画素レートよりも低い画素レートで得られるようにしてもよい。この場合、画像処理手段は、画素レートの低下に追従して駆動クロックを低下させる等により、低解像度での処理を通常解像度での処理時に比べて少ない消費電力で実行することができる。つまり、低解像度低電力モードが実現される。
また、選択された画素データに空間フィルタを適用することによって目的データを得るので、画素の重心位置の補正及び画素データの平滑化を同時に達成できる。
つまり、選択された画素の配置に起因する周期性のノイズ(例えば、ライン交互に奇数画素と偶数画素とを選択する場合の画素が斜めに整列することに起因するモアレ等)が低減される。また、奇数画素及び偶数画素のそれぞれの画素データに特性差が含まれている場合でも、複数のラインにわたる画素データに空間フィルタを適用するので、その特性差がある程度均一に混合されることにより、知覚上の不整合が軽減される。
さらにまた、奇数画素及び偶数画素の一方だけを使う従来の技術と比べて、使用する画素の空間的な分布をより均等に設定できるため、得られる画像の画質向上が期待できる。
また、本発明に係る画像処理装置は、原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、前記低解像度での処理の際に、連続する複数のラインを読み取ることにより全ての画素データが第1画素レートで得られる場合に、前記全ての画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第1画素レートよりも低い第2画素レートで出力する選択手段と、前記選択された画素データを蓄積し、蓄積された画素データを前記第1画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段とを備えてもよい。
この構成によれば、画像処理手段におけるバッファ部は、選択手段から第2画素レートで得られる低解像度処理されるべき画素データを蓄積し、通常解像度で処理されるべき全画素データの画素レートと等しい第1画素レートで出力するので、画像処理手段におけるフィルタ部は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。つまり、ラインセンサを制御するための画素レートを切り替えることなく低解像度高速モードを実現する他の構成が得られる。
なお、本発明は、このような画像処理装置として実現できるだけでなく、このような画像処理装置を内蔵するネットワーク複合機として実現することもできる。
本発明に係る画像処理装置及びネットワーク複合機では、低解像度での処理に必要な画素データの選択を選択手段が行うので、画像処理手段は、選択手段で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
その結果、画像処理手段は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のために画像処理手段に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
このとき、制御手段がラインセンサを高画素レートで制御するか、通常画素レートで制御するかに応じて、前述した低解像度高速モード又は低解像度低電力モードが実現されるので、低解像度で原稿画像を処理する際の処理速度と消費電力のトレードオフが調整可能となる。
さらには、画像データを低解像度で処理する場合には、画像処理手段が取り込むべき画像データの量を通常解像度で処理する場合よりも少なくできるので、画像処理手段での処理時間(処理データ量)が少なくなるという効果も得られる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
図1は、本発明に係るネットワーク複合機を含む通信システムの構成の一例を示す図である。
この通信システムは、ネットワーク複合機1及び2、端末装置3及び4、PSTN(Public Switched Telephone Networks:公衆電話交換回線網)5、並びにLAN(Local Area Network)6から構成される。
ここで、ネットワーク複合機1が本発明に係るネットワーク複合機であり、PSTN5を介してネットワーク複合機2と接続され、またLAN6を介して端末装置3及び4と接続される。
ネットワーク複合機1は、スキャナで読み取った原稿を、PSTN5を介してネットワーク複合機2へファクシミリ送信し、LAN6を介して端末装置3及び4へ送信し、また内蔵されるプリンタでプリントアウトする。
図2は、ネットワーク複合機1のハードウェア構成の一例を示すブロック図である。
ネットワーク複合機1は、原稿をラインセンサで読み取って得られる画素データを処理する画像処理装置の一例であって、CPU(Central Processing Unit)10、ROM(Read Only Memory)11、RAM(Random Access Memory)12、モデム13、NCU(Network Control Unit)14、操作パネル15、ディスプレイ16、ASIC17、プリンタ18、LANI/F(LAN インターフェース)19、及びスキャナ20を備える。
CPU10は、ROM11に格納された制御プログラム11aを実行することにより、ネットワーク複合機1の全体を制御する。
CPU10は、操作パネル15からユーザによる解像度の指定操作を示す信号を受け付けることにより、その指定に従って通常解像度又は低解像度を示す制御信号をスキャナ20へ供給する。そして、その制御信号に応じてスキャナ20から通常解像度又は低解像度で出力される画素データにASIC17で画像処理を施すことによって得られた画像データをRAM12に保持し、保持された画像データをRAM12からプリンタ18、モデム13、及びLANI/F19へ転送する。これにより、ユーザによって指定された解像度に従って、それぞれ原稿のコピー、ファクシミリ送信、及び端末装置3等への送信が行われる。
ROM11は、CPU10が実行する制御プログラム11aを保持する読み出し専用メモリである。
RAM12は、CPU10が制御プログラム11aを実行する際に用いられるワークデータ、スキャナ20から得られた画素データ、及びASIC17で得られた画像データを保持する読み書き可能なメモリである。
モデム13は、RAM12に保持された画像データをファクシミリ信号に変調して送信し、また外部からから受信されたファクシミリ信号を画像データに復調する。モデム13は、例えばG3規格に準拠したファックスモデムである。
NCU14は、モデム13とPSTN5との接続を制御する網制御装置である。
操作パネル15は、前述した解像度の指定操作を含む、ユーザからの操作を受け付けるタッチパネルである。
ディスプレイ16は、ユーザへの操作ガイドや、ネットワーク複合機1の動作状態を表示する表示装置であり、例えばLCD(Liquid Crystal Display:液晶表示装置)である。
ASIC17は、スキャナ20から出力される画素データを取り込んで処理するための特定の回路を備える集積回路であり、例えば平滑化(ローパス)機能を果たす空間フィルタ回路を備える。
プリンタ18は、印刷装置であり、CPU10の制御下で、例えばRAM12に保持された画像データによって表される原稿イメージを印刷出力する。
LANI/F19は、ネットワーク複合機1とLAN6とを接続する通信アダプタであり、CPU10の制御下で、例えばRAM12に保持された画像データを端末装置3等へ送信する。
スキャナ20は、画像読み取り装置であり、CPU10の制御下で、CCDラインセンサを用いて原稿を光学的に読み取ることによって得た画素データの全て、又はその一部を出力する。CPU10から通常解像度を示す制御信号が与えられた場合は、CCDラインセンサから得られた全ての画素データを出力し、低解像度を示す制御信号が与えられた場合は、その画素データの一部を出力する。
ここで、CCDラインセンサは、周知のように、ライン状に配置された複数の画素回路と、各画素回路で光電変換の結果得られる信号を転送するCCDとを含む撮像装置である。
ネットワーク複合機1は、とりわけ、原稿画像を低解像度で処理する際にスキャナ20、及びASIC17が行う動作によって特徴付けられる。
すなわち、原稿画像を低解像度処理する際には、スキャナ20は、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データのみを出力する。
スキャナ20は、連続するN個(Nは2以上の整数)のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択してもよい。つまり、ライン内の画素をN個のグループに分割し、連続するN個のラインのそれぞれにおいて相異なる1つのグループに属する画素の画素データを選択してもよい。
例えば、Nが2であれば、ライン内の画素を奇数番目の画素と偶数番目の画素とに分割し、連続する2つのラインのうち、一方のラインにおいて奇数番目の画素の画素データを選択し、他方のラインにおいて偶数番目の画素の画素データを選択する。
ASIC17は、スキャナ20で選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタ(以下、簡略にフィルタと言う)を前記取り込まれた画素データに適用することによって目的データを生成する。
このフィルタは、画素データを平滑化(ローパス)して目的データを生成する機能を少なくとも有するものであって、さらに輪郭補正機能等を含んでもよい。また、ASIC17はアフィン変換等を用いて画像の傾きや歪を補正してもよく、さらには90度回転、圧縮、伸張等の種々の画像処理を行うこともできる。
次に、ネットワーク複合機1における本発明に係る特徴部分について詳細に説明する。
図3は、本発明の特徴部分の機能的な構成の一例を示すブロック図である。
この特徴部分は、CPU10、ASIC17、並びにスキャナ20の内部的な構成要素としてのCCDラインセンサ21、AFE(アナログフロントエンド)22、及びTG(タイミング生成器)23から構成される。
この構成において、特許請求の範囲に記載の制御手段の一例がCPU10及びTG23であり、選択手段の一例がAFE22であり、画像処理手段の一例がASIC17である。
なお、スキャナ20は、FBS(フラットベッドスキャン)方式及びADF(自動原稿供給)方式で原稿を読み取るための周知の機構を備えるものとする。スキャナ20の機械的な構成については、本発明の特徴ではないため、説明を省略する。
CCDラインセンサ21は、複数の画素回路がライン状に配置されてなる画素部211、奇数番目の画素回路の出力に接続されそれぞれの画素回路で得られる信号電荷を転送するCCD212、及び偶数番目の画素回路の出力に接続されそれぞれの画素回路で得られる信号電荷を転送するCCD213を含む。
画素部211は、TG23から与えられる制御信号φCに同期して、光電変換を行うことにより信号電荷を蓄積し、蓄積された信号電荷をCCD212及びCCD213へ出力する。
CCD212及びCCD213は、TG23から与えられる駆動クロックφTに同期して並行して信号電荷を転送し、終端まで転送された信号電荷に応じた画素信号CCDOUT1及び画素信号CCDOUT2を、それぞれCCD212及びCCD213の出力端子から順次出力する。
AFE22は、画素信号CCDOUT1を奇数番目の画素に関する奇数画素データODDに変換するA/D(アナログデジタル変換器)221、画素信号CCDOUT2を偶数番目の画素に関する偶数画素データEVENに変換するA/D222、奇数画素データODD及び偶数画素データEVENのうち制御信号PSELに応じた一方を選択してAFEOUTとして出力するスイッチ223を含む。
なお、AFE22は、一般的に、ここに明示される構成の他に画素信号CCDOUT1及び画素信号CCDOUT2をサンプルホールドし、オフセット及びゲイン調整を施す機能部を有しているが、ここでは説明を省略する。
TG23は、CPU10から、通常解像度、低解像度低電力モード、又は低解像度高速モードを示す制御信号MODEを与えられ、制御信号MODEに応じて予め定められているタイミングで制御信号φC及び駆動クロックφTを生成する。
TG23は、制御信号MODEが通常解像度又は低解像度低電力モードを示していれば、CCDラインセンサ21を通常画素レートで制御するために基本周波数の駆動クロックφTを生成し、制御信号MODEが低解像度高速モードを示していれば、CCDラインセンサ21を高画素レートで制御するために基本周波数の2倍の周波数の駆動クロックφTを生成する。
TG23は、制御信号MODEが通常解像度を示していれば、駆動クロックφTの一周期内で奇数画素データと偶数画素データとを順次選択するための制御信号PSELを生成する。また、TG23は、制御信号MODEが低解像度低電力モード又は低解像度高速モードを示していれば、連続する2つのラインのうち一方のラインで奇数画素データのみを選択し、他方のラインで偶数画素データのみを選択するための制御信号PSELを生成する。
TG23は、制御信号φC及び駆動クロックφTをCCDラインセンサ21へ出力し、制御信号PSELをAFE22へ出力する。
なお、複数の色成分を検出可能なカラースキャナには、図3に示されるCCDラインセンサ21及びAFE22と同一の構成が、検出される色成分の数だけ(例えば、赤、緑、青、及び原稿の明るさのみを検出するモノクロ用の4組)設けられることに注意する。これらの各構成は、図3に示される制御信号によって共通に制御することができる。
ASIC17は、AFE22から取得した画素データを所定のライン数まで保持するバッファ170、バッファ170に保持されている画素データを、それぞれ異なるフィルタ係数を用いて処理することにより、目的データを生成するフィルタ171、172、及びフィルタ171、172の出力のうち制御信号FSELに応じた一方を選択してASICOUTとして出力するスイッチ173を含む。
ここで、フィルタ171は、低解像度での処理時に、奇数ラインに位置する目的データを生成するために使用され、フィルタ172は、低解像度での処理時に、偶数ラインに位置する目的データを生成するために使用される。
CPU10は、奇数ライン及び偶数ラインの何れに位置する目的データが生成されるべきかを示す制御信号FSELをASIC17に出力する。スイッチ173は、フィルタ171及びフィルタ172のうち制御信号FSELに応じた一方からの出力をASICOUTとして出力する。
次に、TG23の制御下でのCCDラインセンサ21及びAFE22の動作タイミングについて、詳細に説明する。
図4は、CCDラインセンサ21及びAFE22の動作に係る主要な信号のタイミングを、通常解像度、低解像度高速モード、及び低解像度低電力モードのそれぞれについて示す図である。
図4の上段には、通常解像度で原稿画像を処理する場合、つまりCPU10から通常像度を示す制御信号MODEが与えられた場合の、主要な信号のタイミングが示されている。図4の中段、及び下段には、低解像度低電力モード、及び低解像度高速モードで原稿画像を処理する場合、つまりCPU10から低解像度低電力モード、及び低解像度高速モードを示す制御信号MODEが与えられた場合に変更される信号が示されている。
まず、TG23は、何れの解像度及びモードにも共通に制御信号φCを出力することにより、画素部211に信号電荷を蓄積させ、蓄積された信号電荷をCCD212及びCCD213へ出力させる。
次に、TG23は、駆動クロックφTを出力する。通常解像度、及び低解像度低電力モードでは、基本周波数の駆動クロックφTが出力される。この駆動クロックφTに同期して、CCDラインセンサ21は、画素信号CCDOUT1及び画素信号CCDOUT2をそれぞれ通常画素レートで個別の出力端子から並列に出力する。低解像度高速モードでは、基本周波数の2倍の周波数の駆動クロックφTが出力される。この駆動クロックφTに同期して、CCDラインセンサ21は、画素信号CCDOUT1及び画素信号CCDOUT2をそれぞれ高画素レートで個別の出力端子から並列に出力する。
並列出力された2つの画素信号CCDOUT1及び画素信号CCDOUT2は、それぞれA/D221及びA/D222により奇数画素データODD及び偶数画素データEVENにデジタル化される。
通常解像度での処理時には、TG23は、駆動クロックφTの一周期内でローレベルとハイレベルとになる(つまり駆動クロックφTと同一の)制御信号PSELを出力する。
スイッチ223は、制御信号PSELに従って、駆動クロックφTの1周期内で奇数画素データODDと偶数画素データEVENとを多重化しAFEOUTとして出力する。このAFEOUTには、CCDラインセンサ21から出力される全ての画素に関する画素データが含まれる。
このとき、奇数画素データODD及び偶数画素データEVENの出力レートをそれぞれR画素/秒とすれば、AFEOUTの出力レートは2R画素/秒である。
他方、低解像度低電力モード、及び低解像度高速モードでの処理時には、TG23は、連続する2つのラインの一方(例えば奇数ライン)ではローレベルとなり、他方(例えば偶数ライン)ではハイレベルとなる制御信号PSELを出力する。
スイッチ223は、制御信号PSELに従って、奇数ラインでは奇数画素データODDを選択し、偶数ラインでは偶数画素データEVENを選択する。これにより、低解像度での処理時には、奇数ラインでは奇数画素データODDのみを示すAFEOUTが出力され、偶数ラインでは偶数画素データEVENのみを示すAFEOUTが出力される。つまり、全画素の半数に対応する低解像度の画素データがAFEOUTとして出力される。
奇数画素データODD及び偶数画素データEVENの出力レートをそれぞれR画素/秒とすれば、AFEOUTの出力レートは、低解像度低電力モードではR画素/秒であり、低解像度高速モードでは2R画素/秒である。
ASIC17は、このAFEOUTによって示される画素データを取り込み、取り込んだ画素データにフィルタを適用する。このフィルタの詳細については後述する。
本実施の形態の構成によれば、低解像度高速モードでは、AFEOUTの出力レートが、通常解像度処理時のAFEOUTの出力レート2R画素/秒と一致することから、明らかに、ASIC17の画像データ取り込み速度を引き上げることなく、通常解像度での処理のためにASIC17に用意された性能を最大限に発揮して、低解像度での処理を高速に実行できる。
また、低解像度低電力モードでは、AFEOUTの出力レートが、通常解像度処理時のAFEOUTの出力レートの半分のR画素/秒になることに追従して、ASIC17の駆動クロックを半分に落とすなどして、ASIC17での消費電力を低減することができる。
低解像度低電力モード又は低解像度高速モードの選択は、例えば、ユーザによる指定操作に応じてなされてもよい。具体的には、操作パネル15が所定の指定操作を検出したことを示す信号をCPU10へ出力し、CPU10が低解像度低電力モード及び低解像度高速モードのうちのその信号に応じた一方を選択し、その選択結果を示す制御信号MODEを出力することで、ユーザによる指定操作に応じた選択が実現される。
応用的には、CPU10は、既定では低解像度低電力モードを選択し、原稿枚数が多い等のために高速処理を求めるユーザの指定操作があった場合に、低解像度高速モードを選択してもよい。
また、ユーザの指定操作による他にも、FBS方式で原稿を読み取る場合には低解像度低電力モードを選択し、ADF方式で原稿を読み取る場合には低解像度高速モードを選択してもよい。
さらには、ADF方式で原稿を読み取る場合でも、スキャナ20の自動原稿供給部に載置された原稿の量を例えば厚みや重量によって検出し、少ない量が検出された場合には低解像度低電力モードを選択し、多い量が検出された場合には低解像度高速モードを選択してもよい。
次に、低解像度での処理時に、ASIC17が取り込んだ画素データに対して行うフィルタ処理について詳細に説明する。
図5は、CCDラインセンサ21から出力される全ての画素100のうち、低解像度での処理の対象となる画素を示す図である。図5において、横方向の1行が、CCDラインセンサ21の1ラインに対応する。図5には、画素位置の理解のために、各ラインにおいて処理の対象として選択される画素が符号で示されると共に、選択されない画素も斜線で示される。
図5は、例えば、第1ラインでは奇数画素P11、P13、P15、P17、・・・が処理対象として選択され、第2ラインでは偶数画素P22、P24、P26、P28、・・・が処理対象として選択されることを示している。
画素範囲100aは、一例として、第3ライン第3画素に位置する目的データを生成するためにフィルタ171を適用すべき画素の範囲を示している。
画素範囲100bは、一例として、第4ライン第3画素に位置する目的データを生成するためにフィルタ172を適用すべき画素の範囲を示している。
この例では、画素範囲100a、100bは、何れも5ライン5画素の矩形領域である。
図6は、ASIC17のバッファ170に保持される画素データのフォーマットの一例を示す図である。バッファ170は、少なくともフィルタの適用範囲を含むライン(この例では第1ライン〜第5ライン)を出所とする画素データを保持する。選択されない画素の領域は詰められる。
例えば、バッファ170に第1ラインから第5ラインまでを出所とする画素データが保持されているとき、その画素データに、画素位置を順次ずらせながらフィルタ171を複数回適用することによって、第3ラインに位置する複数の目的データが生成される。
その生成が終わると、バッファ170は第1ラインの画素データを破棄し、第6ラインの画素データを取り込む。その結果、バッファ170に、第2ラインから第6ラインまでを出所とする画素データが保持される。その画素データに、画素位置を順次ずらせながらフィルタ172を複数回適用することによって、第4ラインに位置する複数の目的データが生成される。
図7(A)は、フィルタ171のフィルタ係数の具体例を示す図である。フィルタ171は、各フィルタ係数とバッファ170において等しい相対位置にある画素値との積和を取ることにより、目的データを生成する。このフィルタ係数は、平滑化(ローパス)機能を発揮するフィルタ係数の一例である。
図7(B)は、フィルタ171のフィルタ係数を、選択されない画素をも含めて表した画素範囲100aに配置して示す図である。
図8(A)は、フィルタ172のフィルタ係数の具体例を示す図である。フィルタ172は、各フィルタ係数とバッファ170において等しい相対位置にある画素値との積和を取ることにより、目的データを生成する。このフィルタ係数は、平滑化(ローパス)機能を発揮するフィルタ係数の一例である。
図8(B)は、フィルタ172のフィルタ係数を、選択されない画素をも含めて表した画素範囲100bに配置して示す図である。
ここで、図7(B)と図8(B)とを参照すれば、フィルタ171とフィルタ172とが、1つのフィルタから一部の係数と残部の係数とを抽出してなることが理解される。すなわち、フィルタ171とフィルタ172とは、1つのフィルタを2つに分離することによって得られる。
ここで、フィルタ171及びフィルタ172の何れの画素重心も適用範囲の中心において一致していることに注意する。この一致のために、奇数ラインにおける目的データを生成するために用いる画素データの分布と、偶数ラインにおける目的データを生成するために用いる画素データの分布とが異なっているにも係わらず、奇数ラインと偶数ラインとで、ライン内の同一の位置に目的データを得ることができる。
このように、選択された画素データに空間フィルタを適用することによって目的データを得るので、画素の重心位置の補正及び画素データの平滑化を同時に達成できる。
なお、図7(A)及び図8(A)に示したフィルタ171とフィルタ172とは一例に過ぎない。他のフィルタを用いた場合も、本発明に含まれる。
例えば、より小さい3ライン3画素の画素範囲に適用することで平滑化(ローパス)機能が発揮されるフィルタを用いれば、バッファ170が保持すべきデータ量を削減することができる。以下に具体例を示す。
図9(A)及び図9(B)は、奇数ラインにおける目的データの生成に用いられるフィルタ171aのフィルタ係数の一例を示す図である。
図10(A)及び図10(B)は、偶数ラインにおける目的データの生成に用いられるフィルタ172aのフィルタ係数の一例を示す図である。
フィルタ171aとフィルタ172aもまた、1つのフィルタを2つに分離することによって得られる。
ここまで、異なる2つのフィルタによる処理結果の一方を選択的に使用する例により、ASIC17について機能的に説明した。このようなASIC17の機能は、実際のハードウェア実装に即して、1つのフィルタ回路に対して異なる2つのフィルタ係数を切り替えることによって実現することももちろん可能である。
例えば、5ライン3画素の適用領域を持つ1つのフィルタ回路に対して、2つのフィルタ係数を切り替えることで、フィルタ171及びフィルタ172を実現することができる。そのような2つのフィルタ係数は、それぞれ図7(A)又は図8(A)に示されるフィルタ係数を、係数値が欠落している位置に係数値0を補うように拡張することによって得られる。
また、3ライン2画素の適用領域を持つ1つのフィルタ回路に対して、図9(A)及び図10(A)に示されるフィルタ係数を同様に拡張して得られる2つのフィルタ係数を切り替えることで、フィルタ171a及びフィルタ172aを実現することができる。
以上説明したように、ネットワーク複合機1では、低解像度での処理に必要な画素データの選択をTG23から与えられる制御信号PSELに従ってAFE22のスイッチ223が行うので、ASIC17は、スイッチ223で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
その結果、ASIC17は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のためにASIC17に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
より好ましくは、低解像度での処理時に、TG23は、駆動クロックφTの周波数を通常解像度での処理時に比べて2倍に高めてもよい。そうすれば、低解像度での処理時、及び通常解像度での処理時に、AFEOUTの出力レートが統一されるので、通常解像度での処理のためにASIC17に用意された性能を、低解像度での処理時にも余すことなく使い切ることができる。
さらには、画像データを低解像度で処理する場合には、ASIC17が取り込むべき画像データの量を通常解像度で処理する場合よりも少なくできるので、ASIC17での処理時間(処理データ量)が少なくなるという効果も得られる。
また、変形例として、CCDラインセンサ21を、前述した通常解像度及び低解像度低電力モードの場合と同じ基本周波数の駆動クロックφTで制御しながらも、通常解像度での処理のためにASIC17に用意された性能を最大限に発揮させる低解像度高速モードを実現する他の構成を考えることもできる。
この構成では、CCDラインセンサ21は、基本周波数の駆動クロックφTで制御されることにより、奇数画素及び偶数画素を含む全画素信号を2R画素/秒の画素レートで出力する。AFE22は、ラインごとに奇数画素データODDのみ、又は偶数画素データEVENのみを選択し、選択された画素データをAFEOUTとしてR画素/秒の画素レートで出力する。
ASIC17におけるバッファ170は、AFE22からR画素/秒の画素レートで出力されるAFEOUTを蓄積し、蓄積された画素データを2R画素/秒の画素レートでフィルタ171及びフィルタ172へ出力する。
この2R画素/秒の画素レートは、奇数画素データODD及び偶数画素データEVENを合わせた全画素データの画素レートと等しいので、フィルタ171及びフィルタ172は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。
特に、バッファ170からの出力速度(画素レート)が、バッファ170への入力速度(画素レート)の2倍である場合には、バッファ170に先のラインの画素データが半分蓄積された後、次のラインの画素データの蓄積が開始される前までに、バッファ170から先のラインの画素データの読み出しを開始することが望ましい。
そうすれば、1ライン分の画素データを途切れる(途中で読み出すべき画素データがなくなってしまう)ことなく読み出し、なおかつ必要なバッファ170の容量を1ライン分のみとすることができる。
バッファ170からの画素データの読み出しが、バッファ170への画素データの書き込みよりも速い速度で行われることで、フィルタ171及びフィルタ172に画素データの待ち時間が生じるので、その待ち時間にASIC17で他の処理を行うことでスループットの向上を図るか、又はASIC17の駆動クロックを止めるなどして低電力化を図ることができる。
また、駆動クロックを止めない場合でも、ASIC17の稼動時間が短くなっているので、低電力化を図ることができる。
本発明は、原稿をラインセンサで読み取って得られる画素データを処理する画像処理装置として、例えば、ネットワーク複合機、コピー機、ファクシミリ装置、スキャナ装置などに利用することができる。
1、2 ネットワーク複合機
3、4 端末装置
5 PSTN
6 LAN
10 CPU
11 ROM
11a 制御プログラム
12 RAM
13 モデム
14 NCU
15 操作パネル
16 ディスプレイ
17 ASIC
18 プリンタ
19 LANI/F
20 スキャナ
21 CCDラインセンサ
22 AFE
23 TG
90 画像処理装置
91 CCDラインセンサ
92 マルチプレクサ
93 画像処理部
100 全ての画素
100a、100b 画素範囲
170 バッファ
171、171a、172、172a フィルタ
173 スイッチ
211 画素部
212、213 CCD
221、222 A/D
223 スイッチ
3、4 端末装置
5 PSTN
6 LAN
10 CPU
11 ROM
11a 制御プログラム
12 RAM
13 モデム
14 NCU
15 操作パネル
16 ディスプレイ
17 ASIC
18 プリンタ
19 LANI/F
20 スキャナ
21 CCDラインセンサ
22 AFE
23 TG
90 画像処理装置
91 CCDラインセンサ
92 マルチプレクサ
93 画像処理部
100 全ての画素
100a、100b 画素範囲
170 バッファ
171、171a、172、172a フィルタ
173 スイッチ
211 画素部
212、213 CCD
221、222 A/D
223 スイッチ
Claims (7)
- 原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、
前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から1つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、
連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、
前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段と
を備えることを特徴とする画像処理装置。 - 前記制御手段は、ユーザによる指定操作に応じて、前記画素レートを選択する
ことを特徴とする請求項1に記載の画像処理装置。 - 前記選択手段は、連続するN個(Nは2以上の整数)のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択する
ことを特徴とする請求項1に記載の画像処理装置。 - 前記画像処理手段は、
1つの空間フィルタを2つに分離してなる空間フィルタをそれぞれ第1の空間フィルタ及び第2の空間フィルタとして、
前記取り込んだ画素データに対して前記第1の空間フィルタを適用することによって、連続する2つのラインのうち一方のラインに位置する目的データを生成し、
前記取り込んだ画素データに対して前記第2の空間フィルタを適用することによって、前記2つのラインのうち他方のラインに位置する目的データを生成する
ことを特徴とする請求項1に記載の画像処理装置。 - 原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、
前記低解像度での処理の際に、連続する複数のラインを読み取ることにより全ての画素データが第1画素レートで得られる場合に、前記全ての画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第1画素レートよりも低い第2画素レートで出力する選択手段と、
前記選択された画素データを蓄積し、蓄積された画素データを前記第1画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段と
を備えることを特徴とする画像処理装置。 - 原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理するネットワーク複合機であって、
プリンタと、
ファクシミリ通信手段と、
ネットワーク通信手段と、
前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から1つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、
連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、
前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段と、
前記生成された目的データを、前記プリンタ、前記ファクシミリ通信手段、及び前記ネットワーク通信手段のうちの少なくとも1つへ転送することによって、前記原稿のコピー、ファクシミリ送信、前記ネットワーク通信手段を介して接続される端末装置への送信のうちの少なくとも1つを行う出力手段と
を備えることを特徴とするネットワーク複合機。 - 原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理するネットワーク複合機であって、
プリンタと、
ファクシミリ通信手段と、
ネットワーク通信手段と、
前記低解像度での処理の際に、連続する複数のラインを読み取ることにより第1画素レートで得られる全画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第1画素レートよりも低い第2画素レートで出力する選択手段と、
前記選択された画素データを蓄積し、蓄積された画素データを前記第1画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段と、
前記生成された目的データを、前記プリンタ、前記ファクシミリ通信手段、及び前記ネットワーク通信手段のうちの少なくとも1つへ転送することによって、前記原稿のコピー、ファクシミリ送信、前記ネットワーク通信手段を介して接続される端末装置への送信のうちの少なくとも1つを行う出力手段と
を備えることを特徴とするネットワーク複合機。
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2008
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US8422086B2 (en) | 2008-11-05 | 2013-04-16 | Ricoh Company, Limited | Image processing apparatus and method using different scaling methods for scanning |
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