JP2008233623A - 半導体チップの設計方法および設計プログラム - Google Patents

Abstract

【課題】半導体チップの品種に適した周辺パターン構成（周辺領域の幅）の設計を効率良く行うことで、設計者負担を軽減すると共に、ウェハ上のチップ有効数およびダイシング条件が最も有利な幅を求めてコストダウン化を図る。
【解決手段】ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計方法であって、前記ウェハおよび前記半導体チップに応じたダイシング条件を設定し（ＳＴ１）、前記半導体チップの周辺領域に配置するマーク条件を設定し（ＳＴ２）、露光ショット内における前記半導体チップのブロック構成を抽出し（ＳＴ３）、前記半導体チップのサイズを決定するように構成する。
【選択図】図４

Description

本発明は、半導体チップの設計方法および設計プログラムに関し、特に、半導体チップの周辺領域に注目した半導体チップの設計方法および設計プログラムに関する。

近年、例えば、半導体の基板材料となるシリコンウェハの直径が８インチ（２００ｍｍ）以下から１２インチ（３００ｍｍ）へと大口径化しており、１枚のウェハから得られる半導体チップの数（半導体チップの有効数）も２倍以上に増大して来ている。そして、１つの半導体チップのサイズの違いにより（例えば、２０μｍ〜３０μｍの違いでも）、半導体チップの有効数も大きく増減するようになってきている。

図１はウェハ上の半導体チップを模式的に示す図であり、半導体チップが製造された（ウェハ製造工程が終了した）ウェハを示すものである。図１（ａ）はウェハ全体を示し、図１（ｂ）は図１（ａ）における２つの半導体チップ１ａ，１ｂを拡大して示している。ここで、参照符号１００はウェハ、１および１ａ，１ｂは半導体チップ、１１ａ，１１ｂはコア領域、そして、１２ａ，１２ｂは周辺領域を示している。

図１（ａ）に示されるように、ウェハ１００上には複数の半導体チップ１がマトリクス状に製造され、隣接する半導体チップ間にはスクライブライン１０が形成されている。ここで、スクライブラインは、ウェハ製造工程で完成したウェハ１００上のチップ１を、例えば、ダイヤモンドカッタ（ブレード）で切断して個々のチップに分割するために使用される。

図１（ｂ）に示されるように、各半導体チップ１は、それぞれの半導体チップに必要とされる回路が形成されたコア領域１１ａ，１１ｂ、並びに、コア領域１１ａ，１１ｂの周囲に設けられ、後述する様々な位置合わせマーク等が設けられると共に、製造された半導体チップ１をブレードで切断して個々のチップに分割してパッケージングするための周辺領域１２ａ，１２ｂを備えて構成される。なお、隣接する半導体チップ１ａ，１ｂの周辺領域１２ａ，１２ｂは、ダイシング工程におけるスクライブラインとして使用されることになる。

図２および図３は従来の半導体チップのサイズ決定における課題を説明するための図である。

図２（ａ）〜図２（ｄ）は、各チップ（１ａ）における周辺領域（１２ａ）を示すものであり、参照符号Ｍ１〜Ｍ３は位置合わせまたは検査用のマークを示し、また、Ｗ１およびＷ２は周辺領域の幅（スクライブ幅）を示し、Ｗ１＞Ｗ２となっている。

図２（ａ）〜図２（ｄ）に示されるように、半導体チップの周辺領域１２ａには、ウェハ製造工程で使用されるウェハに対するレチクル（マスク）や露光装置の位置合わせ、或いは、半導体チップの検査等に使用される様々なマークが形成される。これらのマークは、例えば、使用する露光装置やマスクの層ごとに異なっており、半導体チップの周辺領域１２ａに対して、例えば、様々な形状のマークが数十種類程度形成されている。

まず、例えば、図２（ａ）および図２（ｂ）に示されるように、周辺領域の幅をＷ１と設定した場合、製造する半導体チップの種類によっては、周辺領域１２ａに形成されるマークが大きなマークＭ１を使用せずにマークＭ１，Ｍ２だけのこともある。このとき、周辺領域の幅はＷ１よりも小さいＷ２で十分であり、この周辺領域の幅の無駄（Ｗ１−Ｗ２）によって半導体チップの有効数が低下することになっていた。

また、例えば、図２（ｃ）および図２（ｄ）に示されるように、周辺領域の幅をＷ２と設定した場合、製造する半導体チップの種類によっては、周辺領域１２ａに形成されるマークが大きなマークＭ１を使用しなければならないこともある。そのような場合には、周辺領域の幅はＷ２よりも大きいＷ１にしなければならないが、周辺領域の幅をＷ２とすると、周辺仕様ミスにより障害が発生することになる。

なお、スクライブ幅に対する要求は、上述したマークのサイズに関するものだけでなく、ウェハの厚さに応じたダイシング技術（例えば、ダイシングに使用するするブレードの種類（厚さ）やその回転数）等の他の様々な条件がある。

図３（ａ）〜図３（ｃ）は、ウェハ状の半導体チップの領域と露光ショット領域との関係を示すものであり、図３（ａ）は、１つの露光ショット領域で４つの半導体チップを露光する場合を示し、図３（ｂ）は、４つの半導体チップの領域が１つの露光ショット領域を越えている場合を示し、そして、図３（ｃ）は、１つの露光ショット領域で１つの半導体チップを露光する場合を示している。なお、１つの露光ショット領域ＥＲは、主として製造装置（露光装置）によって規定されており、例えば、２０×２０［ｍm²］である。

図３（ａ）に示されるように、ウェハに所定パターンの焼付け処理を行う場合、露光ショットの回数を減らすために、１つの露光ショット領域ＥＲ内にできる限り多くのチップブロック（半導体チップ）を構成する。図３（ａ）は、例えば、１つの半導体チップのサイズ（周辺領域を含む）が９×９［ｍｍ］でブロック構成が２×２（領域長１８×１８［ｍｍ］）となり、１つの露光ショット領域ＥＲ（２０×２０［ｍm²］）内に４つの半導体チップが含まれる場合を示している。

しかしながら、図３（ｂ）に示されるように、例えば、１つの半導体チップのサイズが１１×１１［ｍｍ］でブロック構成が２×２（領域長２２×２２［ｍｍ］）となる場合には、１つの露光ショット領域ＥＲ（２０×２０［ｍm²］）から各半導体チップの一部がはみ出すことになる。

このような場合には、図３（ｃ）に示されるように、サイズが１１×１１［ｍｍ］の１つの半導体チップを１つの露光ショット領域ＥＲ（２０×２０［ｍm²］）で露光しなければならず、処理効率が低下することになる。

ところで、必ずしも比例はしないが、半導体チップのサイズが大きくなると搭載オプションが増加する傾向にあり、配置する位置合わせマークの数も多くなる。しかしながら、周辺領域の長さは減少するため、周辺領域の長さと位置合わせマーク種類の組合わせによっては配置不可となる場合もある。

上述したような課題は、従来、半導体チップ（ＬＳＩ）を作成する企画段階で仕様をチェックして対処している状況である。

また、従来、レチクルパターンの一部を誤りなく作成するものとして、半導体チップのサイズ，スクライブライン幅（周辺領域の幅）および露光装置の有効露光領域等の条件を入力し、ブロック構成および露光配置座標等を計算するようにしたレチクルパターンの作成技術が提案されている（例えば、特許文献１参照）。

さらに、従来、半導体チップの周辺領域に設けるダミーデータおよびシーリングデータを、ダミーデータ用制御ファイルとシールリング用制御ファイルを用いることにより自動的に生成し、プロセス条件が変わる度のチップの再設計工程を排除してレチクルパターン作成における工数的な無駄とミスを改善するようにしたものも提案されている（例えば、特許文献２参照）。

特開平１１−２３７７２５号公報 特開２００１−２１５６８５号公報

前述したように、半導体チップの周辺領域は、必要最小限とすることが好ましいが、これは、近年のウェハサイズの大型化に伴ってより一層重要な大きな問題となっている。

従来、例えば、８インチ以下のウェハサイズでは、半導体チップの回路構成が異なる様々な品種に対しても、同一の周辺領域のパターン（周辺パターン）を作成して使い廻した方が、品種毎に周辺パターンを作成するよりは、１枚のウェハから得られる半導体チップの有効数の低減を勘案しても効率的で好ましいものであった。

しかしながら、ウェハサイズが８インチから１２インチへ拡大されるようになると、半導体チップのサイズ（周辺領域のサイズ）の微細な削減が１枚のウェハから得られる半導体チップの有効数に大きく影響するようになり、製造される半導体チップに応じた周辺パターンを作成する要求が強くなってきている。

すなわち、半導体チップの商品自体もＡＳｌＣ品種主流から品種個別に対応する方向へ転換しつつあるが、ウェハサイズの拡大に伴って、半導体チップの周辺パターンについても品種毎の対応をしなければならなくなってきている。

本発明は、上述した従来技術が有する課題に鑑み、半導体チップの品種に適した周辺パターン構成（周辺領域の幅）の設計を効率良く行うことで、設計者負担を軽減すると共に、ウェハ上のチップ有効数およびダイシング条件が最も有利な幅を求めてコストダウン化を行なうことのできる半導体チップの設計方法および設計プログラムの提供を目的とする。

本発明の第１の形態は、ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計方法であって、前記ウェハおよび前記半導体チップに応じたダイシング条件を設定し、前記半導体チップの周辺領域に配置するマーク条件を設定し、露光ショット内における前記半導体チップのブロック構成を抽出し、前記半導体チップのサイズを決定することを特徴とする。

本発明の第２の形態は、ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計プログラムであって、コンピュータに、前記ウェハおよび前記半導体チップに応じたダイシング条件を設定させ、前記半導体チップの周辺領域に配置するマーク条件を設定させ、露光ショット内における前記半導体チップのブロック構成を抽出させ、前記半導体チップのサイズを決定させることを特徴とする。

本発明によれば、半導体チップの品種に適した周辺パターン構成（周辺領域の幅）の設計を効率良く行うことで、設計者負担を軽減すると共に、ウェハ上のチップ有効数およびダイシング条件が最も有利な幅を求めてコストダウン化を行なうことのできる半導体チップの設計方法および設計プログラムを提供することができる。

以下、本発明に係る半導体チップの設計方法および設計プログラムの実施例を、添付図面を参照して詳述する。

図４は本発明に係る半導体チップの設計方法の一例を概略的に説明するためのフローチャートである。

図４に示されるように、半導体チップの設計処理（サイズ決定処理）が開始されると、まず、ステップＳＴ１において、品種個別情報Ｉからウェハ厚情報Ｉ１を抽出すると共に、テクノロジ共通情報Ｄからウェハ厚毎のダイシング制限値ＤＡを抽出して、ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅（チップ周辺幅：ダイシング条件）を設定して、ステップＳＴ２に進む。

ここで、ダイシング条件は、例えば、テクノロジ共通（ウェハサイズが８インチのものと１２インチのもので条件は同じ）であり、想定される最大ウェハ厚に対応可能とし、ダイシングで使用されるブレード（歯）のランク、並びに、ダイシングの処理時間等により決まるものである。

ステップＳＴ２では、品種個別情報Ｉにおけるプロセスオプション情報から「起版レチクル情報」および「プロセスモニタ情報」Ｉ２を抽出すると共に、テクノロジ共通情報Ｄから「起版レチクル」に対応した位置合わせマークと「プロセスモニタ」の相対位置およびマークサイズ情報ＤＢを抽出して、ウェハ上に製造する半導体チップの品種に適用するチップ周辺幅（配置マーク条件）を設定して、ステップＳＴ３に進む。

ここで、配置マーク条件は、マーク類の幅および長さに対する周辺領域が確保されていることを示すものであり、位置合わせマークおよびプロセスモニタの配置条件でテクノロジ共通である。そして、この配置マーク条件は、例えば、想定される位置合わせマークおよびプロセスモニタの全種類の選択、並びに、周辺領域に対するマーク類の相対位置関係を有している。

なお、マーク位置は、使用するレチクルや用途に応じて異なり、例えば、高精度を要求する時は、通常Ｘ軸およびＹ軸の双方にマークを設ける必要があり、また、低精度で十分な場合には、Ｘ軸またはＹ軸の何れか一方に配置すればよく、さらに、位置ズレ検査時等には、半導体チップの四隅にマークを設けるのが必須となる。

ステップＳＴ３では、品種個別情報Ｉ情報からウェハ上に製造する半導体チップの品種のコア領域の情報Ｉ３を抽出すると共に、テクノロジ共通情報Ｄから有効露光領域（１つの露光ショット領域）の情報ＤＣおよび半導体チップのブロック構成情報ＤＤ、並びに、ステップＳＴ２からのウェハ上に製造する半導体チップの品種に適用するチップ周辺幅の情報Ｄ４を受け取り、露光ショット領域内における半導体チップのブロック構成を抽出して、ステップＳＴ４に進む。

ステップＳＴ４では、選択されたマークから周辺領域の長さ（領域長）を確認し、問題なければ、処理を終了し、問題あれば周辺領域への配置（周辺パターン配置）が不可となる。なお、ステップＳＴ１およびステップＳＴ２の処理は入れ替えることができる。

図５〜図７は図４に示す処理をより詳細に説明するためのフローチャートであり、図５および図６は２つ合わせて１つのフローチャートを描いている。

図５および図６に示されるように、まず、品種個別情報Ｉは、ウェハ厚データＩ１，プロセスオプション情報ＩＩ，および，半導体チップの品種毎のコア領域データ（品種毎のコア領域情報）Ｉ３を備えている。また、プロセスオプション情報ＩＩからは、起版レチクル情報Ｉ２１およびプロセスモニタ情報Ｉ２２（Ｉ２：Ｉ２１，Ｉ２２）が抽出され、この起版レチクル情報Ｉ２１およびプロセスモニタ情報Ｉ２２がステップＳＴ２１に与えられる。なお、『（品種）』なる記載は、半導体チップの品種毎であることを示すものである。

ウェハ厚毎のダイシング制限値（ダイシングスペック情報）ＤＡは、適応ウェハ厚毎ブレード幅種類情報ＤＡ１を備え、この適応ウェハ厚毎ブレード幅種類情報ＤＡ１からは、ブレード幅種類毎適応スクライブ幅種類データＤＡ２が抽出されてステップＳＴ１１に与えられる。

「起版レチクル」に対応した位置合わせマークと「プロセスモニタ」の相対位置およびマークサイズ情報ＤＢは、半導体チップの周辺領域に配置するパターン（周辺配置パターン）の種類（例えば、位置合わせマークおよびプロセスモニタ）ＤＢ１、並びに、周辺配置パターンの配置位置（チップ上のデータ：例えば、位置合わせマークおよびプロセスモニタ）ＤＢ２を備えている。

有効露光領域の情報ＤＣおよび半導体チップのブロック構成情報ＤＤは、露光ショット領域条件データＤＣ１を構成している。

半導体チップのサイズ決定処理が開始されると、ステップＳＴ２１において、起版レチクル情報Ｉ２１およびプロセスモニタ情報Ｉ２２（Ｉ２）、周辺配置パターンの種類ＤＢ１、並びに、周辺配置パターンの配置位置ＤＢ２を受け取って、チップ周辺幅（品種毎の半導体チップの周辺領域の幅）を抽出し、ステップＳＴ２２に進んで、チップ周辺幅（配置マーク制限）を記憶装置に格納し、さらに、ステップＳＴ１３に進む。

ステップＳＴ１１では、ウェハ厚データＩ１およびブレード幅種類毎適応スクライブ幅種類データＤＡ２を受け取って、チップ周辺幅を抽出し、ステップＳＴ１２に進んで、そのチップ周辺幅（ブレード制限）を記憶装置に格納し、さらに、ステップＳＴ１３に進む。

ステップＳＴ１３では、チップ周辺幅（配置マーク制限）およびチップ周辺幅（ブレード制限）を受け取って、チップ周辺幅（品種毎の半導体チップの周辺領域の幅）の最大幅を選択し、ステップＳＴ１４に進んで、そのチップ周辺幅Ｉ４２を記憶装置に格納する。なお、ステップＳＴ１４では、品種のコア領域データＩ３から抽出したチップサイズ情報（品種毎の半導体チップのサイズ情報）Ｉ４１も記憶装置に格納し、ステップＳＴ３に進む。

ステップＳＴ３およびＳＴ４は、図４を参照して説明したのと同様のものであり、ステップＳＴ３では、露光ショット領域条件データＤＣ１（有効露光領域の情報ＤＣおよび半導体チップのブロック構成情報ＤＤ）を受け取って、露光ショット領域内のブロック構成を抽出してステップＳＴ４に進む。

ステップＳＴ４では、選択されたマークから領域長（周辺領域の長さ）を確認し、問題なければ、ステップＳＴ５１に進んで、そのチップのブロック構成データを記憶装置に書き込み、ステップＳＴ５２に進んで、既存のツールより有効数を算出し、さらに、ステップＳＴ５３に進んで、チップの有効数データを記憶装置に書き込む。

また、ステップＳＴ５４では、記憶装置に書き込まれたチップのブロック構成データ、並びに、チップサイズ情報（品種）Ｉ４１およびチップ周辺幅（品種）Ｉ４２を受け取って、露光配置座標を計算し、ステップＳＴ５５に進んで、その露光配置座標データを記憶装置に書き込む。なお、ステップＳＴ４において、選択されたマークから領域長を確認し、問題なければ処理を終了し、問題あれば周辺領域への配置が不可となる。

次に、図５のフローチャートにおけるステップＳＴ２１の処理を、図７を参照して詳述する。

すなわち、チップ周辺幅（品種毎の半導体チップの周辺領域の幅）の抽出処理は、まず、ステップＳＴ２１１において、起版レチクル情報Ｉ２１およびプロセスモニタ情報Ｉ２２（Ｉ２）、並びに、半導体チップのブロック構成情報ＤＤにおける周辺配置するパターン種類（半導体チップの周辺領域に配置するパターンの種類）ＤＤ１を受け取って、半導体チップの品種毎の周辺配置するパターンを選択し、ステップＳＴ２１２に進んで、半導体チップの四隅に配置が必要なマークを選択（品種）し、さらに、ステップＳＴ２１３に進む。なお、『（品種）』なる記載は、半導体チップの品種毎であることを示すものである。

ステップＳＴ２１３では、Ｘ軸およびＹ軸の両方に配置を行う必要のあるマークを選択（品種）し、さらに、ステップＳＴ２１４に進んで、Ｘ軸に配置が必要なマークを選択（品種）し、そして、ステップＳＴ２１５に進んで、Ｙ軸に配置が必要なマークを選択（品種）する。

さらに、ステップＳＴ２２に進んで、チップ周辺幅（配置マーク制限）を記憶装置に格納する。ここで、半導体チップのブロック構成情報ＤＤにおける周辺配置するパターン位置データ（半導体チップの周辺領域に配置するパターンの位置データ）ＤＤ２は、上記ステップＳＴ２１２〜ＳＴ２１５に対して与えられる。また、ステップＳＴ２１４およびＳＴ２１５は、半導体チップの周辺領域に配置するパターンサイズ大小分類を予め行い、大きいサイズのパターンを優先して選択するためのものである。

以上、本発明の半導体チップの設計方法によれば、半導体チップの有効数とダイシング条件よる最適チップサイズを自動的に見積ることにより、品種毎の設計効率を上昇させると共に、最適な有効数およびダイシング条件の選択によるコストダウンを図ることが可能になる。

なお、図４〜図７を参照して説明した半導体チップの設計処理（サイズ決定処理）は、単なる例であり、本発明に係る半導体チップの設計方法は、様々に変形することができる。

図８は図５〜図７におけるテクノロジ情報を説明するための一例を示す図である。
図８に示されるように、ウェハ厚毎のダイシング制限値（ダイシングスペック情報）ＤＡは、例えば、スクライブ幅と対応するウェハ厚の制限情報を含み、また、「起版レチクル」に対応した位置合わせマークと「プロセスモニタ」の相対位置およびマークサイズ情報ＤＢは、例えば、Ｘ軸に配置が必要なマーク（パターン），Ｙ軸に配置が必要なマーク，四隅（４コーナ）に配置が必要なマーク等の情報を含んでいる。

さらに、有効露光ショット領域情報（１つの露光ショット領域の情報）ＤＣは、例えば、テクノロジの種類、並びに、ＸおよびＹ方向の長さの情報を含み、また、半導体チップのブロック構成情報ＤＤは、例えば、チップサイズの種類、１つの露光ショット領域内のブロック構成種類、並びに、周辺データサイズ条件等の情報を含んでいる。

なお、図８に示すダイシングスペック情報ＤＡ，「起版レチクル」に対応した位置合わせマークと「プロセスモニタ」の相対位置およびマークサイズ情報ＤＢ，有効露光ショット領域情報ＤＣ並びに半導体チップのブロック構成情報ＤＤも単なる例であり、様々に変形し得るのはいうまでもない。

図９は本発明が適用される半導体チップの設計プログラムを記録した媒体の例を説明するための図である。図９において、参照符号３１０は半導体チップの設計処理装置（コンピュータ：ＣＡＤ装置）、３２０はプログラム（データ）提供者、そして、３３０は可搬型記録媒体を示している。

本発明は、例えば、図９に示すような処理装置３１０に対するプログラム（データ）として与えられ、処理装置３１０により実行される。処理装置３１０は、プロセッサを含む演算処理装置本体３１１、および、演算処理装置本体３１１に対してプログラム（データ）を与え或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）３１２等を備える。処理装置３１０に提供されたプログラムは、ローディングされて処理装置３１０のメインメモリ上で実行される。

プログラム提供者３２０は、プログラムを格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））３２１を有し、例えば、インターネット等の回線を介してプログラムを処理装置３１０に提供し、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープといった可搬型記録媒体３３０を介して処理装置３１０に提供する。本発明に係る半導体チップの設計処理プログラムを記録した媒体は、上記の処理装置側メモリ３１２、回線先メモリ３２１、および、可搬型記録媒体３３０等の様々なものを含むのはいうまでもない。

（付記１）
ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計方法であって、
前記ウェハおよび前記半導体チップに応じたダイシング条件を設定し、
前記半導体チップの周辺領域に配置するマーク条件を設定し、
露光ショット内における前記半導体チップのブロック構成を抽出し、
前記半導体チップのサイズを決定することを特徴とする半導体チップの設計方法。

（付記２）
付記１に記載の半導体チップの設計方法において、
前記ダイシング条件を設定するときに、品種個別情報からウェハ厚情報を抽出すると共に、テクノロジ共通情報から前記ウェハ厚毎のダイシング制限値を抽出して、前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅を設定することを特徴とする半導体チップの設計方法。

（付記３）
付記１または２に記載の半導体チップの設計方法において、
前記マーク条件を設定するときに、品種個別情報におけるプロセスオプション情報から起版レチクルの情報およびプロセスモニタ情報を抽出すると共に、テクノロジ共通情報から前記起版レチクルに対応した位置合わせマークとプロセスモニタの相対位置およびマークサイズ情報を抽出して、前記ウェハ上に製造する半導体チップの品種に適用する該半導体チップの周辺領域に配置するマーク条件を設定することを特徴とする半導体チップの設計方法。

（付記４）
付記１〜３のいずれか１項に記載の半導体チップの設計方法において、
前記ブロック構成を抽出するときに、品種個別情報から前記ウェハ上に製造する半導体チップの品種のコア領域の情報を抽出すると共に、テクノロジ共通情報から有効露光領域の情報および前記半導体チップのブロック構成情報、並びに、前記ダイシング条件の設定および前記マーク条件の設定をするときに得られた前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅の情報を受け取り、前記露光ショット領域内における前記半導体チップのブロック構成を抽出することを特徴とする半導体チップの設計方法。

（付記５）
ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計プログラムであって、
コンピュータに、
前記ウェハおよび前記半導体チップに応じたダイシング条件を設定させ、
前記半導体チップの周辺領域に配置するマーク条件を設定させ、
露光ショット内における前記半導体チップのブロック構成を抽出させ、
前記半導体チップのサイズを決定させることを特徴とする半導体チップの設計プログラム。

（付記６）
付記５に記載の半導体チップの設計プログラムにおいて、
前記ダイシング条件を設定させるのは、品種個別情報からウェハ厚情報を抽出させる共に、テクノロジ共通情報から前記ウェハ厚毎のダイシング制限値を抽出させて、前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅を設定させることを特徴とする半導体チップの設計プログラム。

（付記７）
付記５または６に記載の半導体チップの半導体チップの設計プログラムにおいて、
前記マーク条件を設定させるのは、品種個別情報におけるプロセスオプション情報から起版レチクルの情報およびプロセスモニタ情報を抽出させると共に、テクノロジ共通情報から前記起版レチクルに対応した位置合わせマークとプロセスモニタの相対位置およびマークサイズ情報を抽出させて、前記ウェハ上に製造する半導体チップの品種に適用する該半導体チップの周辺領域に配置するマーク条件を設定させることを特徴とする半導体チップの設計プログラム。

（付記８）
付記５〜７のいずれか１項に記載の半導体チップの半導体チップの設計プログラムにおいて、
前記ブロック構成を抽出させるのは、品種個別情報から前記ウェハ上に製造する半導体チップの品種のコア領域の情報を抽出させると共に、テクノロジ共通情報から有効露光領域の情報および前記半導体チップのブロック構成情報、並びに、前記マーク条件設定ステップで得られた前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅の情報を受け取り、前記露光ショット領域内における前記半導体チップのブロック構成を抽出させることを特徴とする半導体チップの設計プログラム。

（付記９）
付記５〜８のいずれか１項に記載の半導体チップの設計プログラムを記録した媒体。

本発明は、様々な半導体チップの設計技術として幅広く適用することができ、特に、近年の大型のウェハを使用して半導体チップを製造する場合の半導体チップのサイズ決定技術として好ましいものである。

ウェハ上の半導体チップを模式的に示す図である。 従来の半導体チップのサイズ決定における課題を説明するための図（その１）である。 従来の半導体チップのサイズ決定における課題を説明するための図（その２）である。 本発明に係る半導体チップの設計方法の一例を概略的に説明するためのフローチャートである。 図４に示す処理をより詳細に説明するためのフローチャート（その１）である。 図４に示す処理をより詳細に説明するためのフローチャート（その２）である。 図４に示す処理をより詳細に説明するためのフローチャート（その３）である。 図５〜図７におけるテクノロジ情報を説明するための一例を示す図である。 本発明が適用される半導体チップの設計プログラムを記録した媒体の例を説明するための図である。

符号の説明

１；１ａ，１ｂ 半導体チップ
１１ａ，１１ｂ コア領域
１２ａ，１２ｂ 周辺領域
３１０ 処理装置
３１１ 演算処理装置本体
３１２ 処理装置側メモリ
３２０ プログラム（データ）提供者
３２１ プログラムを格納する手段（回線先メモリ）
３３０ 可搬型記録媒体

Claims (5)

1. ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計方法であって、
   前記ウェハおよび前記半導体チップに応じたダイシング条件を設定し、
   前記半導体チップの周辺領域に配置するマーク条件を設定し、
   露光ショット内における前記半導体チップのブロック構成を抽出し、
   前記半導体チップのサイズを決定することを特徴とする半導体チップの設計方法。
2. 請求項１に記載の半導体チップの設計方法において、
   前記ダイシング条件を設定するときに、品種個別情報からウェハ厚情報を抽出すると共に、テクノロジ共通情報から前記ウェハ厚毎のダイシング制限値を抽出して、前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅を設定することを特徴とする半導体チップの設計方法。
3. 請求項１または２に記載の半導体チップの設計方法において、
   前記マーク条件を設定するときに、品種個別情報におけるプロセスオプション情報から起版レチクルの情報およびプロセスモニタ情報を抽出すると共に、テクノロジ共通情報から前記起版レチクルに対応した位置合わせマークとプロセスモニタの相対位置およびマークサイズ情報を抽出して、前記ウェハ上に製造する半導体チップの品種に適用する該半導体チップの周辺領域に配置するマーク条件を設定することを特徴とする半導体チップの設計方法。
4. 請求項１〜３のいずれか１項に記載の半導体チップの設計方法において、
   前記ブロック構成を抽出するときに、品種個別情報から前記ウェハ上に製造する半導体チップの品種のコア領域の情報を抽出すると共に、テクノロジ共通情報から有効露光領域の情報および前記半導体チップのブロック構成情報、並びに、前記ダイシング条件の設定および前記マーク条件の設定をするときに得られた前記ウェハ上に製造する半導体チップの品種に適用する周辺領域の幅の情報を受け取り、前記露光ショット領域内における前記半導体チップのブロック構成を抽出することを特徴とする半導体チップの設計方法。
5. ウェハ上に製造されるコア領域および周辺領域を有する半導体チップの設計プログラムであって、
   コンピュータに、
   前記ウェハおよび前記半導体チップに応じたダイシング条件を設定させ、
   前記半導体チップの周辺領域に配置するマーク条件を設定させ、
   露光ショット内における前記半導体チップのブロック構成を抽出させ、
   前記半導体チップのサイズを決定させることを特徴とする半導体チップの設計プログラム。

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