JP2008211225A - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP2008211225A JP2008211225A JP2008068618A JP2008068618A JP2008211225A JP 2008211225 A JP2008211225 A JP 2008211225A JP 2008068618 A JP2008068618 A JP 2008068618A JP 2008068618 A JP2008068618 A JP 2008068618A JP 2008211225 A JP2008211225 A JP 2008211225A
- Authority
- JP
- Japan
- Prior art keywords
- connection
- semiconductor substrate
- substrate
- semiconductor
- rewiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
【課題】ＣＣＤ等の光電変換デバイス領域を備えた半導体パッケージを薄型化し、且つ、その生産性を向上する。
【解決手段】複数の半導体パッケージに対応するサイズのガラス基板９上の透明接着層８上には、下面に光電変換デバイス領域２を有するシリコン基板１が相互に離間して接着されている。この場合、シリコン基板１の下面周辺部およびその周囲には接続用配線７がシリコン１の接続パッド３に接続されて設けられている。そして、絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４を形成した後に、シリコン基板１間において切断し、光電変換デバイス領域２を備えた半導体パッケージを複数個得る。
【選択図】 図１４
【解決手段】複数の半導体パッケージに対応するサイズのガラス基板９上の透明接着層８上には、下面に光電変換デバイス領域２を有するシリコン基板１が相互に離間して接着されている。この場合、シリコン基板１の下面周辺部およびその周囲には接続用配線７がシリコン１の接続パッド３に接続されて設けられている。そして、絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４を形成した後に、シリコン基板１間において切断し、光電変換デバイス領域２を備えた半導体パッケージを複数個得る。
【選択図】 図１４
Description
この発明は半導体パッケージに関する。
従来の半導体パッケージ、特に、主面側にＣＣＤ（電荷結合素子）またはトランジスタ等の光感応性素子が形成された半導体基板に関するものとしては、セラミック基板上に低融点ガラスを介し、リードフレームおよびウインドフレームが固着され、セラミック基板上にＣＣＤロングチップが固定された後にＣＣＤロングチップ上の電極と内部リード、凹部付の内部リード先端部とを金属細線により電気的に接続し、熱硬化型樹脂を介してキャップを固定している（例えば、特許文献１参照。）。
また、ＥＰＲＯＭ、ＣＣＤおよび他の光ＩＣデバイス用の集積回路ダイであって、金属化されたバイアが貫通する基板を有し、この集積回路ダイは、この基板の第１の表面に取着し、金属化されたバイアと電気的に接続し、接着性ビートをこのダイの周りの基板に塗り、このビートが、ダイの側面、ダイの上側の第１の表面の周辺部、およびボンディングワイヤを覆い、透明な封入材料の層を、ビートで形成されたキャビティ内のダイに堆積させ、この封入材料を硬化し、パッケージの外側表面を形成しているものもある（例えば、特許文献２参照。）。
また、ＥＰＲＯＭ、ＣＣＤおよび他の光ＩＣデバイス用の集積回路ダイであって、金属化されたバイアが貫通する基板を有し、この集積回路ダイは、この基板の第１の表面に取着し、金属化されたバイアと電気的に接続し、接着性ビートをこのダイの周りの基板に塗り、このビートが、ダイの側面、ダイの上側の第１の表面の周辺部、およびボンディングワイヤを覆い、透明な封入材料の層を、ビートで形成されたキャビティ内のダイに堆積させ、この封入材料を硬化し、パッケージの外側表面を形成しているものもある（例えば、特許文献２参照。）。
ところで、上記前段の従来の半導体パッケージでは、外部リードを備えているため、厚型化してしまうという問題があった。一方、上記後段の従来の半導体パッケージでは、金属化されたバイアが貫通する基板を有しているため、すなわち基板が両面配線構造でスルーホール導通部を有しているため、スルーホール導通部の形成が大変であり、特に、基板がガラス基板であると、スルーホール導通部の形成が極めて困難であるという問題があった。また、基板上にダイを１つずつ搭載する方法であるため生産性が低いものであった。
そこで、この発明は、スルーホール導通部を有せず、薄型化することができる半導体パッケージおよびその製造方法を提供することを目的とする。
また、この発明は、複数の半導体パッケージを一括して製造することができる半導体パッケージの製造方法を提供することを目的とする。
そこで、この発明は、スルーホール導通部を有せず、薄型化することができる半導体パッケージおよびその製造方法を提供することを目的とする。
また、この発明は、複数の半導体パッケージを一括して製造することができる半導体パッケージの製造方法を提供することを目的とする。
請求項１記載の発明は、一の面に複数の光電変換デバイスが形成されたデバイス領域を
有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記透明性を有する支持基板上に設けられた透明接着層と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明接着層上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とするものである。
請求項２記載の発明は、一の面に複数の光電変換デバイスが形成されたデバイス領域を有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記デバイス領域と前記透明性を有する支持基板との間に設けられた封止膜と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明性を有する支持基板上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とするものである。
請求項３記載の発明は、請求項１または２に記載の発明において、前記接続用配線はめっきにより形成された金属層を含むことを特徴とするものである。
請求項４記載の発明は、請求項１に記載の発明において、前記接続用配線は前記半導体基板の一の面に密着する部分を有することを特徴とするものである。
請求項５記載の発明は、請求項２に記載の発明において、前記接続用配線は前記透明性を有する支持基板に密着して形成されていることを特徴とするものである。
請求項６記載の発明は、請求項１または２に記載の発明において、前記接続パッドと前記接続用配線との間に突起状の接続電極を有することを特徴とするものである。
請求項７記載の発明は、請求項１または２に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とするものである。
請求項８記載の発明は、請求項１または２に記載の発明において、前記接続手段は、前記透明性を有する支持基板の前記半導体基板との対向面に設けられ、一端部が前記接続パッドに接続され、他端部が前記半導体基板の周囲に延出された前記接続用配線と、該接続用配線の他端部上に設けられた柱状電極とを有し、前記柱状電極に前記再配線が接続されていることを特徴とするものである。
請求項９記載の発明は、請求項８に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線および前記柱状電極を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とするものである。
請求項１０記載の発明は、請求項１または２に記載の発明において、前記再配線の他端部に設けられた接続パッド部上に前記外部電極が設けられ、該外部電極を除いて前記再配線を含む前記半導体基板の他の面側を覆うように絶縁膜が設けられていることを特徴とするものである。
請求項１１記載の発明は、請求項１または２に記載の発明において、前記外部電極は柱状であり、該柱状の外部電極上に半田ボールが設けられていることを特徴とするものである。
請求項１２記載の発明は、請求項１または２に記載の発明において、前記透明性を有する支持基板はガラス基板であることを特徴とするものである。
有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記透明性を有する支持基板上に設けられた透明接着層と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明接着層上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とするものである。
請求項２記載の発明は、一の面に複数の光電変換デバイスが形成されたデバイス領域を有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記デバイス領域と前記透明性を有する支持基板との間に設けられた封止膜と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明性を有する支持基板上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とするものである。
請求項３記載の発明は、請求項１または２に記載の発明において、前記接続用配線はめっきにより形成された金属層を含むことを特徴とするものである。
請求項４記載の発明は、請求項１に記載の発明において、前記接続用配線は前記半導体基板の一の面に密着する部分を有することを特徴とするものである。
請求項５記載の発明は、請求項２に記載の発明において、前記接続用配線は前記透明性を有する支持基板に密着して形成されていることを特徴とするものである。
請求項６記載の発明は、請求項１または２に記載の発明において、前記接続パッドと前記接続用配線との間に突起状の接続電極を有することを特徴とするものである。
請求項７記載の発明は、請求項１または２に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とするものである。
請求項８記載の発明は、請求項１または２に記載の発明において、前記接続手段は、前記透明性を有する支持基板の前記半導体基板との対向面に設けられ、一端部が前記接続パッドに接続され、他端部が前記半導体基板の周囲に延出された前記接続用配線と、該接続用配線の他端部上に設けられた柱状電極とを有し、前記柱状電極に前記再配線が接続されていることを特徴とするものである。
請求項９記載の発明は、請求項８に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線および前記柱状電極を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とするものである。
請求項１０記載の発明は、請求項１または２に記載の発明において、前記再配線の他端部に設けられた接続パッド部上に前記外部電極が設けられ、該外部電極を除いて前記再配線を含む前記半導体基板の他の面側を覆うように絶縁膜が設けられていることを特徴とするものである。
請求項１１記載の発明は、請求項１または２に記載の発明において、前記外部電極は柱状であり、該柱状の外部電極上に半田ボールが設けられていることを特徴とするものである。
請求項１２記載の発明は、請求項１または２に記載の発明において、前記透明性を有する支持基板はガラス基板であることを特徴とするものである。
以上説明したように、この発明によれば、一の面にデバイス領域を有するとともに該デバイス領域に接続される接続パッドを有する半導体基板の一の面側に支持基板を設け、他の面側に外部電極を設けているので、薄型化することができ、また接続パッドと外部電極とを電気的に接続する接続手段の一部を半導体基板の周囲に延出させているので、スルーホール導通部を有しない構造とすることができる。また、複数の半導体基板に対して接続手段および外部電極の形成を一括して行うことができるので、生産性を向上することができる。
（実施例１）
図１はこの発明の第１実施形態としての半導体パッケージの断面図を示したものである。この半導体パッケージは、シリコン基板（半導体基板）１を備えている。シリコン基板１の下面中央部にはＣＣＤやフォトダイオード、フォトトランジスタ等の素子を含む光電変換デバイス領域２が設けられている。
図１はこの発明の第１実施形態としての半導体パッケージの断面図を示したものである。この半導体パッケージは、シリコン基板（半導体基板）１を備えている。シリコン基板１の下面中央部にはＣＣＤやフォトダイオード、フォトトランジスタ等の素子を含む光電変換デバイス領域２が設けられている。
シリコン基板１の下面周辺部にはアルミニウム系金属等からなる複数の接続パッド３が光電変換デバイス領域２に接続されて設けられている。接続パッド３の中央部を除くシリコン基板１の下面には酸化シリコン等からなる絶縁膜４が設けられている。接続パッド３の中央部は、絶縁膜４に形成された開口部５を介して露出されている。
シリコン基板１の上面およびその周囲にはポリイミド等からなる絶縁膜６が設けられている。この場合、シリコン基板１の周囲に設けられた絶縁膜６の下面はシリコン基板１の下面に設けられた絶縁膜４の下面とほぼ面一となっている。
絶縁膜４の開口部５を介して露出された接続パッド３の下面からその周囲における絶縁膜６の下面の所定の箇所にかけて下地金属層７ａおよび該下地金属層７ａ下に設けられた上層金属層７ｂからなる接続用配線７が設けられている。すなわち、接続用配線７の一端部はシリコン基板１の接続パッド３に接続され、他端部はシリコン基板１の周囲に延出されている。
接続用配線７を含むシリコン基板１および絶縁膜６の下面には透明なエポキシ系樹脂等からなる透明接着層８を介して支持基板としてのガラス基板９が設けられている。したがって、ガラス基板９のサイズはシリコン基板１のサイズよりもやや大きくなっている。
絶縁膜６の接続用配線７の他端部に対応する部分には開口部１０が設けられている。開口部１０を介して露出された接続用配線７の他端部上面から絶縁膜６の上面の所定の箇所にかけて下地金属層１１ａおよび該下地金属層１１ａ上に設けられた上層金属層１１ｂからなる再配線１１が設けられている。
再配線１１の接続パッド部上面には柱状電極（外部電極）１２が設けられている。再配線１１を含む絶縁膜６の上面にはエポキシ系樹脂等からなる封止膜（絶縁膜）１３がその上面が柱状電極１２の上面とほぼ面一となるように設けられている。柱状電極１２の上面には半田ボール１４が設けられている。
次に、この半導体パッケージの製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）１上に複数の光電変換デバイス領域２、アルミニウムからなる接続パッド３および酸化シリコンからなる絶縁膜４が設けられ、接続パッド３の中央部が絶縁膜４に形成された開口部５を介して露出されたものを用意する。この場合、シリコン基板１の厚さは図１に示す場合よりもある程度厚くなっている。
次に、図３に示すように、開口部５を介して露出された接続パッド３の上面を含む絶縁膜４の上面全体に下地金属層７ａを形成する。この場合、下地金属層７ａは、無電解メッキにより形成された銅層のみからなっているが、スパッタにより形成された銅層のみであってもよく、またスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する下地金属層１１ａの場合も同様である。
次に、下地金属層７ａの上面にメッキレジスト膜２１をパターン形成する。この場合、接続用配線７形成領域に対応する部分におけるメッキレジスト膜２１には開口部２２が形成されている。次に、下地金属層７ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２１の開口部２２内の下地金属層７ａの上面に上層金属層７ｂを形成する。
次に、メッキレジスト膜２１を剥離し、次いで、上層金属層７ｂをマスクとして下地金属層７ａの不要な部分をエッチングして除去すると、図４に示すように、上層金属層７ｂ下にのみ下地金属層７ａが残存され、この残存された下地金属層７ａおよびその上面全体に形成された上層金属層７ｂにより接続用配線７が形成される。
次に、図５に示すように、接続用配線７を含む絶縁膜４の上面全体に透明なエポキシ系樹脂等からなる透明接着層８を介してガラス基板９を貼り付ける。次に、図５に示すものの上下を逆転し、次いで、図６に示すように、シリコン基板１の光電変換デバイス領域２形成面とは反対側の上面を適宜に研磨し、シリコン基板１を薄型化する。例えば、シリコン基板１の厚さが５０μｍ程度となるようにする。
次に、ウエハサイズのシリコン基板１のうちの図１に示すシリコン基板１に対応しない不要な部分およびその下面の絶縁膜４を、図７に示すように、ダイシングやエッチング等により除去する。したがって、この状態では、シリコン基板１の周囲に配置された接続用配線７および透明接着層８の上面は露出され、この露出面は絶縁膜４の下面とほぼ面一となる。
次に、図８に示すように、シリコン基板１の周囲に配置された接続用配線７および透明接着層８を含むシリコン基板１の上面全体に感光性ポリイミド等からなる絶縁膜６をパターン形成する。この場合、絶縁膜６の接続用配線７の他端部に対応する部分には開口部１０が形成されている。
次に、図９に示すように、開口部１０を介して露出された接続用配線７の他端部を含む絶縁膜６の上面全体に下地金属層１１ａを無電解メッキにより形成する。次に、下地金属層１１ａの上面にメッキレジスト膜２３をパターン形成する。この場合、再配線１１形成領域に対応する部分におけるメッキレジスト膜２３には開口部２４が形成されている。次に、下地金属層１１ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２３の開口部２４内の下地金属層１１ａの上面に上層金属層１１ｂを形成する。次に、メッキレジスト膜２３を剥離する。
次に、図１０に示すように、上層金属層７ｂを含む下地金属層７ａの上面にメッキレジスト膜２５をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜２５には開口部２６が形成されている。次に、下地金属層１１ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２５の開口部２６内の上層金属層１１ｂの接続パッド部上面に柱状電極１２を形成する。
次に、メッキレジスト膜２５を剥離し、次いで、柱状電極１２および上層金属層１１ｂをマスクとして下地金属層１１ａの不要な部分をエッチングして除去すると、図１１に示すように、上層金属層１１ｂ下にのみ下地金属層１１ａが残存され、この残存された下地金属層１１ａおよびその上面全体に形成された上層金属層１１ｂにより再配線１１が形成される。
次に、図１２に示すように、柱状電極１２および再配線１１を含む絶縁膜６の上面全体にエポキシ系樹脂からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図１３に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。
次に、図１４に示すように、柱状電極１２の上面に半田ボール１４を形成する。この場合、柱状電極１２と半田ボール１４の接合強度を確保するため、半田ボール１４を形成する前に、柱状電極１２の表面に生じたばりをエッチングにより除去したり、酸化防止のためのめっき処理、あるいはフラックス塗布等の前処理を行ってもよい。この前処理により柱状電極１２の上面と封止膜１３の上面とは、多少、凹凸を生じたとしても、ほぼ同一面を維持することができる。
次に、図１５に示すように、互いに隣接するシリコン基板１間において、封止膜１３、絶縁膜６、透明接着層８およびガラス基板９を切断すると、図１に示す半導体パッケージが複数個得られる。
このようにして得られた半導体パッケージでは、シリコン基板１の光電変換デバイス２形成面に透明接着層８を介して外装基板としてのガラス基板９を設け、シリコン基板１の光電変換デバイス２形成面とは反対側の面に絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４を設けているので、外部リードを有する場合と比較して、薄型化することができる。
また、シリコン基板１の接続パッド３と再配線１１とを電気的に接続する接続用配線７の他端部をシリコン基板１の周囲に設けているので、スルーホール導通部を有しない構造とすることができる。
また、柱状電極１２を有しているので、この半導体パッケージを半田ボール１４を介して回路基板（図示せず）上に搭載した後において、シリコン基板１と回路基板との熱膨張係数差に起因する応力を柱状電極１２である程度緩和することができる。
さらに、上記製造方法では、ウエハ状態のシリコン基板１に対して、接続用配線７の形成、透明接着層８を介してのガラス基板９の貼り付け、絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４の形成を一括して行い、その後に分断して複数個の半導体パッケージを得ているので、生産性を向上することができる。
なお、上述の実施例１では、光電変換デバイス領域２を有するシリコン基板１に設けられた複数の接続パッド３に接続される接続用配線７をシリコン基板１をベース部材として形成するものであったが、予めガラス基板９に接続用配線７を形成しておき、該接続用配線７に光電変換デバイス領域２を有するシリコン基板１に設けられた複数の接続パッド３を接続することもできる。以下、このような方法の一実施形態を示す。
（実施例２）
図１６はこの発明の実施例２としての半導体パッケージの断面図を示したものである。この半導体パッケージの主たる特徴は、シリコン基板１の接続パッド３上に設けられた下地金属層３０上に設けられたバンプ電極（接続電極）３１をガラス基板９上に設けられた下地金属層７ａおよび上層金属層７ｂからなる接続用配線７の一端部上に接続し、シリコン基板１とガラス基板９との間に透明なエポキシ系樹脂等からなる透明封止膜３２を設け、接続用配線７の他端部上に設けられた柱状電極３３上に下地金属層１１ａおよび上層金属層１１ｂからなる再配線１１を接続し、シリコン基板１の周囲における接続用配線７および柱状電極３３をエポキシ系樹脂等からなる封止膜（絶縁膜）３４で覆ったことである。
図１６はこの発明の実施例２としての半導体パッケージの断面図を示したものである。この半導体パッケージの主たる特徴は、シリコン基板１の接続パッド３上に設けられた下地金属層３０上に設けられたバンプ電極（接続電極）３１をガラス基板９上に設けられた下地金属層７ａおよび上層金属層７ｂからなる接続用配線７の一端部上に接続し、シリコン基板１とガラス基板９との間に透明なエポキシ系樹脂等からなる透明封止膜３２を設け、接続用配線７の他端部上に設けられた柱状電極３３上に下地金属層１１ａおよび上層金属層１１ｂからなる再配線１１を接続し、シリコン基板１の周囲における接続用配線７および柱状電極３３をエポキシ系樹脂等からなる封止膜（絶縁膜）３４で覆ったことである。
次に、この半導体パッケージの製造方法の一例について説明する。まず図１７に示すように、複数の半導体パッケージに対応するサイズ、好適な一実施例をあげれば、第１実施形態と同様、ウエハの大きさに対応するサイズのガラス基板９の上面に、それぞれ下地金属層７ａおよび上層金属層７ｂからなる接続用配線７を、上記ウエハに設けられた光電変換デバイス領域２に接続された各接続パッド３に対応する位置からその周縁部に延出されるように形成し、引き続いて、各接続用配線７の周縁部側の一端部上に柱状電極３３を形成する。
接続用配線７および柱状電極３３の形成方法は、図１１に関して説明した方法が適用できる。図１７において、柱状電極３３が形成された接続用電極７の各１組の間には、光電変換デバイス領域２に接続された各接続パッド３が形成されたシリコン基板が搭載されるシリコン基板搭載領域が設けられる。
次に、図１８に示すように、ガラス基板９の複数の半導体基板搭載領域上にそれぞれシリコン基板１を搭載して各接続用配線７に接続する。但し、この場合、シリコン基板１上には、光電変換デバイス領域２、各接続パッド３、絶縁膜４の他、各接続パッド４上に下地金属層３０およびバンプ電極３１が形成されている。下地金属層３０およびバンプ電極３１は既に知られた方法で形成すればよい。
そして、シリコン基板１の下面周辺部に設けられたバンプ電極３１をシリコン基板搭載領域内の周辺部に形成された接続用配線７上にボンディングして接続する。この場合も、シリコン基板１の厚さは図１６に示す場合よりもある程度厚くなっている。また、この場合には、光電変換デバイス領域２等を備えたシリコン基板１として良品のみを用いる。次に、シリコン基板１とガラス基板９との間に透明なエポキシ系樹脂からなる封止膜３２を充填して形成する。
次に、図１９に示すように、シリコン基板１、接続用配線７および柱状電極３３を含むガラス基板９の上面全体をエポキシ系樹脂からなる封止膜３４で覆う。次に、封止膜３４、シリコン基板１および柱状電極３３の上面側を適宜に研磨し、図２０に示すように、シリコン基板１および柱状電極３３の上面を露出させるとともにシリコン基板１を薄型化し、且つ、露出されたシリコン基板１および柱状電極３３の上面を含む封止膜３４の上面を平坦化する。
次に、図２１に示すように、シリコン基板１、柱状電極３３および封止膜３４の上面全体に感光性ポリイミド等からなる絶縁膜６をパターン形成する。この場合、絶縁膜６の柱状電極３３の上面中央部に対応する部分には開口部１０が形成されている。
次に、図９〜図１４にそれぞれ示す製造工程を経ることにより、図２２に示すように、下地金属層１１ａおよび上層金属層１１ｂからなる再配線１１、柱状電極１２、封止膜１３および半田ボール１４を形成する。この場合、再配線１１は開口部１０を介して柱状電極３３の上面に接続される。次に、図２３に示すように、互いに隣接するシリコン基板１間において、封止膜１３、絶縁膜６、封止膜３４およびガラス基板９を切断すると、図１６に示す半導体パッケージが複数個得られる。
このようにして得られた半導体パッケージでは、シリコン基板１の光電変換デバイス２形成面に透明封止膜３２を介して外装基板としてのガラス基板９を設け、シリコン基板１の光電変換デバイス２形成面とは反対側の面に絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４を設けているので、外部リードを有する場合と比較して、薄型化することができる。
また、シリコン基板１の接続パッド３と再配線１１とを電気的に接続する接続用配線７の一部および柱状電極３３をシリコン基板１の周囲に設けているので、支持部材にスルーホール導通部を有しない構造とすることができる。
また、柱状電極１２を有しているので、この半導体パッケージを半田ボール１４を介して回路基板（図示せず）上に搭載した後において、シリコン基板１と回路基板との熱膨張係数差に起因する応力を柱状電極１２である程度緩和することができる。
さらに、上記製造方法では、複数の半導体パッケージに対応するサイズのガラス基板９に対して、接続用配線７および柱状電極３３の形成、シリコン基板１の搭載、透明封止膜３２、封止膜３４、絶縁膜６、再配線１１、柱状電極１２、封止膜１３および半田ボール１４の形成を一括して行い、その後に分断して複数個の半導体パッケージを得ているので、生産性を向上することができる。
（その他の実施例）
上記各実施形態では、再配線１１の接続パッド部上に設けられた柱状電極１２上に半田ボール１４を設けているが、これに限定されるものではない。例えば、図２４に示すこの発明の他の実施形態のように、再配線１１を含む絶縁膜６の上面全体に、再配線１１の接続パッド部に対応する部分に開口部４１を有する絶縁膜４２をパターン形成し、開口部４２内およびその上に半田ボール１４を再配線１１の接続パッド部に接続させて形成するようにしてもよい。
上記各実施形態では、再配線１１の接続パッド部上に設けられた柱状電極１２上に半田ボール１４を設けているが、これに限定されるものではない。例えば、図２４に示すこの発明の他の実施形態のように、再配線１１を含む絶縁膜６の上面全体に、再配線１１の接続パッド部に対応する部分に開口部４１を有する絶縁膜４２をパターン形成し、開口部４２内およびその上に半田ボール１４を再配線１１の接続パッド部に接続させて形成するようにしてもよい。
また、上記各実施形態では、半導体基板に光電変換デバイスが形成されているものとしたが、光電変換デバイスに限らず、メモリ用や制御用の集積回路、あるいはセンサ素子等が形成されているデバイスにも適用可能である。
１ シリコン基板
２ 光電変換デバイス領域
３ 接続パッド
４ 絶縁膜
６ 絶縁膜
７ 接続用配線
８ 透明接着層
９ ガラス基板
１１ 再配線
１２ 柱状電極
１３ 封止膜
１４ 半田ボール
３１ バンプ電極
３２ 封止膜
３３ 柱状電極
３４ 封止膜
２ 光電変換デバイス領域
３ 接続パッド
４ 絶縁膜
６ 絶縁膜
７ 接続用配線
８ 透明接着層
９ ガラス基板
１１ 再配線
１２ 柱状電極
１３ 封止膜
１４ 半田ボール
３１ バンプ電極
３２ 封止膜
３３ 柱状電極
３４ 封止膜
Claims (12)
- 一の面に複数の光電変換デバイスが形成されたデバイス領域を有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記透明性を有する支持基板上に設けられた透明接着層と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明接着層上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とする半導体パッケージ。
- 一の面に複数の光電変換デバイスが形成されたデバイス領域を有するとともに該デバイス領域の周囲に設けられ、該デバイス領域に接続される複数の接続パッドを有する半導体基板と、該半導体基板の前記一の面側に設けられた透明性を有する支持基板と、前記デバイス領域と前記透明性を有する支持基板との間に設けられた封止膜と、前記半導体基板の前記一の面に対向する他の面側にのみ設けられた複数の外部電極と、前記複数の接続パッドと前記各外部電極とを電気的に接続する接続手段とを具備し、前記接続手段は、一端部が前記各接続パッドに電気的に接続され、他端部側が前記半導体基板の周縁より外側に延出され、前記デバイス領域に重ならないように設けられた複数の接続用配線と、一端部が前記各接続用配線の他端部に電気的に接続され、他端部側が前記半導体基板の前記他の面側に延出されて前記各外部電極に電気的に接続された再配線と、前記半導体基板の上面を覆う領域と周囲部を覆う領域を有する絶縁膜と、を有し、前記半導体基板の周囲部における前記透明性を有する支持基板上に形成され、且つ前記接続用配線に対応する部分に開口部を有し、前記再配線は、前記開口部を介して接続されることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記接続用配線はめっきにより形成された金属層を含むことを特徴とする半導体パッケージ。
- 請求項１に記載の発明において、前記接続用配線は前記半導体基板の一の面に密着する部分を有することを特徴とする半導体パッケージ。
- 請求項２に記載の発明において、前記接続用配線は前記透明性を有する支持基板に密着して形成されていることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記接続パッドと前記接続用配線との間に突起状の接続電極を有することを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記接続手段は、前記透明性を有する支持基板の前記半導体基板との対向面に設けられ、一端部が前記接続パッドに接続され、他端部が前記半導体基板の周囲に延出された前記接続用配線と、該接続用配線の他端部上に設けられた柱状電極とを有し、前記柱状電極に前記再配線が接続されていることを特徴とする半導体パッケージ。
- 請求項８に記載の発明において、前記半導体基板の周囲に延出された前記接続用配線および前記柱状電極を含む前記半導体基板の他の面と前記再配線との間に絶縁膜が設けられていることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記再配線の他端部に設けられた接続パッド部上に前記外部電極が設けられ、該外部電極を除いて前記再配線を含む前記半導体基板の他の面側を覆うように絶縁膜が設けられていることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記外部電極は柱状であり、該柱状の外部電極上に半田ボールが設けられていることを特徴とする半導体パッケージ。
- 請求項１または２に記載の発明において、前記透明性を有する支持基板はガラス基板であることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008068618A JP4840385B2 (ja) | 2008-03-18 | 2008-03-18 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008068618A JP4840385B2 (ja) | 2008-03-18 | 2008-03-18 | 半導体パッケージ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002274807A Division JP4126389B2 (ja) | 2002-09-20 | 2002-09-20 | 半導体パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008211225A true JP2008211225A (ja) | 2008-09-11 |
| JP4840385B2 JP4840385B2 (ja) | 2011-12-21 |
Family
ID=39787207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008068618A Expired - Fee Related JP4840385B2 (ja) | 2008-03-18 | 2008-03-18 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4840385B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016076617A (ja) * | 2014-10-07 | 2016-05-12 | 新光電気工業株式会社 | 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置 |
| WO2017138350A1 (ja) * | 2016-02-08 | 2017-08-17 | ソニー株式会社 | ガラスインタポーザモジュール、撮像装置、および電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264659A (ja) * | 1986-05-13 | 1987-11-17 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2001185657A (ja) * | 1999-12-10 | 2001-07-06 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
-
2008
- 2008-03-18 JP JP2008068618A patent/JP4840385B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264659A (ja) * | 1986-05-13 | 1987-11-17 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2001185657A (ja) * | 1999-12-10 | 2001-07-06 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016076617A (ja) * | 2014-10-07 | 2016-05-12 | 新光電気工業株式会社 | 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置 |
| WO2017138350A1 (ja) * | 2016-02-08 | 2017-08-17 | ソニー株式会社 | ガラスインタポーザモジュール、撮像装置、および電子機器 |
| US11410896B2 (en) | 2016-02-08 | 2022-08-09 | Sony Corporation | Glass interposer module, imaging device, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4840385B2 (ja) | 2011-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4126389B2 (ja) | 半導体パッケージの製造方法 | |
| US8716070B2 (en) | Fabrication method of package structure having MEMS element | |
| US7863717B2 (en) | Package structure of integrated circuit device and manufacturing method thereof | |
| TW201145484A (en) | Etch-back type semiconductor package, substrate and manufacturing method thereof | |
| JP2006310530A (ja) | 回路装置およびその製造方法 | |
| US8288189B2 (en) | Package structure having MEMS element and fabrication method thereof | |
| JP2006156436A (ja) | 半導体装置及びその製造方法 | |
| TWI582861B (zh) | 嵌埋元件之封裝結構及其製法 | |
| JP2005294443A (ja) | 半導体装置及びその製造方法 | |
| JP2010109274A (ja) | 半導体モジュールおよび半導体モジュールの製造方法 | |
| TWI588954B (zh) | 晶片封裝體及其製造方法 | |
| TWI471989B (zh) | 半導體封裝件及其製法 | |
| JP4840385B2 (ja) | 半導体パッケージ | |
| US20220344300A1 (en) | Electronic device and manufacturing method thereof | |
| TW201628152A (zh) | 電子封裝結構 | |
| TWI612650B (zh) | 電子封裝結構 | |
| JP2012023409A (ja) | 回路装置およびその製造方法 | |
| TWI522308B (zh) | 具微機電元件之封裝結構及其製法 | |
| TWI606562B (zh) | 電子封裝結構 | |
| TWI591788B (zh) | 電子封裝件之製法 | |
| JP4168494B2 (ja) | 半導体装置の製造方法 | |
| TWI839931B (zh) | 內埋感測晶片之封裝結構及其製法 | |
| JP2005216940A (ja) | 光センサモジュール | |
| TW201822331A (zh) | 電子封裝件 | |
| JP2006310428A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110919 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |