JP2008171856A - 半導体素子及び半導体素子の製造方法 - Google Patents
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Abstract
【課題】受光部の上に下凸形状の高屈折材料層を形成するための開口部を有する半導体素子において、開口部を形成する際にフォトリソグラフィ工程を必要としない半導体素子及び半導体素子の製造方法を提供する。
【解決手段】本発明は、半導体基板１１の表面に形成された受光部１３と、受光部１３の上方に開口部２４ａを有する反射層２４と、開口部２４ａに下凸形状で形成され、反射層２４より高屈折の材料からなる高屈折材料層２６とを有する半導体素子の製造方法であって、半導体基板１１上に、開口部２４ａの上方に凹部を有する絶縁膜２２をリフローによって形成する工程と、絶縁膜２２上に反射層２４を形成する工程と、反射層２４をセルフアラインによるエッチングを行い、開口部２４ａ上の該反射層２４を除去する工程と、反射層２４上に高屈折材料層２６を形成する工程とを有する。
【選択図】図４
【解決手段】本発明は、半導体基板１１の表面に形成された受光部１３と、受光部１３の上方に開口部２４ａを有する反射層２４と、開口部２４ａに下凸形状で形成され、反射層２４より高屈折の材料からなる高屈折材料層２６とを有する半導体素子の製造方法であって、半導体基板１１上に、開口部２４ａの上方に凹部を有する絶縁膜２２をリフローによって形成する工程と、絶縁膜２２上に反射層２４を形成する工程と、反射層２４をセルフアラインによるエッチングを行い、開口部２４ａ上の該反射層２４を除去する工程と、反射層２４上に高屈折材料層２６を形成する工程とを有する。
【選択図】図４
Description
本発明は、受光部上に下凸型の層内レンズ層を有し、該層内レンズ層をフォトリソ工程を用いずに形成する半導体素子及び半導体素子の製造方法に関する。
従来、ＣＣＤやＣＭＯＳ型イメージセンサなどの半導体素子は、半導体基板の表面に形成された受光部の上方に、入射光の集光効率を向上させるためのオンチップ型のマイクロレンズが設けられた構成のものが知られている。
また、近年では半導体素子の小型化及び高密度化が進められており、例えば下記特許文献に示すように、集光効率を更に改善するため、受光部の上層に下凸形状の高屈折率の材料からなる層を形成し、高屈折率材料層の周囲を屈折率の低い材料からなる層で形成することで、マイクロレンズを透過した入射光を高屈折材料層を透過させて受光部に導く光導波路を形成する構成が提案されている。
また、近年では半導体素子の小型化及び高密度化が進められており、例えば下記特許文献に示すように、集光効率を更に改善するため、受光部の上層に下凸形状の高屈折率の材料からなる層を形成し、高屈折率材料層の周囲を屈折率の低い材料からなる層で形成することで、マイクロレンズを透過した入射光を高屈折材料層を透過させて受光部に導く光導波路を形成する構成が提案されている。
光導波路は、半導体基板の受光部の上方に、フォトリソグラフィ工程を用いてレジストパターンからなるマスクを形成し、このマスクを介して異方性ドライエッチングを行うことで、高屈折材料層を形成するための開口部を形成する。このとき、フォトリソグラフィのレジストパターンの位置が適正でないと、高屈折材料層と下部の受光部との位置にずれが生じてしまい、入射した光を受光部へ適正に導くことができなくなることに起因して、光学特性が劣化してしまう不具合が生じる。このため、フォトリソグラフィの位置合わせには高い位置精度が必要であった。
本発明は、上記事情に鑑みてなされたもので、その目的は、受光部の上に下凸形状の高屈折材料層を形成するための開口部を有する半導体素子において、開口部を形成する際にフォトリソグラフィ工程を必要としない半導体素子及び半導体素子の製造方法を提供することにある。
本発明の上記目的は、下記構成によって達成される。
（１）半導体基板と、前記半導体基板の表面に形成された受光部と、前記受光部の上方に開口部を有する反射層と、前記開口部に下凸形状で形成され、前記反射層より高屈折の材料からなる高屈折材料層とを有する半導体素子の製造方法であって、
前記半導体基板上に、前記開口部の上方に凹部を有する絶縁膜をリフローによって形成する工程と、
前記絶縁膜上に前記反射層を形成する工程と、
前記反射層をセルフアラインによるエッチングを行い、前記開口部上の該反射層を除去する工程と、
前記反射層上に前記高屈折材料層を形成する工程とを有する半導体素子の製造方法。
（２）前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行うことを特徴とする上記（１）に記載の半導体素子の製造方法。
（３）前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行い、その後、更に等方性エッチングを行うことを特徴とする上記（１）に記載の半導体素子の製造方法。
（４）前記絶縁膜がＢＰＳＧ膜であることを特徴とする上記（１）から（３）のいずれか１つに記載の半導体素子の製造方法。
（５）前記反射層がＳｉＯＮ膜又はＳｉＯ２膜であることを特徴とする上記（１）から（４）のいずれか１つに記載の半導体素子の製造方法。
（６）前記高屈折材料層の上に、カラーフィルタ層を形成する工程と、前記カラーフィルタ層を形成した後、前記開口部の上部にマイクロレンズを形成する工程を有することを特徴とする上記（１）から（５）のいずれか１つに記載の半導体素子の製造方法。
（７）前記受光部が光電変換部であり、前記半導体基板上に、前記光電変換部で発生した信号電荷を転送する転送電極と、前記転送電極の上部を覆い、前記開口部上に開口が形成された遮光膜とを備えた固体撮像素子の構成を有する半導体素子であって、前記転送電極を覆う前記遮光膜と前記受光部との段差部に、前記絶縁膜の前記凹部を形成することを特徴とする上記（１）から（６）のいずれか１つに記載の半導体素子の製造方法。
（８）上記（１）から（７）に記載の半導体素子の製造方法によって製造された半導体素子。
（１）半導体基板と、前記半導体基板の表面に形成された受光部と、前記受光部の上方に開口部を有する反射層と、前記開口部に下凸形状で形成され、前記反射層より高屈折の材料からなる高屈折材料層とを有する半導体素子の製造方法であって、
前記半導体基板上に、前記開口部の上方に凹部を有する絶縁膜をリフローによって形成する工程と、
前記絶縁膜上に前記反射層を形成する工程と、
前記反射層をセルフアラインによるエッチングを行い、前記開口部上の該反射層を除去する工程と、
前記反射層上に前記高屈折材料層を形成する工程とを有する半導体素子の製造方法。
（２）前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行うことを特徴とする上記（１）に記載の半導体素子の製造方法。
（３）前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行い、その後、更に等方性エッチングを行うことを特徴とする上記（１）に記載の半導体素子の製造方法。
（４）前記絶縁膜がＢＰＳＧ膜であることを特徴とする上記（１）から（３）のいずれか１つに記載の半導体素子の製造方法。
（５）前記反射層がＳｉＯＮ膜又はＳｉＯ２膜であることを特徴とする上記（１）から（４）のいずれか１つに記載の半導体素子の製造方法。
（６）前記高屈折材料層の上に、カラーフィルタ層を形成する工程と、前記カラーフィルタ層を形成した後、前記開口部の上部にマイクロレンズを形成する工程を有することを特徴とする上記（１）から（５）のいずれか１つに記載の半導体素子の製造方法。
（７）前記受光部が光電変換部であり、前記半導体基板上に、前記光電変換部で発生した信号電荷を転送する転送電極と、前記転送電極の上部を覆い、前記開口部上に開口が形成された遮光膜とを備えた固体撮像素子の構成を有する半導体素子であって、前記転送電極を覆う前記遮光膜と前記受光部との段差部に、前記絶縁膜の前記凹部を形成することを特徴とする上記（１）から（６）のいずれか１つに記載の半導体素子の製造方法。
（８）上記（１）から（７）に記載の半導体素子の製造方法によって製造された半導体素子。
本発明によれば、絶縁膜の凹部に反射層を形成した後、セルフアラインのエッチングによって凹部上の反射層を除去することで、底部に受光部が露呈する開口部を形成し、この開口部に反射層よりも高屈折率材料層を形成している。高屈折率材料層に入射した光は、該高屈折率材料層の内部を周囲の反射層によって反射されながら透過し、下部の受光部に導かれるようになる。反射層に開口部を形成する際に、従来のようにフォトリソグラフィ工程を用いずにセルフアラインによるエッチングを行うことで、フォトリソグラフィのレジストパターンの位置のズレに起因する光学特性の劣化を防止することができる。また、フォトリソグラフィ工程を行わないため、製造コストを削減することができる。
本発明によれば、受光部の上に下凸形状の高屈折材料層を形成するための開口部を有する半導体素子において、開口部を形成する際にフォトリソグラフィ工程を必要としない半導体素子及び半導体素子の製造方法を提供できる。
以下、本発明の実施形態を図面に基づいて詳しく説明する。なお、以下の実施形態では、半導体素子の一例として固体撮像素子の構成を有する半導体素子を用いて説明するが、これに限定されない。
図１から図５は、本発明にかかる半導体素子の製造工程の手順を説明する図である。図１に示すように、シリコンなどの半導体基板１１に不純物イオンをドーピングすることで、フォトダイオードなどの受光部１３や、図示しない転送チャネル領域を形成する。本実施形態では、受光部１３が入射光を受光することで信号電荷を生成する光電変換部として機能する。半導体基板１１の撮像面の面方向に複数の受光部１３が配列されている。
半導体基板１１上には、ゲート絶縁膜１２がＣＶＤ法（化学気相成長法）などによって形成される。ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化シリコン膜を順に積層してなる多層構造、又は、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜を積層してなる２層構造を有している。
半導体基板１１上には、ゲート絶縁膜１２を介して、電荷転送電極１４を形成する。電荷転送電極１４を形成するときには、ゲート絶縁膜１２の上面にＣＶＤ法によって導電性のシリコン膜（例えば、ポリシリコンやアモルファスシリコン）を形成し、このシリコン膜をフォトリソグラフィ工程を用いてパターニングする。電荷転送電極１４は光電変換部である受光部１３で発生した信号電荷を転送するように撮像面の縦方向及び横方向に沿って延設されており、固体撮像素子の構成を有する半導体素子において電荷転送部の機能を有する。なお、電荷転送電極１４は、第１電荷転送電極と第２電荷転送電極とを互いにゲート絶縁膜上に並べた構成や、第１電荷転送電極上に第２電荷転送電極の一部が積層された多層電極構成とすることができる。
電荷転送電極１４を形成した後、ゲート絶縁膜１２上に該電荷転送電極１４を覆うようにＳｉＯ２，Ｓｉ３Ｎ４からなる層間絶縁膜１６をＣＶＤ法によって形成し、フォトリソグラフィ工程のパターニングによって、電荷転送電極１４の側面及び上面に層間絶縁膜１６を残す。
電荷転送電極１４を層間絶縁膜１６によって覆った後、半導体基板１１の上面にタングステンなどの遮光膜１８を形成する。そして、フォトリソグラフィ工程のパターニングによって、受光部１３の上部の遮光膜１８を除去して開口を形成する。
図２に示すように、ＢＰＳＧ（Boro-phospho silicate glass）膜などの光透過性を有する絶縁膜２２を形成し、このＢＰＳＧ膜にリフローを行うことによって平坦化する。このとき、電荷転送電極１４上の遮光膜１８と受光部１３との段差部に、絶縁膜２２の凹部が形成される。
図３に示すように、絶縁膜２２を形成した後、該絶縁膜２２上にＳｉＯＮ膜又はＳｉＯ２膜等からなる反射層２４をＣＶＤ法によって形成する。反射層２４が絶縁膜２２の凹部にも入り込むことで、反射層２４における、絶縁膜２２の凹部の上方の位置に凹部が形成される。
図４に示すように、反射層２４にセルフアラインによるエッチングを行う。ここで、セルフアライン(self-aligned：自己整合)とは、予め半導体基板上に形成されているパターンを用いて、レジストなどによるマスクの位置合わせを行うことなく、加工処理を実行することを意味する。
エッチングとしては、異方性エッチング、等方性エッチングを使用することができる。本実施形態では、異方性エッチングとしては、プラズマエッチング（ドライエッチング）を行う。プラズマエッチングの種類としては、ECR（電子サイクロトロン共鳴）方式、ICP（誘導結合プラズマ）方式などがあり、低圧力で高密度のプラズマによって、エッチングによる形状を一般的に異方性とすることができる。
本実施形態では、反射層２４にプラズマエッチングを行い、受光部１３の上部の反射層２４を除去し、凹部の底部に絶縁膜２２を介して受光部１３を露呈させる開口部２４ａを形成する。イオンは、反射層２４の凹部に集中する作用があるため、反射層２４における平坦な部位よりも凹部が顕著にエッチングによって除去される。ここで、プラズマエッチングの条件としては、エッチングガスとしてＣＨＦ３，Ｏ２，Ａｒを使用し、ＥＣＲエッチング装置ＯＺ４０００（住友金属工業株式会社製）でエッチングを行った。
ここで、プラズマエッチングを行った後、更に、等方性エッチングを行ってもよい。こうすれば、開口部２４ａの下方部分の開口幅を更に拡大することができる。プラズマエッチングにより形成された開口部２４ａの形状に合わせて等方性エッチングを行うことで、開口部２４ａを所望の形状及び寸法に調整することができる。
次に、図５に示すように、反射層２４及び開口部２４ａを覆うように高屈折材料層２６を形成する。高屈折材料層２６としては、反射層２４よりも屈折率が高い材料を用いることができ、例えば、高屈折率塗布材料を用いることができる。高屈折率材料層２６に入射した光は、該高屈折率材料層２６の内部を、反射層２４（開口部２４ａの表面）で反射されながら透過し、下部の受光部１３に導かれる。このため、入射光が受光部１３以外の領域に侵入することを防止することができ、集光効率を向上させることができる。
図６は、本実施形態の半導体素子の構成を示す断面図である。高屈折率材料層２６の上面に、ＲＧＢそれぞれの波長の光を透過するカラーフィルタ材料層を受光部１３の上方位置にパターン配置したカラーフィルタ層２８を形成する。また、カラーフィルタ層２８の上面には、オンチップ型のマイクロレンズ層３２が形成される。マイクロレンズ層３２は、最初にレンズ材料層を形成し、該レンズ材料層の上面に上凸形状を有するレジスト層を塗布し、エッチバックすることで形成される。
本実施形態の固体撮像素子の構成を有する半導体素子は、マイクロレンズ層３２に入射した光が下方に向かって集光され、高屈折率材料層２６の内部へ導かれる。反射層２４の開口部２４ａに形成された高屈折率材料層２６を透過する光は、開口部２４ａの表面で反射されながら下方の受光部１３によって受光される。本実施形態の構成のように受光部が光電変換部である場合には、受光部１３に受光した光が信号電荷に変換され、半導体基板１１の転送チャネルを介して電荷転送領域に移動し、電荷転送電極１４によって転送される。
本実施形態の半導体素子の製造方法によれば、絶縁膜２２の凹部に反射層２４を形成した後、セルフアラインのエッチングによって凹部上の反射層２４を除去することで、底部に受光部１３が露呈する開口部２４ａを形成し、この開口部２４ａに高屈折率材料層２６を形成する。高屈折率材料層２６に入射した光は、該高屈折率材料層２６の内部を周囲の反射層２４によって反射されながら透過し、下部の受光部１３に導かれるようになる。反射層２４に開口部２４ａを形成する際に、従来のようにフォトリソグラフィ工程を用いずにセルフアラインによるエッチングを行うことで、フォトリソグラフィのレジストパターンの位置のズレに起因する光学特性の劣化を防止することができる。また、フォトリソグラフィ工程を行わないため、製造コストを削減することができる。
なお、本発明は、前述した実施形態に限定されるものではなく、適宜な変形、改良などが可能である。
例えば、本発明にかかる固体撮像素子は、上記実施形態の構成に限定されず、ＣＭＯＳ型イメージセンサ等の半導体素子にも適用することができる。
例えば、本発明にかかる固体撮像素子は、上記実施形態の構成に限定されず、ＣＭＯＳ型イメージセンサ等の半導体素子にも適用することができる。
１１ 半導体基板
１３ 光電変換部
１４ 電荷転送電極（電荷転送部）
１８ 遮光膜
２２ 絶縁膜
２４ 反射層
２４ａ 開口部
２６ 高屈折率材料層
１３ 光電変換部
１４ 電荷転送電極（電荷転送部）
１８ 遮光膜
２２ 絶縁膜
２４ 反射層
２４ａ 開口部
２６ 高屈折率材料層
Claims (8)
- 半導体基板と、前記半導体基板の表面に形成された受光部と、前記受光部の上方に開口部を有する反射層と、前記開口部に下凸形状で形成され、前記反射層より高屈折の材料からなる高屈折材料層とを有する半導体素子の製造方法であって、
前記半導体基板上に、前記開口部の上方に凹部を有する絶縁膜をリフローによって形成する工程と、
前記絶縁膜上に前記反射層を形成する工程と、
前記反射層をセルフアラインによるエッチングを行い、前記開口部上の該反射層を除去する工程と、
前記反射層上に前記高屈折材料層を形成する工程とを有する半導体素子の製造方法。 - 前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行うことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記反射層をセルフアラインによるエッチングする際に、異方性ドライエッチングを行い、その後、更に等方性エッチングを行うことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記絶縁膜がＢＰＳＧ膜であることを特徴とする請求項１から３のいずれか１つに記載の半導体素子の製造方法。
- 前記反射層がＳｉＯＮ膜又はＳｉＯ２膜であることを特徴とする請求項１から４のいずれか１つに記載の半導体素子の製造方法。
- 前記高屈折材料層の上に、カラーフィルタ層を形成する工程と、前記カラーフィルタ層を形成した後、前記開口部の上部にマイクロレンズを形成する工程を有することを特徴とする請求項１から５のいずれか１つに記載の半導体素子の製造方法。
- 前記受光部が光電変換部であり、前記半導体基板上に、前記光電変換部で発生した信号電荷を転送する転送電極と、前記転送電極の上部を覆い、前記開口部上に開口が形成された遮光膜とを備えた固体撮像素子の構成を有する半導体素子であって、前記転送電極を覆う前記遮光膜と前記受光部との段差部に、前記絶縁膜の前記凹部を形成することを特徴とする請求項１から６のいずれか１つに記載の半導体素子の製造方法。
- 上記請求項１から７に記載の半導体素子の製造方法によって製造された半導体素子。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014120118A1 (en) * | 2013-01-29 | 2014-08-07 | Hewlett-Packard Development Company, L.P. | Interconnects through dielectric vias |
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2007
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9583432B2 (en) | 2013-01-29 | 2017-02-28 | Hewlett-Packard Development Company, L.P. | Interconnects through dielecric vias |
| US9780028B2 (en) | 2013-01-29 | 2017-10-03 | Hewlett-Packard Development Company, L.P. | Interconnects through dielectric vias |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090904 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110606 |