以下、本発明の実施の形態を説明する。図1は本発明の実施の形態に係わるインバータ制御装置のブロック構成図、図2は図1に示したインバータ制御装置が適用される単相インバータの回路構成図である。図2において、系統接続用の単相インバータ11は、4個のスイッチング素子S1、S2、S3、S4で構成され、直流電源設備12で発電された直流を電力系統13に供給する。
ここで、直流電源設備12は、直流電力を直接的に発生する設備だけでなく、交流電源を順変換器により直流に変換してまたは直流電源をチョッパまたは高周波リンク等により電圧変換して直流電力を得る設備も含む。また、電力系統13は商用電力系統だけでなく、需要地内に配置した電源設備をネットワークで接続し電力供給を行う小規模の自立系統(マイクログリッド)等の自立して運転している系統も含む。さらに、インバータには、直流から交流への電力変換を行うことのできる交直変換装置だけでなく、無効電力のみを出力する装置に使用されるもの及び設定により順変換動作を行うことができるものも含む。無効電力のみを出力する装置としては、例えば、電圧補償の目的で接続される有効電力を供給しない設備(自励式SVC)があり、そのような設備に使用されるインバータも含む。
図2において、単相インバータ11のスイッチング素子S1、S4がオンでスイッチング素子S2、S3がオフであるときは出力電流iが増加の制御状態であり、スイッチング素子S2、S3がオンでスイッチング素子S1、S4がオフであるときは出力電流iが減少の制御状態である。以下の説明では、表1に示すように、スイッチング素子S1、S4がオンでスイッチング素子S2、S3がオフ(出力電流iの増加状態)をモード1と呼び、スイッチング素子S2、S3がオンでスイッチング素子S1、S4がオフ(出力電流iの減少状態)をモード2と呼ぶことにする。
図1において、信号波−搬送波比較方式として正弦波−三角波比較方式を採用した場合を示している。すなわち、信号波(電圧参照波)として正弦波を用い、搬送波として三角波を用いた場合を示している。以下では、正弦波−三角波比較方式のことを三角波比較方式と記す。なお、信号波として台形波や三角波などのもの、搬送波として鋸波や正弦波などを用いた場合にも同様に適用できる。
インバータ制御装置は、信号波−搬送波比較制御部である三角波比較方式制御部14と、ヒステリシスコンパレータ方式制御部18と、切換部22と、ヒステリシス幅可変部34とから構成される。
信号波−搬送波比較方式制御部である三角波比較方式制御部14は、単相インバータの出力電圧指令値に基づく電圧参照波と三角波とを比較し、それらの値の大小により単相インバータ11のスイッチング素子S1〜S4をオンオフするためのゲートパルス信号を生成するための生成信号を得るものである。
単相インバータ11の電力系統13への接続点における接続点電圧vは、三角波比較方式制御部14の電圧参照波演算部15および三角波作成部16に入力される。電圧参照波演算部15は出力電圧指令値とこれに基づく電圧参照波v*を演算するものであり、接続点における接続点電圧vに加え、単相インバータ11の出力電流iおよび出力電流指令値i*も入力し、これらに基づいて出力電圧指令値とこれに基づく電圧参照波v*を演算する。そして、演算した電圧参照波v*を三角波比較部17に出力する。なお、電流指令値i*は、単相インバータの有効電力指令値および無効電力指令値、接続点における接続点電圧vに基づいて、上位制御系にて演算される。
三角波作成部16は接続点における接続点電圧vの位相を検出し、これに同期した三角波(搬送波)cを作成する。なお、三角波の作成にあたっては接続点電圧vに同期させない方式も考えられ、その場合は接続点電圧vを入力する必要はない。そして、作成した三角波cを三角波比較部17に出力する。三角波比較部17は電圧参照波v*と三角波cとを比較し、電圧参照波v*が三角波cより大きい場合に論理値「1」、電圧参照波v*が三角波c以下である場合に論理値「0」の三角波比較判定信号T(n)を出力する。
このようにして、三角波比較方式制御部14は、単相インバータ11のスイッチング素子S1〜S4をオンオフするためのゲートパルス信号を生成するための生成信号として、三角波比較判定信号T(n)を得る。
次に、ヒステリシスコンパレータ方式制御部18は、単相インバータ11の出力電流値iとその電流指令値i*とをヒステリシス特性を持たせて比較し、単相インバータ11の出力電流値iが電流指令値i*に対して所定のヒステリシス幅Δi*によって決まる範囲i*±Δi*を逸脱したとき単相インバータ11のスイッチング素子S1〜S4をオンオフするためのゲートパルス信号を生成するための生成信号を得るものである。
上限判定手段19は、単相インバータ11の出力電流値i、その電流指令値i*、およびヒステリシス幅設定器33に予め設定されたヒステリシス幅Δi*を入力し、出力電流値iがヒステリシス特性の上限値(i*+Δi*)を超えたか否かを判定する。そして、出力電流値iが上限値(i*+Δi*)を超えたときは論理値「1」、出力電流値iが上限値(i*+Δi*)を超えていないときは論理値「0」の上限判定信号S(n)を出力する。また、下限判定手段20は、単相インバータ11の出力電流値i、その電流指令値i*、およびヒステリシス幅Δi*を入力し、出力電流値iがヒステリシス特性の下限値(i*−Δi*)未満となったか否かを判定する。そして、出力電流値iが下限値(i*−Δi*)未満となったときは論理値「1」、出力電流値iが下限値(i*−Δi*)未満でないときは論理値「0」の下限判定信号R(n)を出力する。ここで、ヒステリシス幅Δi*は定常時の三角波比較方式制御部14による動作時にはインバータの出力電流がヒステリシス幅Δi*を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部18は定常時には動作せず、三角波比較方式制御部14のバックアップとなる。
上限判定信号S(n)および下限判定信号R(n)はフリップフロップ21に入力され、上限判定信号S(n)が論理値「1」のときはフリップフロップ21の出力信号fは「1」となり、下限判定信号R(n)が論理値「1」のときはフリップフロップ21の出力信号は「0」となる。
このようにして、ヒステリシスコンパレータ方式制御部18は、単相インバータ11のスイッチング素子S1〜S4をオンオフするためのゲートパルス信号を生成するための生成信号として、上限判定信号S(n)、下限判定信号R(n)、フリップフロップ21の出力信号fを得る。
次に、切換部22は、単相インバータ11のスイッチング素子S1〜S4をオンオフするためのゲートパルス信号を生成するための生成信号、すなわち、三角波比較方式制御部14からの三角波比較判定信号T(n)、ヒステリシスコンパレータ方式制御部18からの上限判定信号S(n)、下限判定信号R(n)、およびフリップフロップ21の出力信号fを入力し、これらに基づいて、単相インバータのスイッチング素子S1〜S4をオンオフするゲートパルス信号を発生させるためのゲートパルス信号発生指令信号Q(n)を出力する。
ゲートパルス信号発生指令信号Q(n)が論理値「1」のときは前述したモード2(スイッチング素子S2、S3がオンでスイッチング素子S1、S4がオフ)のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Q(n)が論理値「0」のときは前述したモード1(スイッチング素子S1、S4がオンでスイッチング素子S2、S3がオフ)のゲートパルス信号を発生させる指令信号である。
ここで、三角波比較判定信号T(n)、上限判定信号S(n)、下限判定信号R(n)、ゲートパルス信号発生指令信号Q(n)が論理値「1」(真)となる場合を表2に示す。
切換部22は信号選択部23を有し、オア回路24の出力信号eとフリップフロップ21の出力信号fとを信号選択部23で切り換える。この信号選択部23での切り換えは、オア回路25の出力信号gにより行われる。すなわち、上限判定信号S(n)または下限判定信号R(n)のいずれかが論理値「1」になったとき、つまり、単相インバータ11の出力電流値iが所定のヒステリシス幅Δi*を逸脱したときに、オア回路25の出力信号gが論理値「1」となり、フリップフロップ21の出力信号fを選択し、逆に上限判定信号S(n)または下限判定信号R(n)のいずれも論理値「0」のとき、つまり、単相インバータ11の出力電流値iが所定のヒステリシス幅Δi*の範囲内にあるときは、オア回路25の出力信号gが論理値「0」となり、オア回路24の出力信号eを選択する。
なお、フリップフロップ21の出力信号fは、前述したように、上限判定信号S(n)が論理値「1」のときに「1」であり、下限判定信号R(n)が論理値「1」のときには「0」である。
一方、三角波比較方式制御部14の三角波比較部17からの三角波比較判定信号T(n)は、ノット回路26を介してアンド回路27a、27cに入力されるとともに、ディレー回路28aを介してアンド回路27a、27bに入力される。ディレー回路28aは1サンプリング前の三角波比較判定信号T(n−1)を出力するものである。
また、信号選択部23の出力信号であるゲートパルス信号発生指令信号Q(n)は、ディレー回路28bを介してアンド回路27b、27cに入力される。ディレー回路28bは1サンプリング前のゲートパルス信号発生指令信号Q(n−1)を出力するものである。そして、オア回路24はアンド回路27a、27b、27cのいずれかの出力信号が論理値「1」のときに、論理値「1」の出力信号eを出力する。切換部22で行われる論理演算の内容を表3に示す。
また、切換部22の論理演算で扱う、三角波比較判定信号T(n)、1サンプリング前の三角波比較判定信号T(n−1)、上限判定信号S(n)、下限判定信号R(n)、ゲートパルス信号発生指令信号Q(n)、1サンプリング前のゲートパルス信号発生指令信号Q(n−1)の真理値表を表4に示す。真理値表中の「x」は「1」または「0」のいずれであっても良いことを示している。
表3に示すように、切換部22は遷移前の状態がモード1である場合(ゲートパルス信号発生指令信号Q(n−1)が「0」である場合)には、三角波比較判定信号T(n)が「1」から「0」に変化したとき、あるいは上限判定信号S(n)が論理値「1」となったときに、モード2(ゲートパルス信号発生指令信号Q(n)が「1」)に遷移する。
また、遷移前の状態がモード2である場合(ゲートパルス信号発生指令信号Q(n−1)が「1」である場合)には、三角波比較判定信号T(n)が「0」から「1」に変化したとき、あるいは下限判定信号R(n)が論理値「1」となったときに、モード1(ゲートパルス信号発生指令信号Q(n)が「0」)に遷移する。
例えば、遷移前の状態がモード1で、三角波比較判定信号T(n)が「1」から「0」に変化したときに、モード2に遷移するのは、表4に示す真理値表の第5行の遷移である。また、遷移前の状態がモード2で、三角波比較判定信号T(n)が「0」から「1」に変化したときに、モード1に遷移するのは、表4に示す真理値表の第4行の遷移である。これらの場合は、三角波比較方式制御部14の出力信号である三角波比較判定信号T(n)の変化に伴ってモードの遷移が行われる。
一方、遷移前の状態がモード1で、上限判定信号S(n)が成立し論理値「1」となったときに、モード2に遷移するのは、表1に示す真理値表の第10行の遷移である。また、遷移前の状態がモード2で、下限判定信号R(n)が成立し論理値「1」となったときに、モード1に遷移するのは、表1に示す真理値表の第9行の遷移である。これらの場合は、ヒステリシスコンパレータ方式制御部18の出力信号である上限判定信号S(n)、下限判定信号R(n)、フリップフロップ21の出力信号fの変化に伴ってモードの遷移が行われる。
次に、ヒステリシス幅可変部34は、ヒステリシスコンパレータ方式制御部18のヒステリシス幅を変更するものである。単相インバータ11の電力系統13への接続点における接続点電圧vは、ヒステリシス幅可変部34の系統擾乱収束判定手段35に入力される。系統擾乱収束判定手段35は単相インバータ11の電力系統13の接続点に系統擾乱が収束しているか否かを判定するものであり、電力系統13の接続点電圧の実効値が閾値を超えているとき、または接続点電圧vの位相が所定値以上変動しているときは系統擾乱が収束していないと判定する。言い換えれば、電力系統13の接続点電圧vの実効値が閾値以内にあり、かつ、接続点電圧vの位相がほぼ一定であるときは系統擾乱は収束していると判定する。なお、判定にあたっては、ノイズ等の影響による誤判定を避けたり、インバータの連系運転上問題のない瞬間的な変動を排除したりするため、例えば電圧実効値が一定期間閾値を超える状態が継続することを持って判定したり、電圧実効値に移動平均処理等のフィルタ処理をした上で判定したりするなどの操作が必要である。系統擾乱収束判定手段35の判定結果はヒステリシス幅変更手段36に入力される。
一方、切換部22のオア回路25の出力信号gは、ヒステリシス幅可変部34のモード判定手段37に入力される。モード判定手段37は、信号選択部23がヒステリシスコンパレータ方式制御部18の出力信号fを断続的に選択している状態(ヒステリシスコンパレータモード)か否かを判定するものであり、信号選択部23での切り換えを行う出力信号g{上限判定信号S(n)、下限判定信号R(n)}を監視し、出力信号g{S(n)、R(n)}が論理値「1」となる状態が断続的に発生しているときは、信号選択部23がヒステリシスコンパレータ方式制御部18の出力信号fを断続的に選択している状態(ヒステリシスコンパレータモード)であると判断する。ここで、オア回路25の出力信号gはインバータ電流iがヒステリシス幅を逸脱している間しか1にならないため、ヒステリシスコンパレータモードの判定のためには、例えば一定期間で出力信号gが論理値「1」となる状態が一定回数以上発生すること、または出力信号gに一定時間の遅延要素を介すること等によって判定する必要がある。モード判定手段37の判定結果はヒステリシス幅変更手段36に入力される。
ヒステリシス幅変更手段36は、モード判定手段37がヒステリシスコンパレータモードである旨を検出している状態で、系統擾乱収束判定手段35が系統擾乱の収束を検出したか否かを監視し、系統擾乱収束判定手段35が系統擾乱の収束を検出したとき、または、系統擾乱の収束を検出してから一定時間経過後においても、モード判定手段37がヒステリシスコンパレータモードである旨を検出しているときは、ヒステリシス幅Δi*を所定値まで大きくする。そして、モード判定手段37がヒステリシスコンパレータモードである旨を一定時間以上継続して検出しないときは、ヒステリシス幅を元の値に戻す。ヒステリシス幅Δi*の変更はヒステリシス幅設定器33への設定値を変更することにより行う。
このように、ヒステリシス幅Δi*を変更するのは、系統擾乱の収束後であっても、単相インバータ11の出力電流iが電流指令値i*に対してヒステリシス幅Δt*によって決まる範囲i*±Δi*を逸脱した状態が断続的に継続すること(ヒステリシスコンパレータモード)を回避し、系統擾乱の収束した後には連続的な三角波比較モードでの運転に復帰させるためである。これにより、系統擾乱の収束後においても、切換部22がゲートパルス信号の発生指令信号としてヒステリシスコンパレータ方式制御部18からのゲートパルス信号の生成信号を断続的に選択して出力するような場合を回避し、切換部22が三角波比較方式制御部からのゲートパルス信号の生成信号を選択し、連続的な三角波比較モードでの運転に復帰できる。
次に、本発明の実施の形態に係わるインバータ制御装置の動作を説明する。図3は、本発明の実施の形態に係わるインバータ制御装置の動作特性図である。図3に示すように、単相インバータ11の出力電流iが出力電流指令値i*になるように単相インバータのスイッチング素子S1〜S4をオンオフ制御する。出力電流指令値i*に対して、ヒステリシス幅Δi*を保って上限値(i*+Δi*)および下限値(i*−Δi*)が設定されている。
上限値(i*+Δi*)および下限値(i*−Δi*)は、ヒステリシスコンパレータ方式制御部18が動作開始する制限値であり、出力電流iが上限値(i*+Δi*)を超えた場合、あるいは出力電流iが下限値(i*−Δi*)を下回った場合に、ヒステリシスコンパレータ方式制御部18が動作する。
出力電流iが上限値(i*+Δi*)と下限値(i*−Δi*)との間にあるときは、切換部22の信号選択部23は、三角波比較方式制御部14の三角波比較判定信号T(n)に基づく演算結果であるオア回路24の出力信号eを選択する。これにより、インバータ制御装置は三角波比較方式制御部14による制御を行う。このとき、三角波比較方式制御部14は出力電流iと上限値(i*+Δi*)および下限値(i*−Δi*)との直接的な大小関係により動作するものではなく、出力電流iの変化は電圧参照波演算部15における制御演算を通じて間接的に三角波比較方式制御部14の出力である三角波比較判定信号T(n)に反映される。
一方、出力電流iが上限値(i*+Δi*)を超えた場合、あるいは出力電流iが下限値(i*−Δi*)を下回った場合には、切換部22の信号選択部23は、オア回路25の出力信号gにより、上限判定信号S(n)や下限判定信号R(n)に基づく演算結果であるフリップフロップ21の出力信号fを選択する。これにより、インバータ制御装置はヒステリシスコンパレータ方式制御部18による制御を行う。
ここで、三角波比較方式制御部14は電圧参照波v*と三角波cとの比較により、「1」と「0」とを繰り返しながら変化する三角波比較判定信号T(n)を出力する。いま、時点t1で三角波比較判定信号T(n)が「0」から「1」に変化したとすると、モード2からモード1への運転に切り換わる。モード1は前述したように出力電流iを増方向に制御するモードである。そして、時点t2で三角波比較判定信号T(n)が「1」から「0」に変化したとすると、モード1からモード2への運転に切り換わる。モード2は前述したように出力電流iを減方向に制御するモードである。このように、三角波比較方式制御部14は、三角波比較判定信号T(n)の「1」と「0」との変化に伴い、モード1とモード2との切り換えを行う。
そして、次のモードの切換点に到達するまでの間に出力電流iが上限値(i*+Δi*)または下限値(i*−Δi*)を逸脱したときは、ヒステリシスコンパレータ方式制御部18が動作し、ヒステリシスコンパレータ方式制御部18による制御となる。この場合、三角波比較方式制御部14は演算を継続し、三角波比較方式制御部14による次のモードの切換点に到達するまでの間に、出力電流iが上限値(i*+Δi*)または下限値(i*−Δi*)を逸脱しないときは、三角波比較方式制御部14による制御に復帰する。
いま、時点t5で三角波比較判定信号T(n)が「0」から「1」に変化し、モード2からモード1への運転に切り換わったとする。三角波比較方式制御部14による次のモードの切換点は時点t7であるが、時点t7以前の時点t6において、出力電流iが上限値(i*+Δi*)を超え過電流となったとすると、ヒステリシスコンパレータ方式制御部18が動作し、切換部22の信号選択部23は、オア回路25の出力信号gにより、上限判定信号S(n)に基づく演算結果であるフリップフロップ21の出力信号f(論理値「1」)を選択する。これにより、時点t6でモード1からモード2に切り換わる。モード2の運転により出力電流iが減少し、時点t8で出力電流iが下限値(i*−Δi*)未満となったとすると、時点t8は三角波比較方式制御部14による次のモードの切換点に到達する時点t9より前であるので、ヒステリシスコンパレータ方式制御部18が動作し、切換部22の信号選択部23は、オア回路25の出力信号gにより、下限判定信号R(n)に基づく演算結果であるフリップフロップ21の出力信号f(論理値「0」)を選択する。これにより、時点t8でモード2からモード1に切り換わる。
この間、信号選択部23によって選択されていないが演算を継続している三角波比較方式制御部14によるモードは、時点t9でモード2からモード1に切り換わり、時点t10でモード1からモード2に切り換わる。この切換点である時点t10までに、出力電流iが上限値(i*+Δi*)を超えていないので、時点t10で三角波比較方式制御部14による制御に復帰する。そして、時点t11でモード2からモード1に切り換わり、以下、三角波比較方式制御部14による制御が行われる。
このように、定常時は三角波比較方式制御部14によるスイッチング周波数一定の制御を行い、系統擾乱時等の出力電流急変時はヒステリシスコンパレータ方式制御部18による制御を行う。系統擾乱時は、三角波比較方式制御部14では電流を制御しきれないため、ヒステリシスコンパレータ方式のヒステリシス幅を出力電流が超え、ヒステリシスコンパレータ方式制御部18が動作する。その後はヒステリシスコンパレータ制御部18の制御で推移するが、過渡的な過電流がおさまり、三角波比較方式制御部14のスイッチングの方が早く動作する時点で三角波比較モードが復帰し、以後は定常時の動作となる。
なお、ヒステリシスコンパレータ方式制御部18は、定常時の三角波比較方式制御部による動作時にはインバータの出力電流がヒステリシス幅を逸脱しない程度の大きめのヒステリシス幅Δi*を持たせているので、系統擾乱時等の出力電流急変時に三角波比較方式制御部14のバックアップとして動作することになる。この場合、三角波比較方式制御部14のスイッチング周波数を十分高くすることにより、三角波比較方式制御部による動作時の電流リップルを小さく抑え、ヒステリシスコンパレータ方式制御部18が通常時において不要に動作しないようにしておく。
図4は、本発明の実施の形態における単相インバータの出力電流波形の説明図であり、図4(a)は従来の三角波比較方式制御部14のみの場合の単相インバータの出力電流波形図、図4(b)は本発明の実施の形態での三角波比較方式制御部及びヒステリシスコンパレータ方式制御部の双方による場合の単相インバータの出力電流波形図である。
図4(a)及び図4(b)中のS1は電流上限値指令値、S2は電流下限値指令値、Siは単相インバータのインバータ出力電流である。いま、三角波比較方式制御部14の三角波cの制御演算刻みが50μs、三角波周波数が20kHz、ヒステリシスコンパレータ方式制御部18の演算刻みが1μs、電流許容幅(ヒステリシス幅Δi*)が±0.15puであるとする。ただし、1puは単相インバータの定格出力電流とする。そして、図4(a)及び図4(b)の時点t1で接続点の交流電圧vの位相が急変したとする。
従来の三角波比較方式制御部14のみの場合には、接続点の交流電圧vの位相急変に対して、三角波比較方式制御部14の電圧参照波演算部15の演算が間に合わないため、出力電圧指令値およびこれに基づく電圧参照波v*が交流電圧vの変化に追随することができず、インバータ出力電圧と接続点交流電圧の位相差が開いてインバータ出力電流Siは過電流となる。例えば、位相急変時には定常時の5倍以上の過電流が発生し、実際には過電流保護により単相インバータは停止する。
ここで、急激な位相変化に対して電圧参照波演算部15の演算が間に合わないのは、実効値ベースで演算を行っているためである。そのため、交流電圧が急変してから実効値ベースの検出値に正確に反映されるのに最低1周期かかり、さらに制御の遅れが加わるため、図4(a)に示すように、擾乱が収まるのに、交流電圧vの位相急変が発生した時点1以降、2〜3周期程度かかることになる。
これに対し、本発明の実施の形態での三角波比較方式制御部及びヒステリシスコンパレータ方式制御部の双方による場合には、常時は三角波比較方式で動作しているが、位相急変時にはヒステリシスコンパレータ方式制御部18に移行するので過電流を回避できる。図4(b)に示すように、時点t1で接続点の交流電圧vの位相が急変すると、インバータ出力電流Siは増加状態となり上昇するが、時点t2で電流上限値指令値S1により制限が加えられる。従って、電流上限値指令値S1以上に上昇しない。
一方、時点t3でインバータ出力電流Siの状態が増加状態から減少状態になり、時点t4で減少状態となると、電流下限値指令値S2により制限が加えられる。従って、電流下限値指令値S2以下に下降しない。なお、位相急変後の動揺が収束した後は、前述したように三角波比較方式制御部14による制御に復帰する。
図5は、本発明の実施の形態における三角波比較方式制御部14のスイッチング周波数を変化させた場合の単相インバータの出力電流波形の説明図であり、図5(a)は三角波比較方式制御部14のスイッチング周波数が低い場合(10kHz)の単相インバータの出力電流波形図、図5(b)は本発明の実施の形態での三角波比較方式制御部のスイッチング周波数が高い場合(20kHz)の場合の単相インバータの出力電流波形図である。
図5(a)及び図5(b)中のS1は電流上限値指令値、S2は電流下限値指令値、Siは単相インバータのインバータ出力電流であり、ヒステリシスコンパレータ方式制御部18の演算刻みは1μs、電流許容幅(ヒステリシス幅Δi*)は±0.15puである。そして、図5(a)は三角波比較方式制御部14の三角波cの制御演算刻みが100μs、三角波周波数が10kHzである場合、図5(b)は三角波比較方式制御部14の三角波cの制御演算刻みが50μs、三角波周波数が20kHzである場合を示している。
ヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)が±0.15puのとき、三角波比較方式制御部14のスイッチング周波数が10kHzでは、図5(a)に示すように、インバータ出力電流Siは、常時ヒステリシスコンパレータの電流許容幅(ヒステリシス幅Δi*)に引っ掛かり、三角波比較動作とヒステリシスコンパレータ動作が交互に発生する。従って、常時スイッチング周波数が変動することになる。
これに対して、同じ電流許容幅(ヒステリシス幅Δi*)の±0.15puで、三角波比較方式のスイッチング周波数を20kHzとすると、図5(b)に示すように、定常時は±0.15puに引っ掛からずに、三角波比較動作での制御が持続する。
このことから、三角波比較方式制御部14のスイッチング周波数を十分高くすることにより、三角波比較方式制御部14による動作時の電流リップルを小さく抑え、ヒステリシスコンパレータ方式制御部18が通常時において不要に動作しないようにしておく。
図6は、本発明の実施の形態におけるヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)を変化させた場合の単相インバータの出力電流波形の説明図であり、図6(a)はヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)が小さい場合(±0.1pu)の単相インバータの出力電流波形図、図6(b)は本発明の実施の形態でのヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)が大きい場合(±0.15pu)の場合の単相インバータの出力電流波形図である。
図6(a)及び図6(b)中のS1は電流上限値指令値、S2は電流下限値指令値、Siは単相インバータのインバータ出力電流であり、ヒステリシスコンパレータ方式制御部18の演算刻みは1μsであり、三角波比較方式制御部14の三角波cの制御演算刻みは50μsで三角波周波数が20kHzである。そして、図6(a)はヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)が小さい場合(±0.1pu)、図6(b)はヒステリシスコンパレータ方式制御部18の電流許容幅(ヒステリシス幅Δi*)が大きい場合(±0.15pu)を示している。
三角波比較方式のスイッチング周波数を20kHzとしたとき、ヒステリシスコンパレータの電流許容幅(ヒステリシス幅Δi*)が±0.1puのときは、図6(a)に示すように、インバータ出力電流Siは、常時電流許容幅(ヒステリシス幅Δi*)に引っ掛かり、ヒステリシスコンパレータ動作が継続することがある。この場合、常時スイッチング周波数が変動することになる。
これに対して、同じスイッチング周波数の20kHzで、ヒステリシスコンパレータの電流許容幅(ヒステリシス幅Δi*)を±0.15puとすると、図6(b)に示すように、定常時は電流許容幅(ヒステリシス幅Δi*)に引っ掛からずに三角波比較動作での制御が持続する。
このことから、電流許容幅(ヒステリシス幅Δi*)は定常時の三角波比較方式制御部14による動作時には単相インバータの出力電流がこの電流許容幅(ヒステリシス幅Δi*)を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部18は定常時には動作せず、三角波比較方式制御部14のバックアップとなる。
ここで、図6(a)のように、インバータ出力電流Siが、常時電流許容幅(ヒステリシス幅Δi*)に引っ掛かり、ヒステリシスコンパレータ動作が継続するのは、ヒステリシス幅Δi*の設定値の選び方だけでなく、系統擾乱の収束後であっても、単相インバータ11の出力電流iが電流指令値i*に対してヒステリシス幅Δt*によって決まる範囲i*±Δi*を逸脱した状態を断続的に継続する場合にも発生する。ヒステリシス幅可変部34は、この状態を回避し、連続的な三角波比較モードでの運転に復帰させるものである。
図7は、ヒステリシス幅可変部34によるヒステリシスコンパレータから三角波比較モードへの復帰の動作を示すフローチャートである。電力系統13に系統擾乱が発生すると(S1)、ヒステリシスコンパレータ方式制御部18によるヒステリシスコンパレータ動作となる。ここで、系統擾乱の発生を特に判定する機構は必要なく、ヒステリシスコンパレータ動作が発生することを持って系統擾乱発生と判断する。系統擾乱発生後(ヒステリシスコンパレータ動作中)に、系統擾乱が収束したか否かを判定する(S2)。ここでは系統擾乱収束判定条件として一定時間T1の間に連系点電圧実効値が閾値以内かつ位相が一定であるという条件を採用している。系統擾乱が継続しているときは系統擾乱が収束するまでステップS2を繰り返す。
一方、系統擾乱が収束しているときは、ヒステリシスコンパレータ動作を断続的に継続している状態(ヒステリシスコンパレータモード)か否かを判定する(S3)。ここではヒステリシスコンパレータモードか否かの判定条件として一定時間T2の間にヒステリシスコンパレータ動作が一定回数以上発生という条件を採用している。ステップS3の判定でヒステリシスコンパレータモードでないと判定された場合には、定常状態の三角波比較モードに移行する(S6)。
一方、ヒステリシスコンパレータモードである判定された場合には、系統擾乱が収束した状態かつヒステリシスコンパレータモードである状態が一定時間T3以上継続したか否かを判定する(S4)。そして、一定時間T3が経過していないときは系統擾乱収束条件が不成立であるか否かを判定し(S5)、一定時間T3が経過する前に系統擾乱収束条件が不成立となった場合にはステップS2に戻る。
ステップS5の判定で系統擾乱収束条件が成立しているときは、定常状態の三角波比較モードに移行する(S6)。ここで、ステップS4での一定時間T3は、T3=0である場合もあり得る。この場合は、ステップS3でヒステリシスコンパレータモードであると判定した場合、直ちに後述のステップS7に移行し、ステップS3でヒステリシスコンパレータモードでないと判定した場合には、直ちに定常状態の三角波比較モードに移行する(S6)。
系統擾乱が収束した状態かつヒステリシスコンパレータモードである状態が一定時間T3の間継続したときは、ヒステリシス幅Δi*を予め定めた所定値まで大きくする(S7)。そして、ヒステリシス幅Δi*を予め定めた所定値まで大きくした状態で、ヒステリシスコンパレータモードが終了したか否かを判定する(S8)。ここではヒステリシスコンパレータモードか否かの判定条件として一定時間T2の間にヒステリシスコンパレータ動作が一定回数以上発生という条件を採用している。ヒステリシスコンパレータモードが終了しているときは一定時間T4を経過してもヒステリシスコンパレータモードを継続しているか否かを判定する(S9)。
そして、ヒステリシスコンパレータモードの終了した状態が一定時間T4以上継続したときはヒステリシス幅Δi*を元の値に戻す(S10)。ただし、ここで、ステップS9での所定時間T4はT4=0である場合もあり得る。この場合は、ステップS8でヒステリシスコンパレータモードが終了したと判定した場合、直ちにステップS10に移行する。ステップS10の後、ヒステリシスコンパレータ動作が復活したか否かを判定し(S11)、ヒステリシスコンパレータ動作が復活していないときは、三角波比較モードが継続していることとなり、定常状態に復帰していることになる(S6)。
一方、ステップS8の判定で、ヒステリシス幅Δi*を大きくしたにもかかわらず、ヒステリシスコンパレータモードが終了していないとき、または、ステップS9の判定で、一定時間T4を経過しないうちにステリシスコンパレータモードが復活したときは、再度、系統擾乱が収束しているか否かを確認する(S12)。ここでは系統擾乱収束判定条件として一定時間T1の間に連系点電圧実効値が閾値以内かつ位相が一定であるという条件を採用している。ステップS12で系統擾乱が収束していないときはステップS8に戻る。ステップS12の判定で系統擾乱が収束しているときは、一定時間T5を継続して系統擾乱収束条件およびヒステリシスコンパレータモードの条件が成立しているか否かを判定する(S13)。
そして、一定時間T5が経過していないときは系統擾乱収束条件が不成立であるか否かを判定し(S14)、一定時間T5が経過する前に系統擾乱収束条件が不成立となった場合にはステップS8に戻る。ステップS14の判定で系統擾乱収束条件が成立しているときは、ステップS10に移行する。
ステップS13の判定で、系統擾乱収束条件およびヒステリシスコンパレータモードの条件が一定時間T5継続しているときは、異常情報を出力しインバータ制御装置を停止させる(S15)。これは、ヒステリシス幅Δi*を大きくし、系統擾乱が収束しているにもかかわらず、一定時間T5を経過してもヒステリシスコンパレータモードが終了しないときは異常であると判断できるからである。
また、ステップS11の判定で、ヒステリシス幅Δi*を元の値に戻した状態においてヒステリシスコンパレータ動作が復活したときは、ステップS2に戻る。これにより、系統擾乱の収束後に過渡的に単相インバータ11の出力電流iが電流指令値i*に対してヒステリシス幅Δi*によって決まる範囲i*±Δi*を逸脱した状態が断続的に継続した(ヒステリシスコンパレータモードが継続した)としても三角波比較モードに移行でき、三角波比較モードに移行できないときは、異常であると判断して異常情報を出力するとともにインバータ制御装置を停止させる。
ここで、ステップS7において、ヒステリシス幅Δi*を所定値まで大きくするにあたり、ヒステリシス幅Δi*をステップ状またはランプ状に変化させる。ヒステリシス幅Δi*をステップ状に変化させた場合には、ヒステリシス幅Δi*の大きさが急峻に大きくなるので、インバータ制御装置が正常である場合には、ヒステリシスコンパレータ動作の終了が早くなる傾向となる。一方、ヒステリシス幅Δi*をランプ状に変化させた場合には、ヒステリシス幅Δi*の大きさが緩慢に大きくなるので、インバータ制御装置が正常である場合には、ヒステリシスコンパレータ動作の終了が遅くなる傾向となる。
同様に、ステップS10において、ヒステリシス幅Δi*を元の値に戻すにあたり、ヒステリシス幅Δi*をステップ状またはランプ状に変化させる。この場合、ヒステリシス幅Δi*をステップ状に変化させた場合には、ヒステリシス幅Δi*の大きさが急峻に元の値に戻るので、ヒステリシスコンパレータ動作が復活する可能性が高くなる傾向となる。一方、ヒステリシス幅Δi*をランプ状に変化させた場合には、ヒステリシス幅Δi*の大きさが緩慢に元の値に戻るので、ヒステリシスコンパレータ動作が復活する可能性が低くなる傾向となる。
また、ステップS5においてヒステリシス幅Δi*を大きくする際に、選択部22が選択部がヒステリシスコンパレータ方式制御部からのゲートパルス信号の生成信号を選択しないようになるまでヒステリシス幅Δi*を大きくするようにしてもよい。
また、ステップS4では、系統擾乱が収束してから一定時間T3の経過後にヒステリシス幅Δi*を大きくするようにしたが、ステップS4を省略し、系統擾乱が収束したらヒステリシス幅Δi*を大きくするようにしてもよい。
この場合は、単相インバータ11の出力電流iが電流指令値i*に対してヒステリシス幅Δt*によって決まる範囲i*±Δi*を断続的に逸脱した状態を未然に防止できる。
図8はヒステリシス幅可変部34によるヒステリシス幅Δi*の変更動作による単相インバータの出力電流波形の説明図である。図8中のS1は電流上限値指令値、S2は電流下限値指令値、Siは単相インバータのインバータ出力電流、S1’はヒステリシス幅Δi*の変更後の電流上限値指令値、S2’はヒステリシス幅Δi*の変更後の電流下限値指令値であり、ヒステリシスコンパレータ方式制御部18の演算刻みは1μs、通常時のヒステリシス幅Δi*は±0.15puであるとする。
そして、図7に示したステップS4は省略し(T3=0とし)、系統擾乱の収束およびヒステリシスコンパレータモードの継続を判定したら直ちにヒステリシス幅Δi*を大きくするものであり、また、時刻845msで位相急変(30゜遅れ)が発生し、時刻1045ms(位相急変後0.2秒)で系統擾乱が収束およびヒステリシスコンパレータモードの継続を判定しヒステリシス幅を変更して、そのヒステリシス幅変更後からヒステリシスコンパレータモードの終了を判定し一定時間T4の経過後が時刻1.545であるとする。
図9は、図8中の位相急変(30゜遅れ)した時刻845ms近傍の拡大図である。図9に示すように、時刻845msで位相急変(30゜遅れ)が発生したとすると、出力電流がヒステリシス幅Δi*にかかりヒステリシスコンパレータ動作となる。そして、そのまま、時刻1045msまでヒステリシスコンパレータ動作が断続的に発生する状態(ヒステリシスコンパレータモード)が続く。
図10は、図8中の系統擾乱の収束およびヒステリシスコンパレータモードの継続を判定した時刻1045近傍の拡大図である。位相急変後の0.2秒(時刻1045ms)で系統擾乱の収束およびヒステリシスコンパレータモードの継続を判定した(図7のステップS2、S3のT1=T2=0.2秒)とすると、ヒステリシス幅変更手段36はヒステリシス幅を±0.15puから±0.30に変更する。これにより、出力電流がヒステリシス幅にかからなくなるので、ヒステリシスコンパレータ動作から三角波比較動作に切り換わり三角波比較動作が継続するようになる。その後、時刻1545msまでヒステリシス幅±0.30puのままである。
次に、図11は、図8中の系統擾乱が収束しヒステリシス幅を変更しヒステリシスコンパレータモードの終了を判定してから一定時間T4の経過後の時刻1.545ms近傍の拡大図である。ヒステリシス幅を変更してから一定時間T2=0.2秒の間、ヒステリシスコンパレータ動作が発生しないことから、時刻1.245msでヒステリシスコンパレータモード終了と判定し、その後一定時間T4=0.3秒経過後の時刻1.545ms(ヒステリシス幅変更後0.5秒)でヒステリシス幅を±0.30puから±0.15puと元に戻す。これによってヒステリシスコンパレータ動作が復活することはなく、その後も三角波比較動作が継続する。
なお、ヒステリシス幅を変更してからの一定時間T4(例えば0.3秒)や系統擾乱が収束してからの一定時間(例えば、0秒)、また系統擾乱収束判定時間T1(例えば0.2秒)やヒステリシスコンパレータモード判定時間T2(例えば0.2秒)といった時限整定は、状況に応じて最適に整定し、また、定常時のヒステリシス幅、変更後のヒステリシス幅についても、同様に連系状況に応じて最適な設定を選択することになる。 以上の説明では、インバータ制御装置を単相インバータに適用した場合について説明したが三相インバータについても同様に適用できる。図12は本発明の実施の形態に係わるインバータ制御装置の他の一例を示すブロック構成図であり、三相順変換器順変換器に適用されるインバータ制御装置の一例を示している。また、図13は図12に示したインバータ制御装置が適用される三相インバータの回路構成図である。
図13において、系統接続用の三相インバータ29は、6個のスイッチング素子S1、S2、S3、S4、S5、S6で構成され、直流電源設備12で発電された直流を三相交流に変換して電力系統13に供給する。三相インバータ29では、U相、V相、W相の三相にそれぞれ電流iu、iv、iwが流れる。U相出力電流iuはスイッチS1がオンでスイッチS4がオフであるときに増加の制御状態であり、スイッチS4がオンでスイッチS1がオフであるときに減少の制御状態である。同様に、V相出力電流ivはスイッチS2がオンでスイッチ5がオフであるときに増加の制御状態であり、スイッチS5がオンでスイッチS2がオフであるときに減少の制御状態である。また、W相出力電流iwはスイッチS3がオンでスイッチS6がオフあるときに増加の制御状態であり、スイッチS6がオンスイッチS3がオフであるときに減少の制御状態である。
以下の説明では、表5に示すように、スイッチング素子S1がオンでスイッチS4がオフ(出力電流iuの増加状態)をモード1、スイッチング素子S4がオンでスイッチS1がオフ(出力電流iuの減少状態)をモード2、スイッチング素子S2がオンでスイッチS5がオフ(出力電流ivの増加状態)をモード3、スイッチング素子S5がオンでスイッチS2がオフ(出力電流ivの減少状態)をモード4、スイッチング素子S3がオンでスイッチS6がオフ(出力電流iwの増加状態)をモード5、スイッチング素子S6がオンでスイッチS3がオフ(出力電流iwの減少状態)をモード6と呼ぶことにする。
図12において、三角波比較方式制御部14は、共通の電圧参照波演算部15を有するとともに、三相各相に対応して、各相三角波比較方式制御部30、すなわち、U相三角波比較方式制御部30u、V相三角波比較方式制御部30v、W相三角波比較方式制御部30wが設けられている。これらU相三角波比較方式制御部30u、V相三角波比較方式制御部30v、W相三角波比較方式制御部30wは、それぞれ図1に示した三角波作成部16及び三角波比較部17を備えている。
三相インバータ29の電力系統13への接続点における三相接続点電圧vu、vv、vwは、三角波比較方式制御部14の電圧参照波演算部15およびU相三角波比較方式制御部30u、V相三角波比較方式制御部30v、W相三角波比較方式制御部30wに入力される。
電圧参照波演算部15は、三相接続点における接続点電圧vu、vv、vwに加え、三相インバータ29の出力電流iu、iv、iwおよび出力電流指令値iu*、iv*、iw*を入力し、これらに基づいて出力電圧指令値とこれに基づく三相各相の電圧参照波vu*、vv*、vw*を演算する。なお、電流指令値iu*、iv*、iw*は、単相インバータの有効電力指令値および無効指令値、接続点における接続点電圧vに基づいて、上位制御系にて演算される。
そして、演算したU相の電圧参照波vu*をU相三角波比較方式制御部30uに、V相の電圧参照波vv*をV相三角波比較方式制御部30vに、W相の電圧参照波vw*をW相三角波比較方式制御部30wに出力する。ここで、U相三角波比較方式制御部30u、V相三角波比較方式制御部30v、W相三角波比較方式制御部30wは、同一構成であり同一の機能を有するので、U相三角波比較方式制御部30uについて説明する。
U相三角波比較方式制御部30uでは、接続点におけるU相接続点電圧vuの位相を検出し、これに同期した三角波(搬送波)cuを作成し、電圧参照波vu*と三角波cuとを比較し、U相電圧参照波vu*が三角波cuより大きい場合に論理値「1」、U相電圧参照波vu*が三角波cu以下である場合に論理値「0」のU相の三角波比較判定信号Tu(n)を出力する。V相三角波比較方式制御部30v及びW相三角波比較方式制御部30wにおいても同様に、三角波比較判定信号Tv(n)及びTw(n)を出力する。なお、三角波の作成にあたっては接続点電圧vu、vv、vwに同期させない方式も考えられ、その場合は、U相三角波比較方式制御部30u、V相三角波比較方式制御部30v、W相三角波比較方式制御部30wに、接続点電圧vu、vv、vwを入力する必要はない。
このようにして、三角波比較方式制御部14は、三相インバータ29のスイッチング素子S1〜S6をオンオフするためのゲートパルス信号を生成するための生成信号として、U相の三角波比較判定信号Tu(n)、Tv(n)、Tw(n)を得る。
次に、ヒステリシス幅設定器33は、三相各相に対応して、各相ヒステリシス幅設定器38すなわち、U相ヒステリシス幅設定器38u、V相ヒステリシス幅設定器38v、W相ヒステリシス幅設定器38wが設けられ、これらU相ヒステリシス幅設定器38u、V相ヒステリシス幅設定器38v、W相ヒステリシス幅設定器38wには、ぞれぞれU相ヒステリシス幅Δiu*、V相ヒステリシス幅Δiv*、W相ヒステリシス幅Δiw*が設定される。
次に、ヒステリシスコンパレータ方式制御部18は、三相各相に対応して、各相ヒステリシスコンパレータ方式制御部31すなわち、U相ヒステリシスコンパレータ方式制御部31u、V相ヒステリシスコンパレータ方式制御部31v、W相ヒステリシスコンパレータ方式制御部31wが設けられ、これらU相ヒステリシスコンパレータ方式制御部31u、V相ヒステリシスコンパレータ方式制御部31v、W相ヒステリシスコンパレータ方式制御部31wは、それぞれ図1に示した上限判定手段19、下限判定手段20、フリップフロップ21を備えている。ここで、U相ヒステリシスコンパレータ方式制御部31u、V相ヒステリシスコンパレータ方式制御部31v、W相ヒステリシスコンパレータ方式制御部31wは、同一構成であり同一の機能を有するので、U相ヒステリシスコンパレータ方式制御部31uについて説明する。
U相ヒステリシスコンパレータ方式制御部31uは、三相インバータ29のU相出力電流iuとその電流指令値iu*とをヒステリシス特性を持たせて比較し、三相インバータ29の出力電流値iuが電流指令値iu*に対してU相ヒステリシス幅設定器38uに設定された所定のヒステリシス幅Δiu*によって決まる範囲iu*±Δiu*を逸脱したとき、三相インバータ29のスイッチング素子S1、S4をオンオフするためのゲートパルス信号の生成信号を得る。
ゲートパルス信号の生成信号は、出力電流値iuがヒステリシス特性の上限値(iu*+Δiu*)を超えたときに論理値「1」となる上限判定信号Su(n)、出力電流値iuが下限値(iu*−Δiu*)未満となったときに論理値「1」となる下限値判定信号Ru(n)、上限判定信号Su(n)が論理値「1」のときに論理値「1」を下限判定信号Ru(n)が論理値「1」のときに論理値「0」を出力するフリップフロップの出力信号fuである。
ここで、ヒステリシス幅Δiu*は、定常時の三角波比較方式制御部14による動作時には三相インバータ29の出力電流iuが電流指令値iu*に対してヒステリシス幅Δiu*によって決まる範囲iu*±Δiu*を逸脱しない程度の大きめの値に設定しておく。これにより、ヒステリシスコンパレータ方式制御部18は定常時には動作せず、三角波比較方式制御部14のバックアップとなる。
V相ヒステリシスコンパレータ方式制御部31v及びW相ヒステリシスコンパレータ方式制御部31wにおいても同様に、上限判定信号Sv(n)、Sw(n)、下限値判定信号Rv(n)、Rw(n)、フリップフロップの出力信号fv、fwがゲートパルス信号の生成信号として出力される。
次に、切換部22は、三相各相に対応して、各相切換部32すなわち、U相切換部32u、V相切換部32v、W相切換部32wが設けられ、これらU相切換部32u、V相切換部32v、W相切換部32wは、それぞれ図1に示した信号選択回路23、オア回路24、オア回路25、ノット回路26、アンド回路27、ディレー回路28を備えている。すなわち、U相切換部32u、V相切換部32v、W相切換部32wは、同一構成であり同一の機能を有するので、U相切換部32uについて説明する。
U相切換部32uは、三角波比較方式制御部14のU相三角波比較方式制御部30uからのU相の三角波比較判定信号Tu(n)、ヒステリシスコンパレータ方式制御部18のU相ヒステリシスコンパレータ方式制御部31uからの上限判定信号Su(n)、下限判定信号Ru(n)、およびフリップフロップの出力信号fuを入力し、これらに基づいて、三相インバータ29のスイッチング素子S1〜S6をオンオフするゲートパルス信号を発生させるためのゲートパルス信号発生指令信号Qu(n)を出力する。
ゲートパルス信号発生指令信号Qu(n)が論理値「1」のときは前述したモード2(スイッチング素子S4がオンでスイッチング素子S1がオフ)のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Qu(n)が論理値「0」のときは前述したモード1(スイッチング素子S1がオンでスイッチング素子S4がオフ)のゲートパルス信号を発生させる指令信号である。
V相切換部32v、W相切換部32wにおいても同様に、ゲートパルス信号発生指令信号Qv(n)、Qw(n)を出力する。
V相切換部32vからのゲートパルス信号発生指令信号Qv(n)が論理値「1」のときは前述したモード4(スイッチング素子S5がオンでスイッチング素子S2がオフ)のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Qv(n)が論理値「0」のときは前述したモード3(スイッチング素子S2がオンでスイッチング素子S5がオフ)のゲートパルス信号を発生させる指令信号である。
また、W相切換部32wからのゲートパルス信号発生指令信号Qw(n)が論理値「1」のときは前述したモード6(スイッチング素子S6がオンでスイッチング素子S3がオフ)のゲートパルス信号を発生させる指令信号である。また、ゲートパルス信号発生指令信号Qw(n)が論理値「0」のときは前述したモード5(スイッチング素子S3がオンでスイッチング素子S6がオフ)のゲートパルス信号を発生させる指令信号である。
次に、切換部22で行われる論理演算の内容を表6に示す。
表6に示すように、遷移前の状態がモード1であり、U相の三角波比較判定信号Tu(n)が「1」から「0」に変化したとき、あるいは上限判定信号Su(n)が論理値「1」となったときにモード2に遷移する。また、遷移前の状態がモード2であり、U相の三角波比較判定信号Tu(n)が「0」から「1」に変化したとき、あるいは下限判定信号Ru(n)が論理値「1」となったときにモード1に遷移する。
遷移前の状態がモード3であり、V相の三角波比較判定信号Tv(n)が「1」から「0」に変化したとき、あるいは上限判定信号Sv(n)が論理値「1」となったときにモード4に遷移する。また、遷移前の状態がモード4であり、V相の三角波比較判定信号Tv(n)が「0」から「1」に変化したとき、あるいは下限判定信号Rv(n)が論理値「1」となったときにモード3に遷移する。
遷移前の状態がモード5であり、W相の三角波比較判定信号Tw(n)が「1」から「0」に変化したとき、あるいは上限判定信号Sw(n)が論理値「1」となったときにモード6に遷移する。また、遷移前の状態がモード6であり、W相の三角波比較判定信号Tw(n)が「0」から「1」に変化したとき、あるいは下限判定信号Rw(n)が論理値「1」となったときにモード5に遷移する。
このように、三相インバータに適用する場合には、基本的には第1の実施の形態と同様であり、三相各相のU相、V相、W相ごとに、通常時の三角波比較方式制御部14による制御と、系統擾乱時等の出力電流急変時のヒステリシスコンパレータ方式制御部よる制御とを切り換えることになる。
次に、ヒステリシス幅可変部34は、三相各相に対応して、各相ヒステリシス幅可変部39すなわち、U相ヒステリシス幅可変部39u、V相ヒステリシス幅可変部39v、W相ヒステリシス幅可変部39wが設けられ、これらU相ヒステリシス幅可変部39u、V相ヒステリシス幅可変部39v、W相ヒステリシス幅可変部39wは、それぞれ図1に示した系統擾乱収束判定手段35、ヒステリシス幅変更手段36、モード判定手段37を備えている。ここで、U相ヒステリシス幅可変部39u、V相ヒステリシス幅可変部39v、W相ヒステリシス幅可変部39wは、同一構成であり同一の機能を有するので、U相ヒステリシス幅可変部39uについて説明する。
U相ヒステリシス幅可変部39uは、三相インバータ29の電力系統13への接続点におけるU相接続点電圧vuを入力し、U相ヒステリシス幅可変部39u内の系統擾乱収束判定手段35により三相インバータ29の電力系統13のU相接続点に系統擾乱が収束しているか否かを判定するものであり、電力系統13のU相接続点電圧vuの実効値が閾値を超えているとき、またはU相接続点電圧vuの位相が所定値以上変動しているときは系統擾乱が収束していないと判定する。言い換えれば、電力系統13のU相接続点電圧vuの実効値が閾値以内にあり、かつ、U相接続点電圧vuの位相がほぼ一定であるときは系統擾乱は収束していると判定する。なお、判定にあたっては、ノイズ等の影響による誤判定を避けたり、インバータの連系運転上問題のない瞬間的な変動を排除したりするため、例えば電圧実効値が一定期間閾値を超える状態が継続することを持って判定したり、電圧実効値に移動平均処理等のフィルタ処理をした上で判定したりするなどの操作が必要であることは、単相インバータの場合と同様である。
一方、切換部22でのU相三角波比較方式制御部30uとU相ヒステリシスコンパレータ方式制御部31uの切換信号は、U相ヒステリシス幅可変部39uに入力される。U相ヒステリシス幅可変部39u内のモード判定手段37は、切換部22がU相ヒステリシスコンパレータ方式制御部31uの出力信号を断続的に選択している状態(ヒステリシスコンパレータモード)か否かを判定する。ここで、前記切換信号はインバータ電流iuがヒステリシス幅を逸脱している間しか1にならないため、ヒステリシスコンパレータモードの判定のためには、例えば一定期間で切換信号が論理値「1」となる状態が一定回数以上発生すること、または切換信号に一定時間の遅延要素を介すること等によって判定する必要があることは、単相インバータの場合と同様である。
U相ヒステリシス幅可変部39u内のヒステリシス幅変更手段36は、系統擾乱の収束の判定およびヒステリシスコンパレータモードである旨の判定の両条件が成立しているか否かを監視し、前記両条件が成立したときは、直ちにまたはその後一定時間経過後においても前記両条件が成立しているときは、U相ヒステリシス幅Δiu*を所定値まで大きくする。その後、ヒステリシスコンパレータモードの終了を判定したときは、直ちにまたはその後一定時間経過後においてもヒステリシスコンパレータモードが復活しないとき、U相ヒステリシス幅Δiu*を元の値に戻す。U相ヒステリシス幅Δiu*の変更はU相ヒステリシス幅設定器38uへの設定値を変更することにより行う。
V相ヒステリシス幅可変部39v、W相ヒステリシス幅可変部39wにおいても同様に、系統擾乱の収束の判定およびヒステリシスコンパレータモードである旨の両条件が成立したか否かを監視し、前記両条件が成立したときは、直ちにまたはその後一定時間経過後においても前記両条件が成立しているときは、V相ヒステリシス幅Δiv*(W相ヒステリシス幅Δiw*)を所定値まで大きくする。その後、ヒステリシスコンパレータモードの終了を判定したときは、直ちにまたはその後一定時間経過後においてもヒステリシスコンパレータモードが復活しないとき、V相ヒステリシス幅Δiv*(W相ヒステリシス幅Δiw*)を元の値に戻す。V相ヒステリシス幅Δiv*(W相ヒステリシス幅Δiw*)の変更はV相ヒステリシス幅設定器38v(W相ヒステリシス幅設定器38w)への設定値を変更することにより行う。
このように、三相インバータに適用する場合には、基本的には第1の実施の形態と同様であり、三相各相のU相、V相、W相ごとに、通常時の三角波比較方式制御部14による制御と、系統擾乱時等の出力電流急変時のヒステリシスコンパレータ方式制御部よる制御とを切り換えを行う。また、三相インバータ29の出力電流iu、iv、iwが電流指令値iu*、iv*、iw*に対して断続的にヒステリシス幅によって決まる範囲を逸脱した状態(ヒステリシスコンパレータモード)であるときは、三相各相のU相、V相、W相ごとに、系統擾乱の収束した後に連続的な三角波比較モードでの運転に復帰させるために、ヒステリシス幅の変更を行う。
本発明の実施の形態によれば、定常時は三角波比較方式制御部による制御が行われ、系統擾乱時等の出力電流急変時はヒステリシスコンパレータ方式制御部での制御が行われるので、定常時はスイッチング周波数は一定となり、スイッチング素子のスイッチング時間、スイッチングロス、出力波形の歪み等を考慮した最適なスイッチング周波数を適用できる。また、これに合わせた高調波除去フィルタを設けることにより高調波の流出を抑えることもできる。
また、系統擾乱時には、ヒステリシスコンパレータ方式制御部18の制御に切り換わるため過電流を抑制できる。従って、機器保護による単相インバータの停止や電力系統からの解列を防ぐことができ、系統擾乱がなくなったときには、速やかに定常時の三角波比較方式制御部14の制御に復帰することが可能である。このことから、系統擾乱時には脱落しにくく、定常時には高調波の流出の少ない直流電源設備となり、電力系統側に与える影響が少なくなるため、直流電源設備の接続可能量を拡大することが可能となる。また、直流電源設備の設置者にとっても、稼働率の向上や高調波対策の容易さなどのメリットがある。
また、系統擾乱の収束後に三相インバータ29の出力電流iu、iv、iwが断続的にヒステリシス幅を逸脱した状態であるときは、三相各相のU相、V相、W相ごとに、ヒステリシス幅の変更を行うので、系統擾乱の収束した後に連続的な三角波比較モードでの運転に復帰できる。
11…単相インバータ、12…直流電源設備、13…電力系統、14…三角波比較方式制御部、15…電圧参照波演算部、16…三角波作成部、17…三角波比較部、18…ヒステリシスコンパレータ方式制御部、19…上限判定手段、20…下限判定手段、21…フリップフロップ、22…切換部、23…信号選択部、24…オア回路、25…オア回路、26…ノット回路、27…アンド回路、28…ディレー回路、29…三相インバータ、30…各相三角波比較方式制御部、31…各相ヒステリシスコンパレータ方式制御部、32…各相切換部、33…ヒステリシス幅設定器、34…ヒステリシス幅可変部、35…系統擾乱収束判定手段、36…ヒステリシス幅変更手段、37…モード判定手段、38…各相ヒステリシス幅設定器