JP2008153385A

JP2008153385A - 高周波スイッチ

Info

Publication number: JP2008153385A
Application number: JP2006338915A
Authority: JP
Inventors: Hitoshi Washimi; 日登志鷲見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-12-15
Filing date: 2006-12-15
Publication date: 2008-07-03

Abstract

【課題】非導通ＭＯＳＦＥＴへの高周波信号の漏れを抑制し、信号伝送損失が低減された高周波スイッチを提供する。
【解決手段】抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域と、前記ｐ型半導体領域の表面に選択的に設けられたｐ型ウェル領域と、前記ウェル領域の表面に選択的に設けられたｎ型のソース及びドレインと、前記ソースと前記ドレインとの間の導通を制御するゲートと、前記ｐ半導体領域に接続されたバックゲート電極と、を有するＭＯＳＦＥＴを備えたことを特徴とする高周波スイッチが提供される。
【選択図】図１

Description

本発明は、高周波スイッチに関する。

携帯電話などの電子機器における送受信切り替えスイッチとして、化合物半導体素子が使用されてきた。しかし、シリコンＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の高周波特性の改善が目覚ましく、携帯電子機器の高周波スイッチとして応用が拡大している。

ＭＯＳＦＥＴで構成されたＳＰＤＴ（Single Pole Double Throw）型の高周波スイッチは、第１の端子と第２の端子との間、及び第１の端子と第３の端子と間にｎチャネルＭＯＳＦＥＴがそれぞれ接続される。第１の端子は、例えばアンテナへさらに接続される。ＭＯＳＦＥＴのゲート電圧を制御することにより、いずれかのＭＯＳＦＥＴを導通させ、第２の端子または第３の端子とアンテナとを接続させることができる。

このＭＯＳＦＥＴは、例えばシリコンｐ型基板の上にｐ型ウェル領域を形成し、このｐ型ウェル領域にｎ型ソース及びドレイン領域を選択的に形成したｎチャネル構造とすることができる。ｐ型基板にはＭＯＳＦＥＴのバックゲート電極が形成され接地される。導通状態のＭＯＳＦＥＴは、非導通状態のＭＯＳＦＥＴと比較して通常では伝送損失が小さい。しかし、高周波信号レベルが高くなるに従い、非導通であったＭＯＳＦＥＴへの信号漏れが増加する。この漏れ信号がｐ型基板（すなわち接地）とｎ型ソース及びドレインとの間の寄生ダイオードを導通させるレベルになると、導通していたＭＯＳＦＥＴへ通過させたい高周波信号が非導通であったＭＯＳＦＥＴから接地へ逃げるようになる。このため、高周波スイッチの本来は小さい伝送損失が次第に増加する。

ＭＯＳＦＥＴのバックゲートを、抵抗器を介して接地することにより高周波電流の透過損失を低減する高周波スイッチ回路の技術開示例がある（特許文献１）。
特開平１０−２４２８２６号公報

しかし、抵抗器を介してバックゲートを接地しても、高周波電流の漏れを完全に抑制することは困難であり、信号伝送損失の観点からは改善の余地があった。
本発明は、かかる課題の認識に基づいてなされたものであり、非導通ＭＯＳＦＥＴを介した高周波信号の接地への漏れを抑制し、信号伝送損失が低減された高周波スイッチを提供する。

本発明の一態様によれば、抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域と、前記ｐ型半導体領域の表面に選択的に設けられたｐ型ウェル領域と、前記ウェル領域の表面に選択的に設けられたｎ型のソース及びドレインと、前記ソースと前記ドレインとの間の導通を制御するゲートと、前記ｐ半導体領域に接続されたバックゲート電極と、を有するＭＯＳＦＥＴを備えたことを特徴とする高周波スイッチが提供される。

本発明の他の一態様によれば、第１の端子と第２の端子との間に接続された第１のＭＯＳＦＥＴと、前記第１の端子と第３の端子との間に接続された第２のＭＯＳＦＥＴと、を備え、前記第１及び第２のＭＯＳＦＥＴは、ゲート、ドレイン及びソースを有し、前記ゲートの電圧を制御することにより相補的に導通または非導通とされ、前記ソース及び前記ドレインはｐ型ウェル領域の表面に選択的に設けられたｎ型半導体領域からなり、前記ウェル領域は抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域の表面に選択的に設けられ、前記ｐ型半導体領域は、接地へ接続されたことを特徴とする高周波スイッチが提供される。

本発明により、非導通ＭＯＳＦＥＴを介した高周波信号の接地への漏れを抑制し、信号伝送損失が低減された高周波スイッチが提供される。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の具体例にかかる高周波スイッチを表し、同図（ａ）はＭＯＳＦＥＴの模式断面図、同図（ｂ）は高周波スイッチの回路図である。
図１（ａ）において、ｐ型ウェル領域１２は高抵抗ｐ型領域１０に隣接している。高抵抗ｐ型領域１０は、シリコン基板（厚み約０．３ｍｍ）にドーズ量４×１０^１４ｃｍ^−３のボロン（硼素）をイオン注入することにより、約３０Ω・ｃｍの抵抗率とする。また、ｐ型ウェル領域１２は、シリコン基板にドーズ量６×１０^１５ｃｍ^−３のボロンをイオン注入することにより、２乃至３Ω・ｃｍ程度の抵抗率を有し約１μｍの厚みとする。

ｐ型ウェル領域１２には、深さ０．３μｍ以下のｎ^＋層が拡散またはイオン注入法を用いて選択的に形成され、ソース領域１４及びドレイン領域１６とされる。ソース領域１４、ドレイン領域１６、ｐ型ボディ層１２の表面を選択的に覆うようにゲート絶縁膜１８が、例えば１０ｎｍの厚みで形成される。ゲート絶縁膜としては、ＳｉＯ_２やＳｉＮなどを用いることができる。

ゲート絶縁膜１８の上には、タングステンなどからなるゲート電極２４を形成する。また、ソース領域１４の上、ドレイン領域１６，高抵抗ｐ型領域１０の上に、タングステン／アルミニウム／窒化チタン（ＴｉＮ）をこの順に積層して、それぞれソース電極２０，ドレイン電極２２，バックゲート電極２６とする。
なお、高抵抗ｐ型領域１０は、バックゲートとして作用する。

ここで、図１（ａ）に表した構造において、例えば、ゲート電極長Ｌ１を０．３μｍ、ソース電極Ｌ２を０．２μｍ、ドレイン電極Ｌ３を０．２μｍ、ドレイン・ソース間隔Ｓを０．６μｍとする。このような短いチャネル長により動作周波数１ＧＨｚが可能となる。

ソース電極２０に対してプラスの電圧をゲート電極２４に印加すると、ゲート絶縁膜１８とｐ型ウェル領域１２との界面にｎチャネルを生じる。ゲート・ソース間電圧がしきい値以上となると、ＭＯＳＦＥＴは導通する。このようしてＭＯＳＦＥＴを導通−非導通状態に制御することができる。

次に、図１（ａ）のＭＯＳＦＥＴを組み合わせたＳＰＤＴ型高周波スイッチの作用について、図１（ｂ）を参照しつつ説明する。
第１の端子３０と第２の端子３２との間には第１のスルーＭＯＳＦＥＴ４０が、第１の端子３０と第３の端子３４と間には第２のスルーＭＯＳＦＥＴ４２が接続される。さらに、第２の端子３２と接地との間には第１のシャントＭＯＳＦＥＴ４４が、第３の端子３４と接地との間には第２のシャントＭＯＳＦＥＴ４６が接続されている。ここで、ＭＯＳＦＥＴが接続されるとは、半導体スイッチの両端子を構成するドレイン及びソースが接続されることを表す。

第１の端子３０は、プルダウン抵抗６２を介して接地されている。４つのＭＯＳＦＥＴのゲートには抵抗６０がそれぞれ接続されている。第１のスルーＭＯＳＦＥＴ４０及び第３のシャントＭＯＳＦＥＴ４６のゲートは、同一電源Ｖ１へ接続され、第２のスルーＭＯＳＦＥＴ４２及び第１のシャントＭＯＳＦＥＴ４４のゲートは同一電源Ｖ２とそれぞれ接続される。

第１のスルーＭＯＳＦＥＴ４０及び第２のシャントＭＯＳＦＥＴ４６を同時に導通させるようにＶ１≧Ｖｔｈ（但しＶｔｈはＭＯＳＦＥＴのゲート電圧のしきい値）とした場合、第２のスルーＭＯＳＦＥＴ４２及び第１のシャントＭＯＳＦＥＴ４４を相補的に非導通とするようにＶ２＜Ｖｔｈとする。シリコンからなるｎチャネルＭＯＳＦＥＴにおけるしきい値Ｖｔｈは，通常０．５乃至２．０の範囲である。

携帯電話などの電子機器において、第１の端子３０はアンテナへ接続される。第２の端子３２及び第３の端子３４のうち、いずれか一方には受信器が、いずれか他方には送信器が接続される。

ここで、第２の端子３２に受信器、第３の端子に送信器が接続された場合についてスイッチの作用をより詳細に説明する。
Ｖ１≧Ｖｔｈにより、第１のスルーＭＯＳＦＥＴ４０及び第２のシャントＭＯＳＦＥＴ４６を導通とし、Ｖ２＜Ｖｔｈにより、第２のスルーＭＯＳＦＥＴ４４及び第３のシャントＭＯＳＦＥＴ４４を相補的に非導通とする。

アンテナからの受信信号は、第１の端子３０、導通している第１のスルーＭＯＳＦＥＴ４０、第２の端子３２を経由して受信器へ伝送される。この場合、第２のスルーＭＯＳＦＥＴ４２は非導通なので高いインピーダンスとなり、また第２のシャントＭＯＳＦＥＴ４６は導通であり接地されているので受信信号が第３の端子３４を経由して送信器へ漏れることを抑制できる。すなわち、第２のシャントＭＯＳＦＥＴ４６は、第１の端子３０と第３の端子３４との間のアイソレーションを改善する作用を有している。なお、スルーＭＯＳＦＥＴのみで端子の切り替えが可能であるが、漏れ信号を低減し、アイソレーションを改善するためにシャントＭＯＳＦＥＴを設けるほうがより好ましい。

一方、Ｖ１＜Ｖｔｈにより、第１のスルーＭＯＳＦＥＴ４０及び第２のシャントＭＯＳＦＥＴ４６を非導通とし、Ｖ２≧Ｖｔｈにより、第２のスルーＭＯＳＦＥＴ及び第１のシャントＭＯＳＦＥＴ４４を相補的に導通とする。送信器からの送信信号は、第３の端子３４、導通している第２のスルーＭＯＳＦＥＴ４２、第１の端子３０を経由してアンテナへ伝送される。この場合、第１のスルーＭＯＳＦＥＴ４０は非導通なので高いインピーダンスとなり、また第１のシャントＭＯＳＦＥＴ４４は導通であり接地されているので送信信号が第２の端子３２を経由して受信器へ漏れることを抑制できる。すなわち、第１のシャントＭＯＳＦＥＴ４４は、第１の端子３０と第２に端子３２との間のアイソレーションを改善する作用を有している。

図１（ｂ）の高周波スイッチは、同図（ａ）の構成であるＭＯＳＦＥＴ、抵抗、配線層、端子などをシリコン基板上に集積化し１チップ化することができ、高周波スイッチの小型化を実現できる。

ここで再び図１（ａ）に戻り、ＭＯＳＦＥＴに生じる寄生ダイオードについて説明する。高抵抗ｐ型領域１０の上に設けられたバックゲート電極２６は接地により電位が固定される。この結果、ドレイン領域１６と高抵抗ｐ型領域１０との間、及びソース領域１４と高抵抗ｐ型領域１０との間には寄生ダイオードが形成される。しかしながら第１具体例においては、高抵抗ｐ型領域１０はｐ型ウェル領域１２より高い抵抗率であり、寄生ダイオードの接合容量を小さくしている。この結果、寄生ダイオードを介して接地へ逃げる高周波信号を低減し、信号伝送損失の増大を抑制できる。

図２は、比較例にかかる高周波スイッチを表し、同図（ａ）はｎチャネルＭＯＳＦＥＴの模式断面図、同図（ｂ）は高周波スイッチの回路図である。図２（ａ）において、ｐ型ウェル領域１２がｐ型基板１１により囲まれている。ｐ型基板１１は、シリコン基板（厚み約０．３ｍｍ）にボロンをイオン注入することにより、約５Ω・ｃｍの抵抗率とする。また、ｐ型ウェル領域１２は、第１具体例と略同様の構造とする。この基板は、ＭＯＳＦＥＴには良く用いられるものである。

比較例においては、ｐ型基板１１の抵抗率が約５Ω・ｃｍであり、第１具体例の約３０Ω・ｃｍの約６分の１と低い。この場合、寄生ダイオード２８の接合容量が増加し高周波信号が接地へ逃げる経路となる。すなわち、信号レベルが次第に高くなると寄生ダイオード２８がオンし、第２のスルーＭＯＳＦＥＴ４２が非導通であるにもかかわらず高周波信号が接地へ逃げるので伝送損失が増加する。この場合、第１のシャントＭＯＳＦＥＴ４４の寄生ダイオード２８がオンレベルであると、第１のスルーＭＯＳＦＥＴ４０を通過した高周波信号のうち第２のシャントＭＯＳＦＥＴ４４の寄生ダイオード２８を経由して接地に逃げる部分により伝送損失が増加する。

図３は、高周波スイッチの挿入損失のｐ型領域の抵抗率依存性を表すグラフ図である。縦軸は２ＧＨｚにおける挿入損失であり、横軸は抵抗率（Ω・ｃｍ）である。比較例におけるｐ型領域１１の抵抗率は３Ω・ｃｍであり、挿入損失は２．９ｄＢである。この挿入損失はＳＰＤＴとしては大き過ぎて不十分である。

一方、第１具体例の高抵抗ｐ型領域１０の抵抗率は３０Ω・ｃｍであり、挿入損失は０．８５ｄＢである。この挿入損失はＳＰＤＴとして十分である。図３より、挿入損失が１ｄＢ以下となるのは抵抗率が２５Ω・ｃｍ以上の範囲であり、この範囲が好ましい。

図４は、本発明の具体例にかかる高周波スイッチを構成するＭＯＳＦＥＴの模式断面図である。この高周波スイッチにおいては、ｐ型ウェル領域１２に隣接して設けられた高抵抗ｐ型領域１０はポリシリコンからなる。ポリシリコンの抵抗率を２５Ω・ｃｍ以上とすることは容易である。高抵抗ｐ型領域１０の外側のｐ型基板１１上に設けられたバックゲート電極２６を、図１（ｂ）に例示されるように接地に接続し電位を固定すると、寄生ダイオード影響を抑制でき伝送損失が低減された高周波スイッチが構成できる。

図４に表した構造は、例えば、ｐ型基板１１に凹部を設け、選択的にポリシリコンからなる高抵抗ｐ型領域１０を形成し、ｐ型ウェル領域１０を選択エピタキシャル成長することにより実現できる。

以上、図面を参照しつつ本発明の実施について説明した。しかし本発明は具体例に限定されない。本発明を構成するスイッチング回路、ＭＯＳＦＥＴ，抵抗などのサイズ、形状、配置などに関して、当業者が設計変更を行ったものであっても本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明の具体例にかかる高周波スイッチを表し、図１（ａ）はＭＯＳＦＥＴの模式断面図、同図（ｂ）は高周波スイッチの回路図である。比較例にかかる高周波スイッチを表す図である。挿入損失の抵抗率依存性を表すグラフ図である。ＭＯＳＦＥＴの他の構造を表す模式断面図である。

符号の説明

１０高抵抗ｐ型領域、１２ｐ型ウェル領域、２６バックゲート電極、３０第１の端子、３２第２の端子、３４第３の端子、４０第１のスルーＭＯＳＦＥＴ，４２第２のスルーＭＯＳＦＥＴ，４４第１のシャントＭＯＳＦＥＴ，４６第２のシャントＭＯＳＦＥＴ

Claims

抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域と、
前記ｐ型半導体領域の表面に選択的に設けられたｐ型ウェル領域と、
前記ウェル領域の表面に選択的に設けられたｎ型のソース及びドレインと、
前記ソースと前記ドレインとの間の導通を制御するゲートと、
前記ｐ半導体領域に接続されたバックゲート電極と、
を有するＭＯＳＦＥＴを備えたことを特徴とする高周波スイッチ。
第１の端子と第２の端子との間に接続された第１のＭＯＳＦＥＴと、
前記第１の端子と第３の端子との間に接続された第２のＭＯＳＦＥＴと、
を備え、
前記第１及び第２のＭＯＳＦＥＴは、ゲート、ドレイン及びソースを有し、前記ゲートの電圧を制御することにより相補的に導通または非導通とされ、
前記ソース及び前記ドレインはｐ型ウェル領域の表面に選択的に設けられたｎ型半導体領域からなり、前記ウェル領域は抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域の表面に選択的に設けられ、
前記ｐ型半導体領域は、接地へ接続されたことを特徴とする高周波スイッチ。
前記第２の端子と接地との間に接続された第１のシャントＭＯＳＦＥＴと、
前記第３の端子と接地との間に接続された第２のシャントＭＯＳＦＥＴと、
をさらに備え、
前記第１及び第２のシャントＭＯＳＦＥＴは、ゲート、ドレイン及びソースを有し、前記ゲートの電圧を制御することにより相補的に導通または非導通とされ、
前記ソース及びドレインはｐ型ウェル領域の表面に選択的に設けられ、前記ｐ型ウェル領域は抵抗率が２５Ω・ｃｍ以上のｐ型半導体領域の表面に選択的に設けられ、
前記ｐ型半導体領域は、接地へ接続されたことを特徴とする請求項２記載の高周波スイッチ。
前記第１のシャントＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは同一のゲート電圧で制御され、
前記第２のシャントＭＯＳＦＥＴ及び前記第１のＭＯＳＦＥＴは同一のゲート電圧で制御されることを特徴とする請求項３記載の高周波スイッチ。
前記ｐ型半導体領域は、ポリシリコンを含むことを特徴とする請求項１〜４のいずれか１つに記載の高周波スイッチ。