JP2008147298A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】コントロールゲートとフローティングゲートとの間に形成される絶縁膜のエッチング時の素子分離絶縁膜のエッチングを抑制することができる半導体記憶装置の製造方法を得ること。
【解決手段】メモリセル形成領域上にトンネル絶縁膜ＴＩ、ポリシリコン膜１３および絶縁膜ＩＮを形成し、周辺回路形成領域上にゲート絶縁膜ＧＩを形成し、これら２つの領域上にポリシリコン膜１４を形成する工程と、ポリシリコン膜１４上に形成した所定の形状のハードマスクパターン５１を用いて、周辺回路形成領域のゲート絶縁膜ＧＩが露出するまで、メモリセル形成領域と周辺回路形成領域のポリシリコン膜１４をエッチングする工程と、周辺回路形成領域をレジスト５２で被覆し、メモリセル形成領域上で表面に露出した絶縁膜ＩＮをエッチングした後、表面に露出したポリシリコン膜１３，１４をエッチングする工程と、を含む。
【選択図】 図７−４

Description

この発明は、半導体記憶装置およびその製造方法に関し、特に、スタックゲート型の構造を有する電界効果型トランジスタとその製造方法に関するものである。

電気的にデータの書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラなどの小型携帯情報機器の記憶装置として急速に需要が拡大している。

このフラッシュメモリは、複数のフラッシュメモリセルがマトリクス状に配列して形成されるメモリセル部と、フラッシュメモリセルの動作制御を行なう周辺回路が形成される周辺回路部とを有する。メモリセル部における各フラッシュメモリセルとして、スタックゲート型の電界効果型トランジスタが形成されるものがある。このスタックゲート型の電界効果型トランジスタは、半導体基板中のウェル表面の所定の位置にトンネル絶縁膜、フローティングゲート、絶縁膜、コントロールゲートが順に積層されてなるゲート構造と、このゲート構造の線幅方向両側のウェル表面に形成されるソース／ドレイン領域と、を有する。ここで、ゲート構造中の絶縁膜は、下から順に第１酸化膜と、窒化膜と、第２酸化膜との積層構造を有するＯＮＯ（Oxide-Nitride-Oxide）膜が用いられるのが一般的である。一方の周辺回路部には、半導体基板中のウェル表面の所定の位置にゲート絶縁膜、ゲート電極が順に積層されてなるゲート構造と、このゲート構造の線幅方向両側のウェル表面に形成されるソース／ドレイン領域と、を有する電界効果型のトランジスタが形成される。

このようなフラッシュメモリの製造において、従来では、メモリセル部のコントロールゲートと周辺回路部のゲート電極（以下、周辺ゲートともいう）とを同時にエッチングすることで、コントロールゲートと周辺ゲートとをパターニングする方法が採用されていた。

ところで、近年の半導体記憶装置の微細化の進行に伴って、周辺回路部のトランジスタ性能（電流駆動能力）を高めるために、周辺ゲート絶縁膜は薄膜化される傾向にある。また、メモリセル部のフラッシュメモリセルに関しても、カップリング比を向上させるために、コントロールゲートとフローティングゲートとの間に形成される絶縁膜であるＯＮＯ膜の膜厚を薄くできないので、フローティングゲートの厚さを厚くする必要がある。

このような状況において、メモリセル部のフラッシュメモリセルのコントロールゲートと周辺回路部の周辺ゲートとを同時にエッチングしようとすると、周辺回路部の周辺ゲート絶縁膜上でポリシリコンのエッチングを止めると同時に、メモリセル部のコントロールゲートの深い場所（フローティングゲートとフローティングゲートとの間）に十分なエッチング量を与えるという両立が困難になるという問題点があった。すなわち、周辺ゲート絶縁膜の突き抜けの抑制と、コントロールゲートのエッチング残の抑制の両立が困難になる。そのため、従来では、周辺回路部の周辺ゲートとメモリセル部のフラッシュメモリセルのコントロールゲートとを別々にエッチングしていた。

図１０−１〜図１６−５は、半導体記憶装置としての一般的なフラッシュメモリの製造方法の従来例を示す図である。図１０−１〜図１０−５は、メモリセル部の製造方法の従来例を示す上面図であり、図１１−１〜図１１−５は、それぞれ図１０−１〜図１０−５に示されるメモリセル部におけるＡ−Ａ断面図であり、図１２−１〜図１２−５は、それぞれ図１０−１〜図１０−５に示されるメモリセル部におけるＢ−Ｂ断面図であり、図１３−１〜図１３−５は、それぞれ図１０−１〜図１０−５に示されるメモリセル部におけるＣ−Ｃ断面図であり、図１４−１〜図１４−５は、それぞれ図１０−１〜図１０−５に示されるメモリセル部におけるＤ−Ｄ断面図であり、図１５−１〜図１５−５は、周辺回路部の製造方法の従来例を示す上面図であり、図１６−１〜図１６−５は、それぞれ図１５−１〜図１５−５に示される周辺回路部におけるＥ−Ｅ断面図である。

まず、公知の方法によって、素子分離絶縁膜２が形成されたシリコンなどの半導体基板１上のメモリセル形成領域にはフラッシュメモリが形成され、周辺回路形成領域には周辺回路が形成される。メモリセル形成領域では、半導体基板１上にトンネル絶縁膜ＴＩとフローティングゲートＦＧとなるたとえばポリシリコン膜１３を堆積させ、このポリシリコン膜１３を素子分離絶縁膜２で分離される隣接する領域同士で接触しないように所定の形状にパターニングする。その上に、ＯＮＯ膜などの絶縁膜ＩＮと、コントロールゲートＣＧとなるたとえばポリシリコン膜１４を形成する。そして、コントロールゲートＣＧを形成する位置にハードマスクパターン５１を形成する（図１０−１、図１１−１、図１２−１、図１３−１図１４−１）。また、周辺回路形成領域では、図１６−１に示されるように、半導体基板１上にゲート絶縁膜ＧＩとポリシリコン膜１４を順に形成し、周辺ゲートを形成する位置にハードマスクパターン５１を形成する（図１５−１、図１６−１）。ここで、ポリシリコン膜１４とハードマスクパターン５１は、メモリセル形成領域と周辺回路領域とで同時に形成される。

ついで、ハードマスクパターン５１が形成された半導体基板１上の全面にレジスト５３を塗布し、周辺回路形成領域のみが露出するようにレジスト５３をエッチングする（図１０−２、図１１−２、図１２−２、図１３−２、図１４−２）。つまり、メモリセル形成領域は、レジスト５３によって被覆された状態となる。この状態で、周辺回路形成領域のハードマスクパターン５１をマスクとして、ゲート絶縁膜ＧＩが露出するまで、ポリシリコン膜１４をエッチングする（図１５−２、図１６−２）。これにより、周辺回路形成領域にはゲート電極ＧＥがパターニングされる。

メモリセル形成領域のレジスト５３を除去した後、再びハードマスクパターン５１が形成された半導体基板１上の全面にレジスト５４を塗布し、メモリセル形成領域のみが露出するようにレジスト５４をエッチングする（図１５−３、図１６−３）。つまり、周辺回路形成領域は、レジスト５４によって被覆された状態となる。この状態で、メモリセル形成領域のハードマスクパターン５１をマスクとして、絶縁膜ＩＮが露出するまで、ポリシリコン膜１４をエッチングする（図１０−３、図１１−３、図１２−３、図１３−３、図１４−３）。これによって、メモリセル形成領域にコントロールゲートＣＧが形成される。

続けて、メモリセル形成領域における絶縁膜ＩＮのエッチングを行う（図１０−４、図１１−４、図１２−４、図１３−４、図１４−４、図１５−４、図１６−４）。このとき、絶縁膜ＩＮはエッチングされるが、ポリシリコン膜１３はエッチングされない条件で、エッチングが行われる。そのため、素子分離絶縁膜２上に形成された絶縁膜ＩＮも除去される。さらに続けて、メモリセル形成領域のフラッシュメモリセルが形成されない位置におけるポリシリコン膜１３をエッチングする（図１０−５、図１１−５、図１２−５、図１３−５、図１４−５、図１５−５、図１６−５）。これによって、メモリセル形成領域にフローティングゲートＦＧが形成される。その後、周辺回路形成領域のレジスト５４を除去することによって、フラッシュメモリセルのゲート加工処理が終了する。そして、拡散層やサイドウォールの形成を従来公知の方法によって行うことによって、フラッシュメモリが製造される。

半導体記憶装置の微細化に伴って、スタックゲート型フラッシュメモリでは、メモリセル部のコントロールゲートＣＧと周辺回路部の周辺ゲートとの同時エッチングが困難になり、上述した図１０−１〜図１６−５に示したように、フォトリソグラフィ工程を別々に分けてエッチングせざるを得ない。その結果、フォトリソグラフィ工程と、レジスト除去工程が増えるので、プロセスコストが上昇すると同時に、異物増加の要因にもなり、プロセス歩留まりが低下するという問題点があった。

また、メモリセル部の絶縁膜ＩＮエッチング時には、図１１−４、図１２−４、図１３−４、図１４−４に示されるように、フラッシュメモリセルが形成されない位置におけるポリシリコン膜１３とポリシリコン膜１３との間の素子分離絶縁膜２もエッチングされてしまっていた。この素子分離絶縁膜２のエッチング量が多くなると、後工程のソース／ドレイン領域（拡散層）を形成するためのイオン注入工程において、この薄くなった素子分離絶縁膜２を注入種が突き抜ける可能性が高まり、素子分離絶縁膜２による分離間耐圧が低下する。その結果、ペアビット不良またはペアビット線不良などが発生し、フラッシュメモリの歩留まりを下げる要因となるという問題点もあった。

この発明は、上記に鑑みてなされたもので、微細化が進行した、スタックゲート型の電界効果型トランジスタで構成されるメモリセル部と、メモリセル部の動作制御を行う周辺回路部とを有する半導体記憶装置において、メモリセル部のコントロールゲートと周辺回路部の周辺ゲートとの同時エッチングを実現するとともに、コントロールゲートとフローティングゲートとの間に形成される絶縁膜のエッチング時の素子分離絶縁膜のエッチングも抑制することができる半導体記憶装置とその製造方法を得ることを目的とする。

上記目的を達成するため、この発明の一実施の形態による半導体記憶装置の製造方法によれば、まず、素子分離絶縁膜が形成された半導体基板のメモリセル形成領域上に、トンネル絶縁膜、素子分離絶縁膜の延在方向に沿って該素子分離絶縁膜を挟むようにパターニングされた第１のポリシリコン膜、および絶縁膜を形成し、また、半導体基板のメモリセル形成領域に隣接する周辺回路形成領域上にゲート絶縁膜を形成する。そして、メモリセル形成領域と周辺回路形成領域上に第２のポリシリコン膜を形成する。ついで、メモリセル形成領域と周辺回路形成領域の第２のポリシリコン膜上に形成した所定の形状のマスクを用いて、周辺回路形成領域のゲート絶縁膜が露出するまで、メモリセル形成領域と周辺回路形成領域の第２のポリシリコン膜をエッチングする。ついで、周辺回路形成領域をレジストで被覆し、メモリセル形成領域上で表面に露出した絶縁膜をエッチングした後、メモリセル形成領域上で表面に露出した第１と第２のポリシリコン膜をエッチングすることで、フローティングゲートとコントロールゲートとを形成する。

この発明の一実施の形態によれば、この周辺回路形成領域でゲート電極を形成するためのエッチング条件を、ゲート絶縁膜が突き抜けないような条件に設定することができる。また、周辺回路形成領域のゲート電極のエッチングと、メモリセル形成領域のコントロールゲートのエッチングを同じ工程で行うことができるので、フォトリソグラフィ工程を従来の製造方法のように追加することがなく、プロセスの歩留まりが向上するという効果を有する。さらに、フローティングゲートとなる第１のポリシリコン膜の間に残した第２のポリシリコン膜が絶縁膜のエッチング時にマスクとして機能するので、隣接するフローティングゲート間の下層にある素子分離絶縁膜のエッチングを防ぐことができるという効果も有する。その結果、後工程におけるメモリセル形成領域のイオン注入工程において、不純物原子が素子分離絶縁膜を突き抜け、素子分離絶縁膜の分離間耐圧の低下を抑制することができる。

以下に添付図面を参照して、この発明にかかる半導体記憶装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。

以下の説明では、半導体記憶装置として、スタックゲート型の電界効果型トランジスタからなる複数のフラッシュメモリセルがマトリクス状に配列して形成されるメモリセル部と、フラッシュメモリセルの動作制御を行う周辺回路が形成される周辺回路部とを有するフラッシュメモリを例に挙げて説明する。なお、フラッシュメモリには、ＮＯＲ型やＮＡＮＤ型などの種類が存在するが、メモリセル部にスタックゲート型の電界効果型トランジスタが用いられるものであれば、どのような種類のフラッシュメモリにもこの実施の形態を適用することが可能である。

図１−１〜図１−３は、この発明にかかる半導体記憶装置のメモリセル部の構成を模式的に示す図であり、図２−１〜図２−２は、この発明にかかる半導体記憶装置の周辺回路部の構成を模式的に示す図である。図１−１は、半導体記憶装置のメモリセル部の上面図であり、図１−２は、図１−１のＡ−Ａ断面図であり、図１−３は、図１−１のＣ−Ｃ断面図である。また、図２−１は、半導体記憶装置の周辺回路部の上面図であり、図２−２は、図２−１のＥ−Ｅ断面図である。より具体的には、図１-２と図２−１は、ワード線に垂直な方向の断面の状態を模式的に示しており、図１−３は、ワード線に平行な方向の断面の状態を模式的に示している。

半導体記憶装置は、シリコンなどの半導体基板１上にメモリセル部１０と周辺回路部３０とが形成される。図１−１〜図１−３に示されるように、メモリセル部１０には、スタックゲート型の電界効果型トランジスタが形成される。つまり、ＳｉＯ₂膜などの素子分離絶縁膜２で素子分離された半導体基板１中のウェル表面の所定の位置には、トンネル絶縁膜ＴＩ、フローティングゲートＦＧ、絶縁膜ＩＮ、コントロールゲートＣＧが順に積層されてなるスタックゲート構造と、フローティングゲートＦＧ、絶縁膜ＩＮおよびコントロールゲートＣＧの線幅方向の両側側面に形成されるシリコン窒化膜などからなるサイドウォールＳＷと、スタックゲート構造の線幅方向両側のウェル表面に形成されるソース／ドレイン領域と、を有するスタックゲート型の電界効果型トランジスタがフラッシュメモリセルとして形成される。ここで、トンネル絶縁膜ＴＩは、ＳｉＯ₂膜などからなり、フローティングゲートＦＧとコントロールゲートＣＧとは、ポリシリコン膜などからなる。また、絶縁膜ＩＮは、ＳｉＯ₂膜などからなる第１酸化膜と、Ｓｉ₃Ｎ₄膜などからなる窒化膜と、ＳｉＯ₂膜などからなる第２酸化膜との積層構造を有するＯＮＯ膜などによって構成される。

ここで、図１−３に示されるように、ワード線に平行な方向のフラッシュメモリセルの断面において、素子分離絶縁膜２の表面の位置が、絶縁膜ＩＮが形成されている位置とそれ以外の位置とでほぼ同じであることを特徴とする。

また、図２−１〜図２−２に示されるように、周辺回路部３０には、通常の電界効果型トランジスタが形成される。つまり、ＳｉＯ₂膜などの素子分離絶縁膜２で素子分離された半導体基板１中のウェル表面の所定の位置にＳｉＯ₂膜などからなるゲート絶縁膜ＧＩ、ポリシリコンなどからなるゲート電極ＧＥが順に積層されてなる周辺ゲート構造と、ゲート電極ＧＥの線幅方向の両側側面に形成されるシリコン窒化膜などからなるサイドウォールと、この周辺ゲート構造の線幅方向両側のウェル表面に形成されるソース／ドレイン領域と、を有する電界効果型のトランジスタが形成される。

なお、このような半導体記憶装置は、周辺回路部３０におけるゲート絶縁膜ＧＩの厚さが３０Å以下であり、メモリセル部１０におけるフローティングゲートＦＧの膜厚が１，２００Å以上である構造を有する半導体記憶装置に対して有効である。

つぎに、このような構成を有する半導体記憶装置の製造方法について説明する。図３−１〜図９−４は、この発明にかかる半導体記憶装置の製造方法の手順を模式的に示す図である。図３−１〜図３−４は、メモリセル部の製造方法のこの実施の形態による手順を示す上面図であり、図４−１〜図４−４は、それぞれ図３−１〜図３−４に示されるメモリセル部におけるＡ−Ａ断面図であり、図５−１〜図５−４は、それぞれ図３−１〜図３−４に示されるメモリセル部におけるＢ−Ｂ断面図であり、図６−１〜図６−４は、それぞれ図３−１〜図３−４に示されるメモリセル部におけるＣ−Ｃ断面図であり、図７−１〜図７−４は、それぞれ図３−１〜図３−４に示されるメモリセル部におけるＤ−Ｄ断面図である。また、図８−１〜図８−４は、周辺回路部の製造方法のこの実施の形態による手順を示す上面図であり、図９−１〜図９−４は、それぞれ図８−１〜図８−４に示される周辺回路部におけるＥ−Ｅ断面図である。なお、以下の説明では、メモリセル部１０を形成する半導体基板１上の領域をメモリセル形成領域といい、周辺回路部３０を形成する半導体基板１上の領域を周辺回路形成領域という。

まず、従来公知の方法によって、メモリセル形成領域では、トンネル絶縁膜ＴＩ上に形成されたポリシリコン膜１３を所定の形状にパターニングし、その上に絶縁膜ＩＮとコントロールゲートＣＧとなるポリシリコン膜１４を形成する。さらに、ポリシリコン膜１４上には所定の（ワード線の）形状にパターニングされたハードマスクパターン５１が形成される（図３−１、図４−１、図５−１、図６−１、図７−１）。また、周辺回路形成領域では、ゲート絶縁膜ＧＩ上にポリシリコン膜１４が形成され、さらにその上に所定の（ワード線の）形状にパターニングされたハードマスクパターン５１が形成される（図８−１、図９−１）。なお、ポリシリコン膜１４とハードマスクパターン５１とは、メモリセル形成領域と周辺回路形成領域とで同時に形成される。

具体的には、以下のような手順で、図３−１、図４−１、図５−１、図６−１、図７−１、図８−１、図９−１に示される状態を得る。最初に、半導体基板１上の所定の領域にＳＴＩ（Shallow Trench Isolation）法などの方法で素子分離絶縁膜２を形成し、イオン注入によって素子分離絶縁膜２で区画された領域に所定の導電型のウェルを形成する。ついで、周辺回路形成領域をレジストでマスクして、たとえば熱酸化法によってメモリセル形成領域のウェル表面にトンネル絶縁膜ＴＩを形成する。トンネル絶縁膜ＴＩと素子分離絶縁膜２上にポリシリコン膜１３を堆積し、素子分離絶縁膜２を介して隣接するウェル間でポリシリコン膜１３同士が接触しないようにフォトリソグラフィ技術とエッチング技術によってパターニングを行う。その後、ポリシリコン膜１３をパターニングした半導体基板１上にＯＮＯ膜からなる絶縁膜ＩＮを形成する。

周辺回路形成領域上のマスクを除去した後、メモリセル形成領域をレジストでマスクして、たとえば熱酸化法によって周辺回路形成領域のウェル表面にゲート絶縁膜ＧＩを形成する。メモリセル形成領域のマスクを除去した後、メモリセル形成領域の絶縁膜ＩＮ上と周辺回路形成領域のゲート絶縁膜ＧＩ上と素子分離絶縁膜２上にポリシリコン膜１４を形成する。さらに、ポリシリコン膜１４上にＴＥＯＳ（TetraEthyl OrthoSilicate）酸化膜を形成し、フォトリソグラフィ技術とドライエッチングによってＴＥＯＳ酸化膜を所定の（ワード線の）形状にパターニングして、ハードマスクパターン５１を形成する。これによって、図３−１、図４−１、図５−１、図６−１、図７−１、図８−１、図９−１に示される構造が得られる。

ついで、ハードマスクパターン５１をマスクとして、メモリセル形成領域のポリシリコン膜１４と周辺回路形成領域のポリシリコン膜１４とをドライエッチングにより同時にエッチングする（図３−２、図４−２、図５−２、図６−２、図７−２、図８−２、図９−２）。このとき、エッチングは、周辺回路形成領域におけるゲート絶縁膜ＧＩが露出するまで行われる。この状態では、メモリセル形成領域の隣接するスタックゲート構造間に挟まれるポリシリコン膜１４はハーフエッチングの状態となる（図５−２）。ここで、スタックゲート間に残るハーフエッチング状態のポリシリコン膜１４の膜厚は、フローティングゲートＦＧとなるポリシリコン膜１３の厚さよりも薄くなるように、オーバエッチングする。また、このときのエッチングは、シリコン酸化膜やシリコン窒化膜に比してポリシリコン膜の選択比が大きくなるような条件で行われるため、図４−２や図７−２に示されるように、絶縁膜ＩＮはエッチングストッパ膜として機能する。これによって、周辺回路形成領域には、ゲート電極ＧＥが形成される。

その後、半導体基板１上の全面にレジストを塗布し、メモリセル形成領域のみがレジストで被覆されるようにパターニングを行う。そして、所定の導電型の不純物原子を、周辺回路形成領域にイオン注入する。これにより、周辺回路形成領域のゲート電極ＧＥとハードマスクパターン５１をマスクとして、ゲート電極ＧＥの線幅方向両側のウェル表面にソース／ドレイン領域１２となる拡散層が形成される。

ついで、メモリセル形成領域上のレジストを除去した後、半導体基板１上の全面にレジスト５２を塗布し、周辺回路形成領域のみがレジスト５２で被覆されるようにパターニングを行う（図８−３、図９−３）。その後、図３−２、図４−２、図５−２、図６−２、図７−２で形成されたコントロールゲートＣＧとハードマスクパターン５１をマスクとして、ドライエッチングにより絶縁膜ＩＮをエッチングする（図３−３、図４−３、図５−３、図６−３、図７−３）。このときのエッチングは、ポリシリコン膜に比してシリコン酸化膜やシリコン窒化膜の選択比が大きくなるような条件で行われるため、表面上に絶縁膜ＩＮ（ＯＮＯ膜）が露出した箇所のみエッチングが行われる。つまり、図４−２のスタックゲート構造間に露出した絶縁膜ＩＮや図７−２のフラッシュメモリセルが形成されない位置でポリシリコン膜１３上に露出した絶縁膜ＩＮのみがエッチングされ、図４−３や図７−３のようになる。一方、図５−２のスタックゲート構造間のハーフエッチング状態のポリシリコン膜１４が露出した部分や、図７−２のポリシリコン膜１３とポリシリコン膜１３との間のポリシリコン膜１４が露出した部分では、エッチングがほとんど進まず、図５−３や図７−３に示されるようにそのままの状態となる。

図７−３に示されるように、フラッシュメモリセルが形成されないポリシリコン膜１４が除去された位置において、ポリシリコン膜１３とポリシリコン膜１３との間のポリシリコン膜１４は、絶縁膜ＩＮのエッチングによって除去されることがないので、そのポリシリコン膜１４の下層に存在する素子分離絶縁膜２は除去（エッチング）されない。すなわち、ポリシリコン膜１４がマスクの役割を果たす。

ついで、周辺回路形成領域上に形成したレジスト５２を除去せずに、引き続いてメモリセル形成領域のフラッシュメモリセルが形成されない位置におけるポリシリコン膜１３のエッチングを行う（図３−４、図４−４、図５−４、図６−４、図７−４、図８−４、図９−４）。このときのエッチングは、シリコン酸化膜やシリコン窒化膜に比してポリシリコン膜の選択比が大きくなるような条件で行われるため、表面が露出したポリシリコン膜１３，１４のみが除去される。これによって、フローティングゲートＦＧが形成される。また、フローティングゲートＦＧ（ポリシリコン膜１３）とフローティングゲートＦＧ（ポリシリコン膜１３）との間のポリシリコン膜１４の厚さは、エッチングされるべきポリシリコン膜１３の厚さに比べて薄いので、ポリシリコン膜１３のエッチング時に自己整合的に同時に除去される。

具体的には、図４−３に示されるようにスタックゲート構造間で表面が露出しているポリシリコン膜１３が、図４−４に示されるようにトンネル絶縁膜ＴＩが露出するまでエッチングされる。また、図５−３に示されるようにスタックゲート構造間で表面が露出しているポリシリコン膜１４は、図５−４に示されるように絶縁膜ＩＮが露出するまでエッチングされる。さらに、図７−３に示されるように、フラッシュメモリセルが形成されない位置でのポリシリコン膜１３，１４の表面が露出している部分では、図７−４に示されるように、トンネル絶縁膜ＴＩと素子分離絶縁膜２が露出するまでエッチングされる。これにより、メモリセル形成領域においてスタックゲート構造が形成される。

その後、従来公知の方法によってメモリセル形成領域のスタックゲート構造の線幅方向両側のウェル表面に所定の導電型の不純物原子をイオン注入して、ソース／ドレイン領域となる拡散層を形成する。また、メモリセル形成領域のスタックゲート構造と周辺回路形成領域の周辺ゲート構造の線幅方向両側にサイドウォールＳＷを形成する。そして、フラッシュメモリとして機能させるために必要な多層配線処理などを公知の技術によって行い、フラッシュメモリが製造される。なお、図３−４、図４−４、図５−４、図６−４、図７−４、図８−４、図９−４より後の処理は、従来公知の方法によって行われるので、その説明を省略する。

この実施の形態によれば、周辺回路形成領域の電界効果型トランジスタのゲート電極を形成するためにポリシリコン膜１４をエッチングする際に、同時にメモリセル形成領域におけるコントロールゲートＣＧとなるポリシリコン膜１４もエッチングするようにした。このとき、フローティングゲートＦＧとなる隣接するポリシリコン膜１３間に、ポリシリコン膜１３よりも薄くポリシリコン膜１４を残すようにエッチングを行うようにした。その結果、この周辺回路形成領域でゲート電極ＧＥを形成するためのエッチング条件を、ゲート絶縁膜ＧＩが突き抜けないような条件に設定することができる。

また、従来では、周辺回路形成領域のゲート電極ＧＥのエッチングと、メモリセル形成領域のコントロールゲートＣＧのエッチングを別々の工程で実施していたが、この実施の形態では、両者を同じ工程で行うことができるので、フォトリソグラフィ工程を従来の製造方法のように追加することがない。その結果、プロセスの歩留まりが向上するという効果を有する。

さらに、隣接するフローティングゲートＦＧとなるポリシリコン膜１３の間に残したポリシリコン膜１４が絶縁膜ＩＮのエッチング時にマスクとして機能するために、フローティングゲートＦＧとフローティングゲートＦＧとの間の下層にある素子分離絶縁膜２のエッチングを防ぐことができる。また、フローティングゲートＦＧを形成する際のポリシリコン膜１３のエッチング時は、ポリシリコン膜１４の残りの部分の直下の絶縁膜ＩＮでエッチングが止まり、フローティングゲートＦＧとフローティングゲートＦＧとの間の下層の素子分離絶縁膜２のエッチングを防ぐことができる。その結果、素子分離絶縁膜２が除去されることを防ぐ。これにより、後工程におけるメモリセル形成領域のイオン注入工程において、不純物原子が素子分離絶縁膜２を突き抜け、素子分離絶縁膜２の分離間耐圧の低下を抑制することができる。そして、フラッシュメモリの製造の歩留まりが向上するという効果を有する。

以上のように、この発明にかかる半導体記憶装置の製造方法は、スタックゲート型の電界効果型トランジスタをメモリセル部に有し、通常の電界効果型トランジスタを周辺回路部に有する半導体記憶装置に有用である。

この発明にかかる半導体記憶装置のメモリセル部の上面図である。 図１−１のＡ−Ａ断面図である。 図１−１のＢ−Ｂ断面図である。 この発明にかかる半導体装置の周辺回路部の上面図である。 図２−１のＣ−Ｃ断面図である。 メモリセル部の製造方法のこの実施の形態による手順を示す上面図である（その１）。 メモリセル部の製造方法のこの実施の形態による手順を示す上面図である（その２）。 メモリセル部の製造方法のこの実施の形態による手順を示す上面図である（その３）。 メモリセル部の製造方法のこの実施の形態による手順を示す上面図である（その４）。 図３−１に示されるメモリセル部におけるＡ−Ａ断面図である（その１）。 図３−２に示されるメモリセル部におけるＡ−Ａ断面図である（その２）。 図３−３に示されるメモリセル部におけるＡ−Ａ断面図である（その３）。 図３−４に示されるメモリセル部におけるＡ−Ａ断面図である（その４）。 図３−１に示されるメモリセル部におけるＢ−Ｂ断面図である（その１）。 図３−２に示されるメモリセル部におけるＢ−Ｂ断面図である（その２）。 図３−３に示されるメモリセル部におけるＢ−Ｂ断面図である（その３）。 図３−４に示されるメモリセル部におけるＢ−Ｂ断面図である（その４）。 図３−１に示されるメモリセル部におけるＣ−Ｃ断面図である（その１）。 図３−２に示されるメモリセル部におけるＣ−Ｃ断面図である（その２）。 図３−３に示されるメモリセル部におけるＣ−Ｃ断面図である（その３）。 図３−４に示されるメモリセル部におけるＣ−Ｃ断面図である（その４）。 図３−１に示されるメモリセル部におけるＤ−Ｄ断面図である（その１）。 図３−２に示されるメモリセル部におけるＤ−Ｄ断面図である（その２）。 図３−３に示されるメモリセル部におけるＤ−Ｄ断面図である（その３）。 図３−４に示されるメモリセル部におけるＤ−Ｄ断面図である（その４）。 周辺回路部の製造方法のこの実施の形態による手順を示す上面図である（その１）。 周辺回路部の製造方法のこの実施の形態による手順を示す上面図である（その２）。 周辺回路部の製造方法のこの実施の形態による手順を示す上面図である（その３）。 周辺回路部の製造方法のこの実施の形態による手順を示す上面図である（その４）。 図８−１に示される周辺回路部におけるＥ−Ｅ断面図である（その１）。 図８−２に示される周辺回路部におけるＥ−Ｅ断面図である（その２）。 図８−３に示される周辺回路部におけるＥ−Ｅ断面図である（その３）。 図８−４に示される周辺回路部におけるＥ−Ｅ断面図である（その４）。 メモリセル部の製造方法の従来例を示す上面図である（その１）。 メモリセル部の製造方法の従来例を示す上面図である（その２）。 メモリセル部の製造方法の従来例を示す上面図である（その３）。 メモリセル部の製造方法の従来例を示す上面図である（その４）。 メモリセル部の製造方法の従来例を示す上面図である（その５）。 図１０−１に示されるメモリセル部におけるＡ−Ａ断面図である（その１）。 図１０−２に示されるメモリセル部におけるＡ−Ａ断面図である（その２）。 図１０−３に示されるメモリセル部におけるＡ−Ａ断面図である（その３）。 図１０−４に示されるメモリセル部におけるＡ−Ａ断面図である（その４）。 図１０−５に示されるメモリセル部におけるＡ−Ａ断面図である（その５）。 図１０−１に示されるメモリセル部におけるＢ−Ｂ断面図である（その１）。 図１０−２に示されるメモリセル部におけるＢ−Ｂ断面図である（その２）。 図１０−３に示されるメモリセル部におけるＢ−Ｂ断面図である（その３）。 図１０−４に示されるメモリセル部におけるＢ−Ｂ断面図である（その４）。 図１０−５に示されるメモリセル部におけるＢ−Ｂ断面図である（その５）。 図１０−１に示されるメモリセル部におけるＣ−Ｃ断面図である（その１）。 図１０−２に示されるメモリセル部におけるＣ−Ｃ断面図である（その２）。 図１０−３に示されるメモリセル部におけるＣ−Ｃ断面図である（その３）。 図１０−４に示されるメモリセル部におけるＣ−Ｃ断面図である（その４）。 図１０−５に示されるメモリセル部におけるＣ−Ｃ断面図である（その５）。 図１０−１に示されるメモリセル部におけるＤ−Ｄ断面図である（その１）。 図１０−２に示されるメモリセル部におけるＤ−Ｄ断面図である（その２）。 図１０−３に示されるメモリセル部におけるＤ−Ｄ断面図である（その３）。 図１０−４に示されるメモリセル部におけるＤ−Ｄ断面図である（その４）。 図１０−５に示されるメモリセル部におけるＤ−Ｄ断面図である（その５）。 周辺回路部の製造方法の従来例を示す上面図である（その１）。 周辺回路部の製造方法の従来例を示す上面図である（その２）。 周辺回路部の製造方法の従来例を示す上面図である（その３）。 周辺回路部の製造方法の従来例を示す上面図である（その４）。 周辺回路部の製造方法の従来例を示す上面図である（その５）。 図１５−１に示される周辺回路部におけるＥ−Ｅ断面図である（その１）。 図１５−２に示される周辺回路部におけるＥ−Ｅ断面図である（その２）。 図１５−３に示される周辺回路部におけるＥ−Ｅ断面図である（その３）。 図１５−４に示される周辺回路部におけるＥ−Ｅ断面図である（その４）。 図１５−５に示される周辺回路部におけるＥ−Ｅ断面図である（その５）。

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
１０ メモリセル部
１１ スタックゲート構造
１２，３２ ソース／ドレイン領域
１３，１４ ポリシリコン膜
３０ 周辺回路部
３１ ゲート構造
ＣＧ コントロールゲート
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＦＧ フローティングゲート
ＩＮ 絶縁膜
ＳＷ サイドウォール
ＴＩ トンネル絶縁膜

Claims (6)

1. 素子分離絶縁膜で区画された半導体基板上の所定の位置にトンネル絶縁膜、フローティングゲート、絶縁膜およびコントロールゲートの積層体からなるスタックゲート構造が形成され、このスタックゲート構造の線幅方向両側の前記半導体基板表面にソース／ドレイン領域が形成されたスタックゲート型の電界効果型トランジスタがフラッシュメモリセルとしてマトリクス状に前記半導体基板上に配置されたメモリセル部と、
   素子分離絶縁膜で区画された前記半導体基板上の所定の位置にゲート絶縁膜およびゲート電極の積層体からなる周辺ゲート構造が形成され、この周辺ゲート構造の線幅方向両側の前記半導体基板表面にソース／ドレイン領域が形成された電界効果型トランジスタを含む、前記メモリセル部に隣接して形成される周辺回路部と、
   を備え、
   前記メモリセル部の前記素子分離絶縁膜の上面は、該素子分離絶縁膜内でほぼ同じ高さを有し、前記素子分離絶縁膜上には、該素子分離絶縁膜を挟んで形成される前記スタックゲート構造の前記絶縁膜が形成されることを特徴とする半導体記憶装置。
2. 素子分離絶縁膜が形成された半導体基板のメモリセル形成領域上に、トンネル絶縁膜、前記素子分離絶縁膜の延在方向に沿って該素子分離絶縁膜を挟むようにパターニングされた第１のポリシリコン膜、および絶縁膜を形成し、前記半導体基板の前記メモリセル形成領域に隣接する周辺回路形成領域上にゲート絶縁膜を形成し、さらに前記メモリセル形成領域と前記周辺回路形成領域上に第２のポリシリコン膜を形成する第１の工程と、
   前記メモリセル形成領域と前記周辺回路形成領域の前記第２のポリシリコン膜上に、所定の形状のマスクを形成する第２の工程と、
   前記マスクを用いて、前記周辺回路形成領域の前記ゲート絶縁膜が露出するまで、前記メモリセル形成領域と前記周辺回路形成領域の前記第２のポリシリコン膜をエッチングする第３の工程と、
   前記周辺回路形成領域をレジストで被覆する第４の工程と、
   前記メモリセル形成領域上で表面に露出した前記絶縁膜をエッチングする第５の工程と、
   前記メモリセル形成領域上で表面に露出した前記第１と第２のポリシリコン膜をエッチングして、フローティングゲートとコントロールゲートとを形成する第６の工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。
3. 前記第３の工程では、前記メモリセル形成領域上のエッチングされた隣接する前記第２のポリシリコン膜間の前記絶縁膜上に前記第２のポリシリコン膜を残存させる条件で、前記第１のポリシリコン膜のエッチングを行うことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
4. 前記第５の工程では、前記メモリセル形成領域上のエッチングされた隣接する前記第２のポリシリコン膜間の前記絶縁膜上に残存した前記第２のポリシリコン膜をマスクとして、表面に露出した前記絶縁膜のエッチングを行うことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
5. 前記第３の工程では、前記メモリセル形成領域上のエッチングされた隣接する前記第２のポリシリコン膜間の前記絶縁膜上に残存した前記第２のポリシリコン膜の膜厚が、前記第１のポリシリコン膜の膜厚よりも小さくなるようにエッチングを行うことを特徴とする請求項２〜４のいずれか１つに記載の半導体記憶装置の製造方法。
6. 前記第６の工程では、前記素子分離絶縁膜上に形成された前記絶縁膜をエッチングストッパ膜として、表面に露出した前記第１と第２のポリシリコン膜のエッチングを行うことを特徴とする請求項５に記載の半導体記憶装置の製造方法。

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