JP2008091357A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】製造コストの低減に寄与する半導体装置の構造及び、その製造方法を提供すること。
【解決手段】本発明は、積層基板に半導体チップを実装してなる半導体装置において、前記積層基板内に形成された内層導体パターンと；前記半導体チップが搭載されるチップ搭載領域において、前記内層導体パターン上に厚さ方向に延出成形された延出導体部と；前記チップ搭載領域において、前記積層基板を削ることによって形成され、前記半導体チップが収容される座繰り部とを備えている。そして、前記座繰り部内において、前記延出導体部を介して前記半導体チップと前記内層導体パターンとが同電位に接続される。
【選択図】図４

Description

本発明は、座繰り構造を有する半導体装置及びその製造方法に関する。特に、ＣＯＢ（Chip On Board）基板にＳＯＩ（Silicon On Insulator）タイプの半導体チップを実装してなる半導体装置及び、その製造方法に関する。
図８及び図９は、従来の半導体装置の製造工程の一部を示す断面図である。図８に示すように、２枚のコア基材４，６の間にプリプレグ２を挟み込んだ構造の積層基板には、Ｃｕからなる内層導体パターン１０が形成されている。また、コア基材４，６には、ブラインドバイアホール３０が形成され、その内部には穴埋め樹脂３２が充填されている。コア基材４，６の表面にはＣｕからなる外層導体パターン８が形成されている。
次に、図９に示すように、例えば、特開平８−１９２３０９号公報に開示されているような座繰り加工（内層削り出し）用ルータを用いて座繰り１４を形成する。この時、ルータのビットが内層１０の表面に丁度到達した時点で切削を停止する。これによって、内層の表面を均一に露出させることができる。その後、座繰り１４内に半導体チップ（図示せず）を実装する。
特開平８−１９２３０９号公報
特開平１０−２１４９２２号公報にも、基板の凹部に半導体チップを実装する構造が開示されている。
特開平１０−２１４９２２号公報
しかしながら、座繰り加工（内層削り出し）用ルータを用いて座繰りを形成する際に、ルータのビットが内層の表面に到達した時点で切削を停止する制御は困難であり、精度の高い機械が必要であった。このため、製造コストの上昇を招いていた。
本発明は上記のような状況に鑑みて成されたものであり、製造コストの低減に寄与する半導体装置の構造を提供することを目的とする。
また、製造コストの低減に寄与する半導体装置の製造方法を提供することを他の目的とする。
本発明の第１の態様は、積層基板に半導体チップを実装してなる半導体装置において、前記積層基板内に形成された内層導体パターンと；前記半導体チップが搭載されるチップ搭載領域において、前記内層導体パターン上に厚さ方向に延出成形された延出導体部と；前記チップ搭載領域において、前記積層基板を削ることによって形成され、前記半導体チップが収容される座繰り部とを備えている。そして、前記座繰り部内において、前記延出導体部を介して前記半導体チップ裏面と前記内層導体パターンとが同電位に接続される。
また、本発明の第２の態様は、積層基板に形成された座繰り内に半導体チップを実装してなる半導体装置の製造方法において、内層導体パターンを有する前記積層基板を用意する工程と；前記半導体チップが搭載されるチップ搭載領域において、前記内層導体パターン上に導電性材料からなる延出導体部を厚さ方向に延びるように形成する工程と；前記チップ搭載領域において、前記積層基板を削ることによって前記半導体チップが収容される座繰り部を形成する工程と；前記座繰り部に半導体チップを実装する工程とを含む。そして、前記座繰り部を形成する際に、前記延出導体部の一部を削るが、前記内層導体パターンまで削らないようにする。また、前記延出導体部を介して前記半導体チップ裏面と前記内層導体パターンとが同電位に接続される。
本発明においては、延出導体部の途中で座繰り加工を停止することができるため、従来に比べて切削加工の位置制御を精密に行う必要が無くなる。すなわち、座繰り部を切削する際の深さ方向のマージンを確保できる。その結果、比較的安価な（精度の高くない）機械を使用することができ、製造コストの低減を図ることが可能となる。
また、半導体チップの底面に配置する延出導体部の位置を選択することにより、半導体チップの底面配線の自由度が向上するというメリットもある。
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１、図２及び図４は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図３は、本発明の第１実施例に係る半導体装置の構造を説明するために使用される斜視図である。
本実施例に係る半導体装置の製造に際しては、図１に示すような構造体を予め用意する。複数のインナーバイアホール（延出導体部）１１２を有するコア基板（両面板）１０２の上下両面にプレプレグ１０４，１０６が設けられている。コア基板１０２の厚みは、プリプレグ１０４，１０６の厚みよりも大きく設定されている。
コア基板１０２の上下面にはＣｕからなる内層パターン１１０が形成されている。座繰り（１１４）を設けてダイスボンドするエリア内の複数のインナーバイアホール１１２は、全て内層パターン１１０で連結されており、全て同一電位とすることができる構造となっている。プリプレグ１０４，１０６の表面には、Ｃｕからなる外層導体パターン１０８が形成されている。
次に、図２に示すように、座繰り加工（内層削り出し）用ルータを用いて座繰り１０４を、ダイスボンドエリアに形成する。この時、ルータのビットがインナーバイアホール１１２の途中まで達し、内層パターン１１０に達する前に切削を停止する。図３は、図２の段階での構造を上方から観察した様子を示す。
ここで、コア基板１０２の厚みが、プリプレグ１０４，１０６の厚みよりも大きいため、コア基板１０２の途中で切削加工を停止するのが容易となり、ルータの加工制御がより容易となる。また、ダイスボンドエリアに複数のインナーバイアホール１１２を形成することにより、より確実にチップ半導体チップ１２０裏面と電位を一致させることができる。
次に、図４に示すように、座繰り１１４内に導電性ダイスボンド１２２を介してＳＯＩタイプの半導体チップ１２０を実装する。その後、半導体チップ１２０と外層パターン１０８とをボンディングワイヤー１２４にて接続する。
上述のように、本実施例においては、インナーバイアホール１１２の途中で座繰り加工を停止する構造であるため、従来に比べて切削加工の位置制御を精密に行う必要が無くなる。すなわち、座繰り部を切削する際の深さ方向のマージンを確保できる。その結果、比較的安価な（精度の高くない）機械を使用することができ、製造コストの低減を図ることが可能となる。
また、半導体チップ１２０の底面に配置するバイアホール１１２の位置を選択することにより、半導体チップ１２０の底面配線の自由度が向上するというメリットもある。
図５〜図７は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。本実施例に係る半導体装置の製造に際しては、図５に示すような構造体を用意する。上下２枚のコア基板（両面板）２０４，２０６の間にプレプレグ２０２を挟み込むような基板構造となっている。プリプレグ２０２の厚みは、コア基板２０４，２０６の厚みよりも大きく設定されている。
プリプレグ２０２の上下面にはＣｕからなる内層パターン２１０が形成されている。座繰り（２１４）を設けてダイスボンドするエリアには、銀ペーストからなる複数の導電性バンプ（延出導体部）２１２が設けられ、これら導電性バンプ２１２は、全て内層パターン２１０で連結されており、全て同一電位とすることができる構造となっている。コア基板２０４，２０６の表面には、Ｃｕからなる外層導体パターン２０８が形成されている。導電性バンプ２１２の高さは、プリプレグ２０２の厚みの範囲内でできるだけ高く形成することが好ましい。
プリプレグ２０４，２０６には、ブラインドバイアホール２３０が形成されており、その内部には樹脂２３２が充填されている。
次に、座繰り加工（内層削り出し）用ルータを用い、図６に示すように、ダイスボンドエリアに座繰り２０４を形成する。この時、ルータのビットが導電性バンプ２１２の途中まで達し、内層パターン２１０に達する前に切削を停止する。
ここで、プリプレグ２０２の厚みが、コア基板２０４，２０６の厚みよりも大きいため、プリプレグ２０２の途中で切削加工を停止するのが容易となり、ルータの加工制御がより容易となる。また、ダイスボンドエリアに複数の導電性バンプ２１２を形成することにより、より確実にチップ半導体チップ（２２０）裏面と電位を一致させることができる。
次に、図７に示すように、座繰り２１４内に導電性ダイスボンド２２２を介してＳＯＩタイプの半導体チップ２２０を実装する。その後、半導体チップ２２０と外層パターン２０８とをボンディングワイヤー２２４にて接続する。
上述のように、本実施例においては、導電性バンプ２１２の途中で座繰り加工を停止する構造であるため、従来に比べて切削加工の位置制御を精密に行う必要が無くなる。すなわち、座繰り部を切削する際の深さ方向のマージンを確保できる。その結果、比較的安価な（精度の高くない）機械を使用することができ、製造コストの低減を図ることが可能となる。
また、半導体チップ２２０の底面に配置する導電性バンプ２１２の位置を選択することにより、半導体チップ２２０の底面配線の自由度が向上するというメリットもある。
更に、ブラインドバイアホール２３０を１層−２層間と、３層−４層間とに形成できるため、上述した第１実施例に比べて、基板配線密度を向上させることが可能となる。
以上、本発明の実施の形態例及び実施例について本発明が理解できるように幾つかの例に基づいて説明したが、本発明は、当該技術に従事するものにとって明らかなように、これらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
各実施例においては、４層の積層基板を例にとって説明しているが、本発明は他の積層数の基板にも適用可能である。また、第２実施例においては導電性バンプ２１２を用いているが、線上の導電性物質を用いることも可能である。内層パターンから厚さ方向上方に延びる導電性物質であることが重要である。
図１は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。 図２は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。 図３は、本発明の第１実施例に係る半導体装置の構造を説明するために使用される斜視図である。 図４は、本発明の第１実施例に係る半導体装置の構造を示す断面図である。 図５は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。 図６は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。 図７は、本発明の第２実施例に係る半導体装置の構造を示す断面図である。 図８は、従来の半導体装置の製造工程の一部を示す断面図である。 図９は、従来の半導体装置の製造工程の一部を示す断面図である。
符号の説明
１０２，２０４，２０６ コア基板
１０４，１０６，２０２ プリプレグ
１０８，２０８ 外層パターン
１１０，２１０ 内層パターン
１１２ インナーバイアホール
１１４，２１４ 座繰り
１２０，２２０ 半導体チップ
２１２ 導電性バンプ
２３０ ブラインドバイアホール

Claims (20)

  1. 積層基板に半導体チップを実装してなる半導体装置において、
    前記積層基板内に形成された内層導体パターンと；
    前記半導体チップが搭載されるチップ搭載領域において、前記内層導体パターン上に厚さ方向に延出成形された延出導体部と；
    前記チップ搭載領域において、前記積層基板を削ることによって形成され、前記半導体チップが収容される座繰り部とを備え、
    前記座繰り部内において、前記延出導体部を介して前記半導体チップと前記内層導体パターンとが同電位に接続されることを特徴とする半導体装置。
  2. 前記延出導体部は、インナーバイアホールであることを特徴とする請求項１に記載の半導体装置。
  3. 前記インナーバイアホールは、上下をプリプレグ層に挟まれたコア基板層に形成されることを特徴とする請求項２に記載の半導体装置。
  4. 前記コア基板層の厚さは、前記プリプレグ層の厚さより大きいことを特徴とする請求項３に記載の半導体装置。
  5. 前記インナーバイアホールは、前記チップ搭載領域に複数形成されていることを特徴とする請求項２，３又は４に記載の半導体装置。
  6. 前記延出導体部は、導電性バンプであることを特徴とする請求項１に記載の半導体装置。
  7. 前記導電性バンプは、上下をコア基板層に挟まれたプリプレグ層に形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記コア基板層には、ブラインドバイアホールが形成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記積層基板は、ＣＯＢ基板であることを特徴とする請求項１，２，３，４，５，６，７又は８に記載の半導体装置。
  10. 前記半導体チップは、ＳＯＩタイプのチップであることを特徴とする請求項１，２，３，４，５，６，７，８又は９に記載の半導体装置。
  11. 積層基板に形成された座繰り内に半導体チップを実装してなる半導体装置の製造方法において、
    内層導体パターンを有する前記積層基板を用意する工程と；
    前記半導体チップが搭載されるチップ搭載領域において、前記内層導体パターン上に導電性材料からなる延出導体部を厚さ方向に延びるように形成する工程と；
    前記チップ搭載領域において、前記積層基板を削ることによって前記半導体チップが収容される座繰り部を形成する工程と；
    前記座繰り部に半導体チップを実装する工程とを含み、
    前記座繰り部を形成する際に、前記延出導体部の一部を削るが、前記内層導体パターンまで削らないようにし、
    前記延出導体部を介して前記半導体チップと前記内層導体パターンとが同電位に接続されることを特徴とする半導体装置の製造方法。
  12. 前記延出導体部は、インナーバイアホールであることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記インナーバイアホールは、上下をプリプレグ層に挟まれたコア基板層に形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記コア基板層の厚さは、前記プリプレグ層の厚さより大きいことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記インナーバイアホールは、前記チップ搭載領域に複数形成されていることを特徴とする請求項１２，１３又は１４に記載の半導体装置の製造方法。
  16. 前記延出導体部は、導電性バンプであることを特徴とする請求項１１に記載の半導体装置の製造方法。
  17. 前記導電性バンプは、上下をコア基板層に挟まれたプリプレグ層に形成されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記コア基板層には、ブラインドバイアホールが形成されていることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記積層基板は、ＣＯＢ基板であることを特徴とする請求項１１，１２，１３，１４，１５，１６，１７又は１８に記載の半導体装置の製造方法。
  20. 前記半導体チップは、ＳＯＩタイプのチップであることを特徴とする請求項１１，１２，１３，１４，１５，１６，１７，１８又は１９に記載の半導体装置の製造方法。
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