JP2008087441A - 階調制御装置及び方法 - Google Patents

Abstract

【課題】２進数の階調値からのビットの重み付けを、簡素な回路構成で実現することにより、階調の高速印刷処理を可能とする階調制御装置を提供する。
【解決手段】画像を構成する１ドットラインの各ドット毎の階調を表す階調データを格納するメモリ５１と、階調データと比較するための比較元データを予め格納する比較元データ格納レジスタ５３と、階調データと比較元データを比較する回路５２２，５２３と、階調データに対応する重み付けデータを予め格納する重み付けデータ格納レジスタ５４と、重み付けデータ格納レジスタの各ビットにセットされた値を、切替信号により選択し出力する回路５２１と、階調データと比較元データの比較結果と、切替信号により選択された重み付けレジスタのビットセット値との論理積を演算する回路５２４と、各回路の動作を１ドット毎に切り替える回路とを備える。
【選択図】図６

Description

本発明は、サーマルプリンタ等に適用して好適な階調制御装置に関する。

従来、ＰＯＳ端末等に接続される小型サーマルプリンタにおいて、一般的な感熱紙を使って発券されるレシート印刷に、通常の売上登録結果と明細表示のほかに商品広告や販促メッセージを表示することがある。

その商品広告や販促メッセージを階調印刷により実現する方法が幾つかあるが、明細表示の印刷とは異なり、階調印刷は処理データが多いために、階調印刷部分を高速印刷処理することは困難であった。

この階調印刷方法に関して以下の従来技術がある。

まず、階調度に応じて同じドットを複数回印加する階調印刷方法は、階調数が多くなるに従い、サーマルヘッドへの転送も多くなるため印字速度を遅くしなければならない問題があった（特許文献１参照）。

次に、２進数の階調値表現のままヘッドへ通電データとして転送し、通電時間自体に重み付けを行う階調印刷方法は、１階調毎の通電時間の差がデータ転送時間に制限されてしまうという問題があった（特許文献２参照）。

この問題を解決する階調印刷方法として、サーマルヘッドへの物理的転送時間に依存せず、最小通電時間および階差の最小値を決定できる階調印刷方法は、２進数の階調値を予め判別し、その各ビット毎の重み付けられた通電時間の一部を適宜変更することで可能としている（特許文献３参照）。

図１を用いて特許文献３の方法を説明する。例えば４ビットで表現される１６階調の２進数データを取得した場合、各ビットを各ビットプレーン（Ｔ３、Ｔ２、Ｔ１、Ｔ０ｉ）としてＲＡＭ上に展開する。この時、ビット０の値を検査して０であればビットプレーンＴｉに１をセットし、ビット０が１であれば０をセットする。この操作を１ドットラインの全ドットに対して行った後、ビットプレーンＴｉ、Ｔ０ｉ、Ｔ１、Ｔ２、Ｔ３の順にサーマルヘッドに転送して印加動作を行う。

各ビットプレーンの通電時間は２進数データの各ビット重みに依存し、２のべき乗×最小階差となる通電時間で与えられる。本例の場合、最小階差を１６μｓｅｃに設定しており、４ビットの２進数であることからビットプレーンＴ３は１２８μｓｅｃ、ビットプレーンＴ２は６４μｓｅｃ、ビットプレーンＴ１は３２μｓｅｃとなる。ここでビットプレーンＴ０ｉに関しては最小階差値である１６μｓｅｃではなく、初期通電時間Ｔｉが予め加えられた値としておく。本例の場合は初期通電時間Ｔｉは１００μｓｅｃであり故にＴ０ｉは１１６μｓｅｃ（＝１００μｓｅｃ＋１６μｓｅｃ）となる。一方、ビットプレーンＴｉについても通電し、この通電時間を１００μｓｅｃとする。この状態で前記の通りビット０の値を判断し、ビットプレーンＴ０ｉ及びビットプレーンＴｉ内の各ビットを決定することによりサーマルヘッドへの物理的転送時間が如何なる時間であっても、それに制限されずに最小階差１６μｓｅｃ（＝１１６μｓｅｃ−１００μｓｅｃ）の階調制御が可能となる。

図２は、本方法でのタイムチャートを示す。例として４階調と５階調での通電パルス（サーマルヘッドへのシリアルデータとして転送される各ビットプレーンの値）を示す。
特開平１１−１１５２３４号公報 特開平０４−２２０３５８号公報 特開２００４−２５５８１４号公報

しかしながら、特許文献３の問題点として、（１）１ドットラインの全ドットに対する各ビットプレーンの展開処理時間は、必ず１ドットラインの搬送時間内に処理が完了する必要があり、搬送時間内に処理が完了しない場合（見込まれる場合）は、印字速度を遅くしなくてはならない問題があった。（２）階差を小さくすることでビットプレーン数が増えるため、上記の展開処理時間が増すことになる問題があった。

上記（１）（２）のように、本方法においては階調印刷が、ビットプレーンの展開処理時間によって高速印刷化できないという問題があった。

図３は、本方法のタイムチャートを示す。例として１ドットラインの搬送時間を２４０ｍｍ／ｓ、１ ｍｍ中に８ドットとした場合、２４０ｍｍ／ｓ×８ｄｏｔ／ｍｍ＝１９２０ｄｏｔ／ｓとなり、１ドットラインの時間はその逆数を取って約５２０μｓとなる。この５２０μｓの時間内に今まさに印加するべき各ビットプレーンデータのパラレル／シリアル変換（サーマルヘッドＬＳＩ内の処理）を行い、サーマルヘッドに転送することはもちろんのことであるが、同時に次ドットラインの各ビットプレーンの展開処理をも行う必要がある。

本展開処理時間が４８０μｓであるとすると、他の処理時間例えば他の割り込み処理時間等も行う本５２０μｓ中に処理を行う必要があるため、２４０ｍｍ／ｓ以上の高速印字処理を行えないという問題が発生する。各ビットプレーンが増えることで本ビットプレーンの処理時間が増大するため、同様に高速印字処理が行えない問題が発生する。

そこで本発明は、２進数の階調値からのビットの重み付けを、簡素な回路構成で実現することにより、ビット展開処理時間に左右されることなく、階調の高速印刷処理を可能とする階調制御装置及び方法を提供することを目的とする。

上述の課題を解決するため、本発明は、階調を有する画像データを処理する階調制御装置であって、画像を構成する１ドットラインの各ドット毎の階調を表す階調データを格納するメモリと、前記階調データと比較するための比較元データを予め格納する比較元データ格納レジスタと、前記階調データと前記比較元データを比較する回路と、前記階調データに対応する重み付けデータを予め格納する重み付けデータ格納レジスタと、前記重み付けデータ格納レジスタの各ビットにセットされた値を、切替信号により選択し出力する回路と、前記階調データと前記比較元データの比較結果と、切替信号により選択された重み付けレジスタのビットセット値との論理積を演算する回路と、前記各回路の動作を１ドット毎に切り替える回路とを備えることを特徴とする。

以上の構成によって、濃度階調を有する画像データについて、２進数で表現された階調値を予め設定された値と比較して、その設定値毎に予め設定された重み付け値との論理積を演算することで、処理時間を大幅に短縮して更なる高速印字化を行うことができる。

本発明による第１の効果は、階調印刷において１ドットライン搬送時間内に処理すべき次ドットラインのパターン生成処理を、従来のファームウェア生成からハードウェア生成にすること、すなわちサーマルヘッドへの物理的転送時間でパターン生成を行う制御をすることによって、処理時間を大幅に短縮し、階調の高速印刷化を実現できることである。

本発明による第２の効果は、上記第１の効果が、階調ビット数に関わらず実現できることである。

次に、本発明の最良の形態について図面を参照して説明する。本発明は、階調データとそれを比較する比較元データおよびその重み付け（通電パルス）制御を、ファームウェア処理からハードウェア（回路）処理化することを特徴とする。

図４は、本発明の概略構成を示すブロック図である。

ＣＰＵ４１は、ＲＯＭ４２に格納されたプログラムに従い、受信した１ドットライン分の２進数データをサーマルヘッドインターフェースＬＳＩ４４の内部に設けられた比較演算回路４４１の印字データ格納メモリに順次転送を行う。

ＲＯＭ４２は、２進数の比較元データ、およびその各比較元データに対する重み付けデータ値が格納されている。

ＲＡＭ４３は、ワークＲＡＭとして使用される。ＲＡＭ受信バッファ４６は、ホストコンピュータまたは他の画像形式から２進数に変換する手段から受信される２進数形式の元データが一時的に格納される。

サーマルヘッドインターフェースＬＳＩ４４は、内部に比較演算回路４４１とタイマ回路４４２、およびヘッド制御信号生成回路４４３を有す。

比較演算回路４４１は、受信した１ドットライン分の階調データを格納するメモリ（バッファ）と、比較元データを格納するレジスタおよびその比較元データに対する重み付けを設定するレジスタがある。比較演算回路４４１は、階調データと比較元データの比較を行うと共に、その結果と重み付けデータとの論理積を演算した結果を印字データとしてサーマルヘッド４５に出力する。

タイマ回路４４２は、２進数で表現されたｎビットの階調データの各ビットに対して重み付けられた通電時間を設定値としてカウントし、後段のヘッド制御信号生成回路４４３にそのタイミングを与える。ヘッド制御信号生成回路４４１は、タイマ回路４４２により生成された印加タイミングに従い、サーマルヘッド４５のタイミング制御を行うと共に、比較演算回路４４１に重み付けを切り替えるためのタイミング信号（データラッチ）および格納されている階調データを切り替えるためのタイミング信号（シフトクロック）を与える。

サーマルヘッド４５は、発熱素子４５２により感熱紙に対して熱エネルギーを与え発色させる機構部を持つ。

シフトレジスタ４５１は、発熱素子４５２が持つ素子数に対応するビット長を持ち、比較演算回路４４１より出力されるシリアルデータ（２値の印字データ）を、ヘッド制御信号生成回路４４１により生成されたシフトクロックにより順次シフトした後、同じく生成されるデータラッチ信号により、発熱素子４５２の発熱体全素子に向けて並列にラッチする。

次に本発明の動作について図を参照して説明する。

図５は、比較演算回路４４１に設ける比較器のブロック図を示す。印字データ格納メモリ５１には２進数の階調データが格納される。比較元データ格納レジスタ５３には比較する２進数の元データが格納され、比較元データ格納レジスタ５３に対する各ビットプレーン値の重み付けを重み付けデータ格納レジスタ５４に設定する。それらを比較器５２により比較し印字データとして出力する。

図６は、比較器５２の内部構成を示す。例えば４ビットで表現される１６階調の２進数データを取得した場合、印字データ格納メモリに２進数データをそのまま格納する。この時、比較する４ビットの２進数の元データが比較元データ格納レジスタに予めセットされている。比較元データは、階調データの階調範囲に属する階調値である。印字データ格納メモリに格納された階調データと比較元データ格納レジスタにセットされている値とをＡＮＤ回路５２２及びＯＲ回路５２３によってビット比較し、同値であった場合に１を出力する。

また、比較元データ格納レジスタに予めセットされている値に対する重み付けが重み付けデータ格納レジスタに予めセットされている。これは、特許文献３でいうところのビットプレーン（通電パルス）に該当し、重み付けデータ格納レジスタの各ビットは、セレクタ５２１に入力される切替信号によって、演算される該当ビットが選択される。

先の印字データと比較元データとの比較結果と、先の重み付けデータ格納レジスタの該当ビットとの論理積（ＡＮＤ回路５２４）を演算し、印字データとなる通電パルス時間を出力する比較器を保有することで、ファームウェア処理では１階調値に対し数クロック〜数十クロック費やされていた処理時間が、１クロックで演算可能となり、全体（１ドットラインのドット数ｎ）の処理時間を大幅に短縮することが可能となる。

図７は、例として４階調データの比較結果を示す。ホストコンピュータより４階調データを受信し、印字データ格納メモリにそのまま格納される。

従って印字データ格納メモリには、４階調を示す２進数の０１００が格納される。比較元データ格納レジスタには予め４階調である２進数０１００がセットされている。また、重み付けデータ格納レジスタには、予め４階調時に通電すべきビットプレーンが決められており、その重み付けがセットされている。４階調時の重み付けは、１００１０である。本重み付けは、切替信号であるデータラッチ信号が入力される度にビットシフトする。つまり、最初はビットＲ４が選択されており、データラッチ信号が入る度にＲ３、Ｒ２、・・・と切り替わっていくこととなる。

出力印字データは、階調データと比較元データの比較結果と、重み付けデータ値との論理積である。まず本例では、階調データと比較元データは４階調同士で一致しているため１が出力される。重み付けデータ値は、最初にビットプレーンＴｉに該当するＲ４が選択されており、その値は１であるため印字データは、１が出力される。次にデータラッチ信号により、ビットプレーンＴ０であるＲ３が選択される。Ｒ３は０であるため印字データとしては０が出力される。同様にデータラッチ信号が入力される度にＲ２、Ｒ１、Ｒ０と切り替わる。本例では、図に示す通りの通電パルスが出力される。この通電パルス時間は、タイマ回路４４２によって制御される。なお、比較の順序（Ｒ４から始めるか、Ｒ０から始めるか）は上記の限りではない。

上記図７では、比較元データレジスタを一つとして扱ったが、比較元データ分だけレジスタを保有することで階調データに対して同時に並行して比較元データを処理することが可能となる。

図８は、一例として、１ドットライン分の格納データメモリを有し、また比較元データレジスタ及び重み付けデータ格納レジスタが各々１６個のレジスタを保有した場合の回路を示す。

また図９は、具体例として、階調データが、１ドット目（Ｄｏｔ１）４階調、２ドット目（Ｄｏｔ２）５階調、３ドット目（Ｄｏｔ３）９階調、・・・ｎ（一例として４３２）ドット目（Ｄｏｔｎ）１０階調とした時の回路図を、図１０は、タイムチャートおよび印字データ結果を記載する。

データ格納レジスタに格納された階調データを順次ロードするタイミング信号を、サーマルヘッドに転送するシフトクロックとすることで、図１０のタイムチャートに記載したように、シリアルデータＰＴｉ、ＰＴ０、ＰＴ１・・・というサーマルヘッドへの物理的転送時間で階調データの階差データ（重み付けデータ）を生成し、転送することが可能となる。

ここで、１ドットラインが多ドットであった場合、前述のように物理的転送時間に影響することから全体の通電時間に影響及ぼす（通電時間が延びる）ことが考えられるが、本問題は、図１１、図１２に示すように、サーマルヘッドへのデータ転送入力数を複数に分割することで、物理的転送時間を短縮することができる。

図１１は、サーマルヘッドのシリアルデータ入力数が３つある場合の構成例を示し、図１２はそのタイムチャートである。この場合サーマルヘッドは、１ドットラインのｎドットを３分割して入力し、ｎドット数を同時印加して用紙を発色させるサーマルヘッドである。例えば１ドットラインｎ＝４３２ドットの３入力サーマルヘッドの場合、シリアルデータは、１〜１４４ドット、１４５ドット〜２８８ドット、２８９ドット〜４３２ドットと分割して転送する必要がある。印字データ格納メモリは、４３２ドット分つまり５４バイト分のメモリを用意する。ここで使用するサーマルヘッドが３入力と認識（例えば、初期段階にサーマルヘッドの入力数を設定するレジスタを保有することで認識可能）した場合、印字データ格納メモリ５４バイトを３分割し、各メモリエリアを１８バイトづつに分割することを可能とする。比較器ブロックは、ブロック１が、１ドット〜１４４ドットの１８バイトについて、ブロック２が１４５ドット〜２８８ドットの１８バイトについて、ブロック３が２８９ドット〜４３２ドットの１８バイトについて、各ドットの通電パルスを生成する。３入力とした場合、１入力で５７．６μｓ（クロック７．５ＭＨｚの場合）の転送時間（通電パルス生成時間）であるところを１９．６μｓ（クロック７．５ＭＨｚの場合）とすることが可能となる。サーマルヘッドの仕様が向上し、クロックの向上や、入力数の増加が伴えば更に転送時間（通電パルス生成時間）が短縮されることとなる。

なお、図１１の例では比較器ブロック（ＣＯＭＰ ＢＬＯＣＫ）を３つとし、印字データ格納メモリを３分割しているが、分割数は上記の限りではない。

また、印字データ格納メモリの分割数つまりサーマルヘッドの仕様（データ入力数）等については予め設定するレジスタを保有することができるものとする。

また、上記では階調データを４ビット構成で説明してきたが、ビット構成が多くなっても、比較器５２内の階調データと比較元データを比較する各ビット単位に設けた論理積を追加するのみであるため、ビットが増えても同構成のまま対応することが可能であることから、階調データのビット数も上記の限りではない。

以上のように簡素な回路構成でかつ物理的転送時間においてパターン生成処理が可能となったことで、従来の問題であったファームウェアによる次パターン生成の処理時間を無くすことができ、高速印刷処理が可能となる。

本発明は、サーマルヘッドを有し、一般的な感熱紙に階調印刷を行うプリンタ及びそのプリンタを搭載したＰＯＳ端末に利用することができる。また、２進数のビットデータより階調の重み付けをし、階調印刷を行うプリンタ及びそのプリンタを搭載したＰＯＳ端末に利用することができる。さらに階調の重みを印加時間でコントロールする階調プリンタ及びそのプリンタを搭載したＰＯＳ端末に利用することができる。

従来の階調印刷方法を説明する図である。 従来の階調印刷方法のタイムチャートである。 従来の階調印刷方法のタイムチャートである。 本発明の概略構成を示すブロック図である。 比較演算回路４４１に設ける比較器のブロック図である。 比較器５２の内部構成図である。 ４階調データの比較結果を示す図である。 １６個のレジスタを保有した場合の回路を示す図である。 階調データを入力した場合の回路を示す図である。 階調データを順次ロードするタイムチャートである。 シリアルデータ入力数が３つある場合の例を示す構成図である。 シリアルデータ入力数が３つある場合のタイムチャートである。

符号の説明

４１ ＣＰＵ
４２ ＲＯＭ
４３ ＲＡＭ
４４ サーマルヘッドインターフェースＬＳＩ
４５ サーマルヘッド
４６ ＲＡＭ受信バッファ
４４１ 比較演算回路
４４２ タイマ回路
４４３ ヘッド制御信号生成回路
５１ 印字データ格納メモリ
５２ コンパレータ
５３ 比較元データ格納レジスタ
５４ 重み付けデータ格納レジスタ
５２１ セレクタ

Claims (8)

1. 階調を有する画像データを処理する階調制御装置であって、
   画像を構成する１ドットラインの各ドット毎の階調を表す階調データを格納するメモリと、
   前記階調データと比較するための比較元データを予め格納する比較元データ格納レジスタと、
   前記階調データと前記比較元データを比較する回路と、
   前記階調データに対応する重み付けデータを予め格納する重み付けデータ格納レジスタと、
   前記重み付けデータ格納レジスタの各ビットにセットされた値を、切替信号により選択し出力する回路と、
   前記階調データと前記比較元データの比較結果と、切替信号により選択された重み付けレジスタのビットセット値との論理積を演算する回路と、
   前記各回路の動作を１ドット毎に切り替える回路とを備えることを特徴とする階調制御装置。
2. 前記比較元データは、前記階調データの階調範囲に属する階調値であることを特徴とする請求項１に記載の階調制御装置。
3. 前記重み付けデータは、前記階調データに対応する通電パルス時間であることを特徴とする請求項１に記載の階調制御装置。
4. 前記階調制御装置の構成を並列に複数有し、入力データを分割してそれぞれの構成毎に分けて並列処理することを特徴とする請求項１に記載の階調制御装置。
5. 階調を有する画像データを処理する階調制御方法であって、
   メモリに格納され、画像を構成する１ドットラインの各ドット毎の階調を表す階調データと、比較元データ格納レジスタに予め格納され、前記階調データと比較するための比較元データを比較するステップと、
   重み付けデータ格納レジスタに予め格納され、前記階調データに対応する重み付けデータの各ビットにセットされた値を、切替信号により選択し出力するステップと、
   前記階調データと前記比較元データの比較結果と、切替信号により選択された重み付けレジスタのビットセット値との論理積を演算するステップと、
   前記各ステップの処理を１ドット毎に切り替えるステップとを含むことを特徴とする階調制御方法。
6. 前記比較元データが、前記階調データの階調範囲に属する階調値であることを特徴とする請求項５に記載の階調制御方法。
7. 前記重み付けデータが、前記階調データに対応する通電パルス時間であることを特徴とする請求項５に記載の階調制御方法。
8. 入力データを分割し、分割された各階調データに対して前記各処理ステップを並列処理することを特徴とする請求項５に記載の階調制御方法。

Images