JP2008072027A - 半導体装置 - Google Patents

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Abstract

【課題】ソースインダクタンスの低減を図るとともに、ＦＥＴチップの反りと機械的強度の低下を抑えることが可能な半導体装置を提供する。
【解決手段】化合物半導体からなる基板１と、基板１の表面上に形成される半導体層２と、それぞれ半導体層２上に形成される複数のゲート電極３、複数のソース電極４、及び複数のドレイン電極５と、基板１側からソース電極４の裏面に到達するバイアホール６と、バイアホール６内壁及び基板１の裏面に形成され、複数のソース電極４を接続するグランド電極７と、ソース電極４の表面側に形成され、複数のソース電極４を接続する第１のエアーブリッジ配線１３を備える。
【選択図】図２

Description

本発明は、例えば高周波電力増幅素子として用いられる電界効果トランジスタなどの半導体装置に関する。
近年、大電力用のインバータ回路やスイッチング素子などの高機能化に伴い、電界効果トランジスタ（以下Field Effect Transistor：ＦＥＴと記す）において、さらなる高周波特性、信頼性の向上が要求されている。
一般に、ＧａＡｓ−ＦＥＴにおいては、ソース電極とグランド電極とをバイアホールを通して接続する方法により、ソースインダクタンスの低減を図っている。例えば、特許文献１において、図１（ｂ）などに記載されているように、主面上にソース電極１１２、ゲート電極１１３、ドレイン電極１１４がそれぞれ形成された半導体基板１１１の裏面側よりソース電極１１２に到達するバイアホール１１６が形成されており、ソース電極１１２は、このバイアホール１１６内部及び半導体基板１１１裏面に形成された金メッキ層１１５により接地されている。
このように、各ソース電極をバイアホールにおいて接続することにより、ソースインダクタンスの低減を図ることができる。しかしながら、バイアホールの形成により、機械的強度が低下するため、特許文献１において、垂直方向の応力に対して機械的強度を向上させるために、バイアホールの位置を交互にずらす手法が提案されている。
しかしながら、近年、このようなＦＥＴに用いられる半導体基板は、バイアホールのアスペクト比、ＦＥＴの放熱特性を考慮して、数十μｍ程度まで薄化されており、さらに、グランド電極の金属層が厚くなると、上述の手法では、垂直方向の応力を十分に緩和することができず、ハンドリング性の低下、ＦＥＴチップの割れなどによる歩留りの低下を抑えることが困難であるという問題がある。
特開２００４−５５８６９号公報
本発明は、ソースインダクタンスの低減を図るとともに、ＦＥＴチップの反りと機械的強度の低下を抑えることが可能な半導体装置を提供することを目的とするものである。
本発明の一態様によれば、化合物半導体からなる基板と、基板の表面上に形成される半導体層と、それぞれ半導体層上に形成される複数のゲート電極、複数のソース電極、及び複数のドレイン電極と、基板側からソース電極の裏面に到達するバイアホールと、バイアホール内壁及び基板の裏面に形成され、複数のソース電極を接続するグランド電極と、ソース電極の表面側に形成され、複数のソース電極を接続する第１のエアーブリッジ配線を備えることを特徴とする半導体装置が提供される。
本発明の一実施態様によれば、ソース電極がバイアホールにより接続された半導体装置において、ソースインダクタンスの低減を図るとともに、ＦＥＴチップの反りと機械的強度の低下を抑えることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
（実施形態１）
図１に本実施形態の半導体装置であるＦＥＴ素子の上面図を、図２にそのＡ−Ａ’断面図を示す。図に示すように、例えば数１０μｍまで薄く研削されたＧａＡｓからなる基板１上に半導体層２が形成されており、その表面に、ゲート電極３を挟んで交互にソース電極４、ドレイン電極５が平行に配列されたマルチフィンガー構造を有している。ソース電極４、ドレイン電極５は、例えばＰｔ／ＡｕＧｅなどのメタル層によりオーミックコンタクトを形成した後、例えばＡｕ／Ｐｔ／Ｔｉなどのメタル層が積層された構造を有している。基板１には、ソース電極４に到達するバイアホール６が形成されており、その内壁及び基板１裏面にはＡｕメッキにより形成された例えば５〜３０μｍ厚のグランド電極７が形成されている。
ゲート電極３は、ゲート配線８を介して外部とボンディングされ入出力するためのゲートパッド９と接続されている。また、ソース電極３、ドレイン電極４は、ゲート配線５或いはＳｉＮ層などのパシベーション膜（図示せず）と接することなく、Ａｕメッキにより形成された例えば５〜３０μｍ厚のエアーブリッジ配線１０により、それぞれ外部とボンディングされるソースパッド１１、ドレインパッド１２と接続されている。さらに、隣接するソース電極３を接続するように、Ａｕメッキにより形成されたエアーブリッジ配線１３が形成されている。
これらエアーブリッジ配線１０、１３は、浮遊容量が発生しないように、ゲート電極２との間に十分な距離を有している。また、エアーブリッジ配線１０、１３と、グランド電極６は、同程度の厚さのＡｕメッキ層により構成されている。
上述したように、各ソース電極４は、基板１裏面側より形成されたバイアホール６においてグランド電極７と接続され、基板１表面側において、グランド電極７と同程度の厚さを有するエアーブリッジ配線１３により、隣接するソース電極４を接続される。そして、このような構成により、ソース電極４とグランド電極７の接触面積を減少させることなく、ソースインダクタンスが低減されるとともに、半導体基板が薄化し、グランド電極の金属層が厚膜化した場合においても、ソース電極４の上下に厚いＡｕ層が形成されることにより、垂直方向の応力を十分に緩和することができるため、ＦＥＴチップの反りを防止することができるとともに、機械的強度を高めることが可能となる。従って、半導体装置の製造プロセス中、或いは基板、ＦＥＴチップのハンドリング時に、基板に垂直方向から応力が加わった際に、基板、ＦＥＴチップの割れが抑制され、歩留まりを向上させることが可能となる。
尚、エアーブリッジ配線１２は、エアーブリッジ配線１０や、他のボンディング配線などの金属配線の形成時に、併せてメッキ法などを用いて形成することができるため、その形成のために新たな工程を設ける必要はない。
このような構成は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）の他、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）や、ＭＯＳＦＥＴ（Metal oxide、semiconductor field effect transistor）などのＦＥＴ素子に用いられる。そして、これらＦＥＴ素子を構成要素とするモノシリックマイクロ波集積回路に適用し、例えば電力変換装置として用いられる。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
本発明の一態様によるＦＥＴ素子の上面図。 図１のＡ−Ａ’段面図。
符号の説明
１…基板、２…半導体層、３…ゲート電極、４…ソース電極、５…ドレイン電極、６…バイアホール、７…グランド電極、８…ゲート配線、９…ゲートパッド、１０、１３…エアーブリッジ配線、１１…ソースパッド、１２…ドレインパッド

Claims (5)

  1. 化合物半導体からなる基板と、
    前記基板の表面上に形成される半導体層と、
    それぞれ前記半導体層上に形成される複数のゲート電極、複数のソース電極、及び複数のドレイン電極と、
    前記基板側から前記ソース電極の裏面に到達するバイアホールと、
    前記バイアホール内壁及び前記基板の裏面に形成され、複数の前記ソース電極を接続するグランド電極と、
    前記ソース電極の表面側に形成され、複数の前記ソース電極を接続する第１のエアーブリッジ配線を備えることを特徴とする半導体装置。
  2. 前記ソース電極及び前記ドレイン電極は、前記ゲート電極を挟んで交互に形成され、
    外部回路と接続されるためのボンディングパッドと、
    前記ソース電極及び前記ドレイン電極と、前記ボンディングパッド間を接続する第２のエアーブリッジ配線を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のエアーブリッジ配線及び前記グランド電極は、隣接する前記ソース電極を接続することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記グランド電極、前記第１のエアーブリッジ配線及び前記第２のエアーブリッジ配線は、Ａｕメッキにより形成されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記基板はＧａＡｓ基板であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
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