JP2008071816A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】リードフレームのアイランドと、アイランド上に搭載されるチップとを絶縁することのできる技術を提供する。
【解決手段】リードフレーム5のアイランド5a上に第1絶縁ペースト材6aを載せて、ここにn型の導電性を示す基板からなるダミーチップ4を貼り付け、続いてダミーチップ4上に第2絶縁ペースト材6bを載せた後、ここにp型の導電性を示す基板からなり、集積回路が形成されたチップ3を集積回路が形成された回路形成面を上にして貼り付け、続いてチップ3の回路形成面に形成されたボンディングパッド7と、リードフレーム5のアイランド5a及びリード5bとをワイヤ8で接続する。
【選択図】図6
【解決手段】リードフレーム5のアイランド5a上に第1絶縁ペースト材6aを載せて、ここにn型の導電性を示す基板からなるダミーチップ4を貼り付け、続いてダミーチップ4上に第2絶縁ペースト材6bを載せた後、ここにp型の導電性を示す基板からなり、集積回路が形成されたチップ3を集積回路が形成された回路形成面を上にして貼り付け、続いてチップ3の回路形成面に形成されたボンディングパッド7と、リードフレーム5のアイランド5a及びリード5bとをワイヤ8で接続する。
【選択図】図6
Description
本発明は、半導体装置の製造技術に関し、特に、半導体チップをリードフレーム上に搭載するマウンティング工程に適用して有効な技術に関するものである。
リードフレームのアイランド上にチップを搭載するマウンティング工程では、例えば銀メッキされたアイランド上に銀ペースト樹脂を載せて、ここにチップを軽く押しつけて接着する、または金メッキされたアイランドとチップとの間に金テープの小片を挟み、金とシリコンとの共晶を作るなどの方法により、リードフレームのアイランドにチップが貼り付けられている(例えば非特許文献1参照)。また、例えばLOC(Lead On Chip)実装等のリードフレームとチップとの絶縁が要求されるパッケージでは、絶縁フィルムが貼り付けられたリードフレームが用いられており、インナーリードの下に絶縁フィルムを介してチップが取り付けられている(非特許文献2及び3参照)。
菊池正典著、「半導体のすべて」、日本実業出版社、1998年10月25日、p.144−145 "ニュースリリース、1992年11月18日、LOC実装用絶縁フィルム付きリードフレームの量産開始"、[online]、[平成18年8月16日検索]、インターネット<URL:http://www2.hitachi-cable.co.jp/apps/hnews.nsf/n1992> "日立化成工業株式会社>製品紹介>機能性材料関連製品>機能性樹脂・材料>高耐熱接着絶縁材"、[online]、[平成18年8月16日検索]、インターネット<URL: http://www.hitachi-chem.co.jp/japanese/products/aprm/008.html>
菊池正典著、「半導体のすべて」、日本実業出版社、1998年10月25日、p.144−145 "ニュースリリース、1992年11月18日、LOC実装用絶縁フィルム付きリードフレームの量産開始"、[online]、[平成18年8月16日検索]、インターネット<URL:http://www2.hitachi-cable.co.jp/apps/hnews.nsf/n1992> "日立化成工業株式会社>製品紹介>機能性材料関連製品>機能性樹脂・材料>高耐熱接着絶縁材"、[online]、[平成18年8月16日検索]、インターネット<URL: http://www.hitachi-chem.co.jp/japanese/products/aprm/008.html>
チップの回路形成面に形成されたボンディングパッドと、リードフレームのリードとをワイヤ、例えば金細線によって接続することにより、チップに形成された集積回路と外部との間で電気信号のやり取りを行うことができる。ところで、近年、リードフレームのリードの形状を変更することなく、ボンディングパッドの配置を自在に変更したいという顧客側からの要求があり、そのため、リードフレームのアイランド及びリードの電位をボンディングパッドの配置に応じて変更することが必要とされている。
そこで、本発明者らは、リードフレームのアイランドの電位を変更可能とするために、アイランド上に、絶縁ペースト材を介してチップを搭載して、アイランドとチップとを絶縁する方法を検討した。しかしながら、この方法では、アイランドと、アイランドに絶縁ペースト材を介して貼り付けられたチップとの間でリーク電流が生じ、製品不良が発生するという問題が生じた。また、絶縁フィルムを介してチップを搭載して、アイランドとチップとを絶縁する方法では、製品の温度サイクル試験において、絶縁フィルムの軟化(弾性率の変化)に起因したワイヤの剥がれが発生することもある。
本発明の目的は、リードフレームのアイランドと、アイランド上に搭載されるチップとを絶縁することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、リードフレームのアイランド上に絶縁ペースト材を載せて、ここに第1の導電型を示す基板からなるダミーチップを貼り付け、続いてダミーチップ上に絶縁ペースト材を載せた後、ここに第1の導電型とは異なる第2の導電型を示す基板からなり、集積回路が形成されたチップを集積回路が形成された回路形成面を上にして貼り付け、続いてチップの回路形成面に形成されたボンディングパッドと、リードフレームのアイランド及びリードとをワイヤで接続する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
リードフレームのアイランドと、アイランド上に搭載されるチップとを絶縁することができる。
本実施の形態においては、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の一実施の形態による半導体装置の製造方法を図1〜図8を用いて工程順に説明する。図1は、本実施の形態による半導体装置の製造方法の工程図、図2は、本実施の形態によるダイシング工程における半導体ウエハの要部平面図、図3(a)及び(b)は、それぞれ本実施の形態による半導体装置の要部断面図及び要部平面図、図4は、本実施の形態によるリードフレームの平面図、図5〜図7(a)及び(b)は、それぞれ本実施の形態による半導体装置の要部断面図及び要部平面図、図8は、本実施の形態による半導体装置の要部平面図である。なお、以下の説明では、主として半導体ウエハ上に回路パターンを形成した後のウエハ検査工程から個片化したチップを樹脂封止するモールド工程までの各工程について説明する。また、本実施の形態では、チップに形成される集積回路としてCMOSレギュレータを例示する。
まず、半導体ウエハの回路形成面に集積回路を形成する(図1の集積回路形成工程)。半導体ウエハは、p型の導電性を示すシリコン単結晶からなり、集積回路は半導体ウエハのチップ単位で形成される。
次に、半導体ウエハに作られた集積回路の検査をチップ単位で行う(図1のウエハ検査工程)。このウエハ検査工程では、種々の装置や手法を用いてパターン欠陥の検出、パーティクルの種類の同定や量の測定、電気的特性の測定などが行われる。例えば電気的な検査では、各チップの集積回路のボンディングパッドにプローブ(探針)を接触させて、テスターからプローブに電気信号を送り、チップの動作の良否を判定する。製品として不的確と判断されたチップには、不良のマーキングが打たれる。
次に、半導体ウエハの回路形成面に保護テープを貼り付けた後、半導体ウエハの裏面(回路形成面と反対側の面)を研削して、半導体ウエハの厚さを、例えば200〜300μmの所定の厚さまで薄くする。その後、半導体ウエハの裏面に半導体ウエハ全体をフレームに固定するダイシングテープを貼り付けて、半導体ウエハの回路形成面に貼り付けた保護テープを剥離する。
次に、図2に示すように、半導体ウエハ1をダイシングする(図1のダイシング工程)。このダイシング工程では、ダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃2を用いて、半導体ウエハ1をスクライブラインに沿って縦、横に切断して、1個1個のチップ3に切り分ける。チップ3の寸法として、例えば長さ0.85mm、幅0.70mm、厚さ0.25mmを例示することができる。
次に、図3(a)及び(b)に示すように、ダミーチップ4をリードフレーム5のアイランド5aに第1絶縁ペースト材6aを用いて貼り付ける(図1のサブマウンティング工程)。ダミーチップ4は、n型の導電性を示すシリコン単結晶からなる半導体ウエハを前述したダイシングと同様にして切り分けたチップであり、その寸法として、例えば長さ1.00mm、幅1.15mm、厚さ0.15mmを例示することができる。なお、ダミーチップ4には集積回路等は形成されていない。また、本実施の形態では、ダミーチップ4の厚さを0.15mmとしたが、取り扱いの容易性や信頼性などから0.10mm以上が望ましい。但し、ダミーチップ4を厚くするとパッケージ全体の厚さも厚くなることから、ダミーチップ4の厚さはパッケージ全体の厚さによっても制限される。リードフレーム5は、例えば銅からなり、図4に示すように、長手方向を列とし、これに直交する方向を行とすると、製品が1つ形成される単位フレームが複数行1列に配置された構成となっている。また、リードフレーム5の単位フレームは、チップ3及びダミーチップ4を載せるアイランド5aと、チップ3の回路形成面に形成されたボンディングパッドとワイヤを介して繋がるリード5bとから構成されている。
このサブマウンティング工程では、まず、ダイシングテープの裏面側からUVを照射して、ダイシングテープの各ダミーチップと接する面の粘着力を低下させた後、ダミーチップ4を裏面から突き上げピンにより押圧してダイシングテープから剥離する。続いて剥離したダミーチップ4の表面をコレットにより真空吸着して、ダイシングテープから引き剥がす。コレットは、例えば略円筒形の外形を有し、その底部に位置する吸着部は、例えば軟質の合成ゴムなどで構成されている。
次に、ピックアップされたダミーチップ4をコレットに吸着、保持した状態で、リードフレーム5上の所定位置に搬送する。続いてリードフレーム5のアイランド5a上に第1絶縁ペースト材6aを載せて、ここにダミーチップ4を軽く押し付け、200℃程度の温度により硬化処理を行う。これによりダミーチップ4をリードフレーム5のアイランド5aに貼り付ける。第1絶縁ペースト材6aはアクリル系樹脂を例示することができる。また、硬化後の第1絶縁ペースト材6aの厚さは、例えば5μm程度である。
次に、図5(a)及び(b)に示すように、チップ3をダミーチップ4に第2絶縁ペースト材6bを用いて貼り付ける(図1のマウンティング工程)。このマウンティング工程では、まず、ダイシングテープの裏面側からUVを照射して、ダイシングテープの各チップと接する面の粘着力を低下させた後、前述したウエハ検査工程において良品と判断されたチップ3を裏面から突き上げピンにより押圧してダイシングテープから剥離する。続いて剥離したチップ3の回路形成面をコレットにより真空吸着して、ダイシングテープから引き剥がす。
次に、ピックアップされたチップ3をコレットに吸着、保持した状態で、ダミーチップ4上の所定位置に搬送する。続いてダミーチップ4上に第2絶縁ペースト材6bを載せて、ここにチップ3を軽く押し付け、200℃程度の温度により硬化処理を行う。これによりチップ3をダミーチップ4に貼り付ける。第2絶縁ペースト材6bはアクリル系樹脂を例示することができる。また、硬化後の第2絶縁ペースト材6bの厚さは、例えば5μm程度である。
集積回路が形成されたチップ3の基板の導電性はp型であり、リードフレーム5のアイランド5aと上記チップ3との間に置かれたダミーチップ4の基板の導電性はn型であり、チップ3の基板とダミーチップ4の基板とはpn接合となる。従って、ダミーチップ4に対してチップ3の基板の電位が負となるように両者の電位を設定することにより、チップ3とダミーチップ4との間に電流が流れなくなり、チップ3とリードフレーム5との間を絶縁することができる。
次に、図6(a)及び(b)に示すように、チップ3の回路形成面に形成されたボンディングパッド7とリードフレーム5のアイランド5a及びリード5bとを1つずつワイヤ8により接続する(図1のワイヤボンディング工程)。ワイヤ8は、例えば径35μmの金細線を用いることができる。ワイヤボンディングには、種々の方式があるが、例えば一定の荷重と熱、さらに超音波振動をワイヤに伝えて圧接する超音波併用熱圧着方式を採用する。この超音波併用熱圧着方式によるワイヤボンディング工程では、まず、リードフレーム5のアイランド5aを真空吸着によりヒートステージに固定し、リードフレーム5のリード5bを押さえによりヒートステージに固定する。次に、キャピラリの先端に形成されたワイヤ8の端部のボールを、キャピラリの下降に伴いチップ3の回路形成面に形成されたボンディングパッド7に押しつけて接合する。この際、キャピラリを介して超音波発振子の振動エネルギーをワイヤ8に伝える。続いてキャピラリからワイヤ8を繰り出しながらキャピラリをアイランド5aまたはリード5b上に移動して、キャピラリの先端に形成されたワイヤ8の端部のボールを、キャピラリの下降に伴いアイランド5aまたはリード5bに押しつけて接合する。この際、キャピラリを介して超音波発振子の振動エネルギーをワイヤ8に伝える。その後、キャピラリは上昇し、その際、クランプが閉じることによりワイヤ8は切り離される。これにより、チップ3の回路形成面に形成されたボンディングパッド7とアイランド5a及びリード5bとがワイヤ8によって接続される。なお、本実施の形態では、ボンディングパッド7とアイランド5a及びリード5bとをワイヤ8によって接続したが、アイランド5aには接続せずに、ボンディングパッド7とリード5bとのみをワイヤ8によって接続する場合もある。
次に、図7(a)及び(b)に示すように、チップ3と、ダミーチップ4と、ワイヤ8と、リードフレーム5のアイランド5a及びリード5bとをモールド樹脂9、例えばエポキシ系樹脂により封入してゴミや水分などからチップ3を保護する(図1のモールド工程)。このモールド工程では、チップ3及びダミーチップ4を搭載したリードフレーム5を金型にセットした後、高温で液状化したモールド樹脂9を金型に圧送して流し込むことで封入する。
次に、リードフレーム5の余分な樹脂やバリを取った後、リードフレーム5の表面を半田メッキ処理する(図1の半田メッキ工程)。次に、図8に示すように、モールド樹脂9上にレーザビームを用いて社名や製品名などを捺印し、さらにリードフレーム5を切断して1個1個のパッケージに分離する(図1のマーク工程、切断工程)。その後、仕上がったパッケージを製品規格に沿って選別し、検査工程を経て製品が完成する。
なお、本実施の形態では、集積回路が形成されるチップ3の基板をp型の導電性を示すシリコン単結晶とし、ダミーチップ4の基板をn型の導電性を示すシリコン単結晶としたが、集積回路が形成されるチップ3の基板がn型の導電性を示すシリコン単結晶の場合は、ダミーチップ4の基板はp型の導電性を示すシリコン単結晶となる。
また、本実施の形態では、ダミーチップ4をリードフレーム5のアイランド5aに貼り付ける際及びチップ3をダミーチップ4に貼り付ける際に用いる第1及び第2絶縁ペースト材6a,6bとして、アクリル系樹脂を例示したが、これに限定されるものではなく、例えばエポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂を用いることもできる。
このように、本実施の形態によれば、集積回路が形成されたチップ3とリードフレーム5のアイランド5aとの間に、チップ3とは異なる導電型の基板からなるダミーチップ4を置いて、チップ3の基板とダミーチップ4の基板とでpn接合部を形成することにより、チップ3とリードフレーム5のアイランドaとの間を絶縁することができる。これにより、チップ3のボンディングパッド7の配置を自在に変更したいという顧客側からの要求があった場合は、リードフレーム5のリード5bの形状を変更することなく、リードフレーム5のアイランド5a及びリード5bの電位をボンディングパッド7の配置に応じて変更することが可能となり、顧客側からの要求を容易に満たすことができる。また、チップ3の基板とダミーチップ4の基板とでpn接合部を形成することにより、チップ3とリードフレーム5のアイランド5aとの間の高い絶縁性を得ることができる(例えばリーク電流等を防止することができる)ので、高信頼度を実現することができる。なお、ダミーチップ4を用いることにより製品単価が高くなることが懸念されるが、製品歩留まりの向上により、製品単価の上昇を1.1〜1.2倍程度に抑えることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、CMOSレギュレータ用チップを搭載する1つのアイランド及び2つのリードを備えた単位フレームを有するリードフレームを例示したが、これに限定されるものではなく、ワイヤボンディングを採用する如何なるリードフレームにも適用することが可能である。
本発明の半導体装置の製造方法は、半導体装置の製造過程におけるマウンティング工程に適用することができる。
1 半導体ウエハ
2 円形刃
3 チップ
4 ダミーチップ
5 リードフレーム
5a アイランド
5b リード
6a 第1絶縁ペースト材
6b 第2絶縁ペースト材
7 ボンディングパッド
8 ワイヤ
9 モールド樹脂
2 円形刃
3 チップ
4 ダミーチップ
5 リードフレーム
5a アイランド
5b リード
6a 第1絶縁ペースト材
6b 第2絶縁ペースト材
7 ボンディングパッド
8 ワイヤ
9 モールド樹脂
Claims (5)
- 以下の工程を有することを特徴とする半導体装置の製造方法;
(a)リードフレームのアイランド上に第1絶縁ペースト材を載せた後、第1の導電型を示す第1基板からなるダミーチップを、前記第1絶縁ペースト材を介して前記アイランドに貼り付ける工程、
(b)前記ダミーチップ上に第2絶縁ペースト材を載せた後、前記第1の導電型とは異なる第2の導電型を示す第2基板からなり、集積回路が形成されたチップを、前記第2絶縁ペースト材を介して前記ダミーチップに前記集積回路が形成された回路形成面を上にして貼り付ける工程、
(c)前記チップの回路形成面に形成されたボンディングパッドと、前記リードフレームの前記リードまたは前記アイランドとをワイヤで接続する工程。 - 以下の工程を有することを特徴とする半導体装置の製造方法;
(a)リードフレームのアイランド上に第1絶縁ペースト材を載せた後、第1の導電型を示す第1基板からなるダミーチップを、前記第1絶縁ペースト材を介して前記アイランドに貼り付ける工程、
(b)前記ダミーチップ上に第2絶縁ペースト材を載せた後、前記第1の導電型とは異なる第2の導電型を示す第2基板からなり、集積回路が形成されたチップを、前記第2絶縁ペースト材を介して前記ダミーチップに前記集積回路が形成された回路形成面を上にして貼り付ける工程、
(c)前記チップの回路形成面に形成されたボンディングパッドと、前記リードフレームの前記リードとをワイヤで接続する工程。 - 請求項1または2記載の半導体装置の製造方法において、前記ダミーチップの厚さは0.10mm以上であることを特徴とする半導体装置の製造方法。
- 請求項1または2記載の半導体装置の製造方法において、前記第1及び第2絶縁ペースト材はアクリル系樹脂、エポキシ系樹脂、ポリイミド系樹脂またはシリコーン系樹脂であることを特徴とする半導体装置の製造方法。
- 請求項1または2記載の半導体装置の製造方法において、前記集積回路はCMOSレギュレータであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006246993A JP2008071816A (ja) | 2006-09-12 | 2006-09-12 | 半導体装置の製造方法 |
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JP2008071816A true JP2008071816A (ja) | 2008-03-27 |
Family
ID=39293179
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JP2006246993A Pending JP2008071816A (ja) | 2006-09-12 | 2006-09-12 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR101481368B1 (ko) | 2012-10-26 | 2015-01-14 | 아사히 가세이 일렉트로닉스 가부시끼가이샤 | 자기 센서 |
-
2006
- 2006-09-12 JP JP2006246993A patent/JP2008071816A/ja active Pending
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KR101481368B1 (ko) | 2012-10-26 | 2015-01-14 | 아사히 가세이 일렉트로닉스 가부시끼가이샤 | 자기 센서 |
KR101543970B1 (ko) | 2012-10-26 | 2015-08-11 | 아사히 가세이 일렉트로닉스 가부시끼가이샤 | 자기 센서 |
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