JP2008065934A - 不揮発性メモリ装置及びメモリ制御装置、不揮発性メモリ装置のデータ書き込み方法及び不揮発性メモリ装置のデータ読み出し方法 - Google Patents

Abstract

【課題】 不揮発性メモリの信頼性の向上、長寿命化及び書き込み速度の高速化を可能とする。
【解決手段】 書き込みデータを、予め保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、論理演算値を基に対応する最適度をそれぞれ算出する書き込み用演算装置１２と、論理演算値を格納する一時メモリ１３と、複数の最適度の中から最も大きい最適度である最大最適度を選択し、最大最適度に対応した書き込み用演算装置１２が保持する関数を特定する条件判定結果の情報である関数選択フラグを生成する比較器１４と、複数の一時メモリ１３の中から、最大最適度に対応する論理演算値が格納された一時メモリ１３を選択し、論理演算値を取得するセレクタ１５と、比較器１４が出力する最大最適度に対応した関数選択フラグとセレクタ１５が出力する最大最適度に対応した論理演算値を格納するメモリセルアレイ１６とを備える。
【選択図】 図１

Description

本発明は不揮発性メモリ装置及びメモリ制御装置、不揮発性メモリ装置のデータ書き込み方法及び不揮発性メモリ装置のデータ読み出し方法に関する。

閾値電圧の高低の状態によって情報を記憶するメモリセルを持つ不揮発性メモリ装置は、書き込み及び消去の際、フローティングゲートに電子を注入及び放出することで、メモリセルの閾値電圧を変化させ情報を記憶する。フローティングゲートへの電子の注入及び放出は、基板とフローティングゲート間の酸化膜中に電流を流すことにより行っているため、書き込み及び消去動作を繰り返して行うと、酸化膜の特性が劣化し、メモリの信頼性が低下する。そのため、メモリの信頼性を維持するには、酸化膜への電子の流入を極力抑制する必要がある（例えば、特許文献１参照）。

特許文献１には、書き込みデータのうち閾値を変化させるビットの数を計測し、閾値を変化させるビットの数が書き込みデータのビット数の半分以上あるときは、データを反転させてメモリセルに書き込むことにより、各メモリセルの実質的な書き込み回数を減らす技術が示されている。これにより、データの書き換えに伴うゲート酸化膜へのダメージを減少させることが可能となる。

しかしながら、閾値を変化させるビットの数が閾値を変化させないビットの数と同程度であった場合、ビットを反転させてもさせなくても書き換えるメモリセルの数は大きく変わらない。また、１つのメモリセルに複数のビットのデータを格納する多値メモリにおいては、その中に1ビットでも閾値を変化させるビットがあれば書き込みが発生してしまうため、単純に反転／非反転させるだけでは有用性が低いと考えられる。
特開平１１−３５９４公報

本発明は、不揮発性メモリ装置の信頼性の向上、長寿命化及び書き込み速度の高速化を可能とする不揮発性メモリ装置及びメモリ制御装置、不揮発性メモリ装置のデータ書き込み方法及び不揮発性メモリ装置のデータ読み出し方法を提供する。

本発明の一態様によれば、書き込みデータを、保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、論理演算値を基に対応する最適度をそれぞれ算出する書き込み用演算装置と、論理演算値を格納する一時メモリと、複数の最適度の中から最も大きい最適度である最大最適度を選択し、最大最適度に対応した書き込み用演算装置が保持する関数を特定する条件判定結果の情報である関数選択フラグを生成する比較器と、複数の一時メモリの中から、最大最適度に対応する論理演算値が格納された一時メモリを選択し、論理演算値を取得するセレクタと、比較器が出力する最大最適度に対応した関数選択フラグとセレクタが出力する最大最適度に対応した論理演算値を格納するメモリセルアレイとを備える不揮発性メモリ装置が提供される。

本発明の他の態様によれば、書き込み用演算装置が、書き込みデータを予め用意された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、論理演算値を基に対応する最適度をそれぞれ算出するステップと、論理演算値を、一時メモリに格納するステップと、比較器が、複数の最適度の中から最も大きな最適度である最大最適度を選択するステップと、セレクタが、複数の一時メモリの中から、最大最適度に対応する論理演算値が格納された一時メモリを選択し、論理演算値を取得及び出力するステップと、メモリセルアレイが、最大最適度に対応した関数選択フラグとセレクタが出力する最大最適度に対応した論理演算値を格納するステップとを有する不揮発性メモリ装置のデータ書き込み方法が提供される。

本発明の他の態様によれば、メモリセルアレイが、格納している論理演算値及び関数選択フラグを出力するステップと、読み出し用演算装置が、論理演算値及び関数選択フラグに対して、書き込み用演算装置に保持された関数選択フラグに対応する関数の逆関数を用いて、論理演算値を算出をすることで論理演算結果である書き込みデータを復元するステップとを有する不揮発性メモリ装置のデータ読み出し方法を要旨とする。

本発明の他の態様によれば、書き込みデータを、保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、論理演算値を基に対応する最適度をそれぞれ算出する書き込み用演算装置と、論理演算値を格納する一時メモリと、複数の最適度の中から最も大きい最適度である最大最適度を選択し、最大最適度に対応した書き込み用演算装置が保持する関数を特定する条件判定結果の情報である関数選択フラグを生成及び出力する比較器と、複数の一時メモリの中から、最大最適度に対応する論理演算値が格納された一時メモリを選択し、論理演算値を取得及び出力するセレクタとを備えるメモリ制御装置が提供される。

本発明によれば、不揮発性メモリの信頼性の向上、長寿命化及び書き込み速度の高速化を可能とする不揮発性メモリ装置及びメモリ制御装置、不揮発性メモリ装置のデータ書き込み方法及び不揮発性メモリ装置のデータ読み出し方法を提供可能である。

次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお以下の示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

［第1の実施の形態］
本発明の第１の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いた不揮発性メモリシステムは、図１に示すように、ホスト１８、不揮発性メモリ装置１を備える。また、不揮発性メモリ装置１は、メモリ制御装置１０、メモリセルアレイ１６を備える。

この構成において、ホスト１８は書き込みデータｘ_ｉを出力する。ページメモリ１１はホスト１８より出力された書き込みデータｘ_ｉを一時的に格納する。書き込み用演算装置１２はページメモリ１１より出力された書き込みデータｘ_ｉを論理演算する。書き込み用演算装置１２には、論理演算を行うための複数の関数が用意されている。

論理演算関数ｆ（ｘ）の種類や数量はメモリ制御装置１０が適用されるハードウェアの種類や書き込みデータの種類等、使用目的、使用環境によって異なり、それぞれの目的に応じて論理演算関数ｆ（ｘ）の種類や数量が設定される。

図１における書き込み用演算装置１２では（ｎ＋１）個、（ｎ＋１）種類の論理演算関数ｆ_０（ｘ）、ｆ_１（ｘ）、・・・、ｆ_ｎ（ｘ）が設定されている。ここで、ｎは正の整数である。書き込み用演算装置１２に入力された書き込みデータｘ_ｉは、それぞれの論理演算関数ｆ_０（ｘ）、ｆ_１（ｘ）、・・・、ｆ_ｎ（ｘ）によって、論理演算される。

その結果、論理演算結果としてｙ_０、ｙ_１、・・・、ｙ_ｎを算出する。ここで、ｙ_０＝ｆ_０（ｘ_ｉ）、ｙ_１＝ｆ_１（ｘ_ｉ）、・・・、ｙ_ｎ＝ｆ_ｎ（ｘ_ｉ）である。例えば、ビット列ｘ＝１０１０１１００Ｂに対する論理演算関数ｆ_０（ｘ）＝ｘ、ｆ_１（ｘ）＝ｘ ＸＯＲ １１１１１１１１Ｂ、ｆ_２（ｘ）＝ｘ ＸＯＲ １０１０１０１０Ｂ及びｆ_３（ｘ）＝ｘ ＸＯＲ ０１０１０１０１Ｂの論理演算結果ｆ_ｎ（ｘ）及び論理演算値ｙ_ｎは、ｙ_０＝ｆ_０（ｘ）＝１０１０１１００Ｂ、ｙ_１＝ｆ_１（ｘ）＝０１０１００１１Ｂ、ｙ_２＝ｆ_２（ｘ）＝０００００１１０Ｂ及びｙ_３＝ｆ_３（ｘ）＝１１１１１００１Ｂとなる。なお、「１０１０１１００Ｂ」，「１１１１１１１１Ｂ」，「１０１０１０１０Ｂ」及び「０１０１０１０１Ｂ」等は２進数で表現された８ビット（１バイト）長の情報量を表す。ここで、「Ｂ」は「Ｂｉｎａｒｙ（２進）」を意味する。

更に、書き込み用演算装置１２は論理演算結果ｙ_０、ｙ_１、・・・、ｙ_ｎを元に、最適度ｆ_０’（ｘ_ｉ）、ｆ_１’（ｘ_ｉ）、・・・、ｆ_ｎ’（ｘ_ｉ）を算出する。ここで最適度ｆ_ｎ’（ｘ）は、メモリセルアレイ１６のフローティングゲートへの電子の注入及び放出を促すための閾値電圧の変化をパラメータとして表される値である。すなわち、ここでは閾値電圧の変化が小さくなれば、最適度ｆ_ｎ’（ｘ）は大きくなる。

メモリセルアレイ１６におけるメモリセルのフローティングゲートに電子を注入及び放出し、基板とフローティングゲート間の酸化膜が劣化することで、不揮発性メモリの信頼性も低下する。

不揮発性メモリの信頼性低下に関わる処理の発生頻度が低くなるにつれ、最適度ｆ_ｎ’（ｘ）は大きくなると定義される。例えば、１つのメモリセルの１ビットを記憶する２値メモリにおいて、データ書き込み時にメモリセルの閾値を変化させるビットを”０”、変化させないビットを”１”とすると、論理演算値ｆ_０（ｘ）＝１０１０１１００Ｂ、ｆ_１（ｘ）＝０１０１００１１Ｂ、ｆ_２（ｘ）＝０００００１１０Ｂ及びｆ_３（ｘ）＝１１１１１００１Ｂに対する最適度ｆ_ｎ’（ｘ）はｆ_３’（ｘ）＞ｆ_０’（ｘ）＝ｆ_１’（ｘ）＞ｆ_２’（ｘ）となる。

すなわち、データ書き込み時にメモリセルの閾値を変化させないビット”１”が多いほど、最適度ｆ_ｎ’（ｘ）は大きくなるものとするのである。更に、書き込み用演算装置１２は、予め用意されている論理演算関数ｆ_０（ｘ_ｉ）、ｆ_１（ｘ_ｉ）、・・・、ｆ_ｎ（ｘ_ｉ）と論理演算結果であるｙ_０、ｙ_１、・・・、ｙ_ｎの対応を関係を示す関数選択フラグｚ_０、ｚ_１、・・・、ｚ_ｎを算出する。任意の論理演算結果ｙ_ｎは、対応する関数選択フラグｚ_ｎを用いることで、論理演算に用いた関数ｆ_ｎ（ｘ）を一意に定めることができる。

次に、一時メモリ１３は、書き込み用演算装置１２の論理演算結果である論理演算値ｙ_０、ｙ_１、・・・、ｙ_ｎを一時的に格納する。この際、１つの論理演算値ｙ_ｎに対して１つの一時メモリが使用される。そのため、一時メモリ１３は、書き込み用演算装置１２の論理演算関数ｆ_ｎ（ｘ）の数量と同等分の数量で構成される。

次に、比較器１４は、最適度ｆ_０’（ｘ_ｉ）、ｆ_１’（ｘ_ｉ）、・・・、ｆ_ｎ’（ｘ_ｉ）の中から最も大きい値の最適度である最大最適度ｆ_max’（ｘ_ｉ）＝ｆ_ｎ’（ｘ_ｉ）を選択する。次に、セレクタ１５は、比較器１４から出力された最大最適度ｆ_max’（ｘ_ｉ）＝ｆ_ｎ’（ｘ_ｉ）に関する関数選択フラグｚ_ｎを元に、対応する論理演算値ｙ_ｎが格納された一時メモリ１３を選択し、格納された論理演算値ｙ_ｎを取得する。

次に、メモリセルアレイ１６は、比較器１４から出力された最大最適度ｆ_max’（ｘ_ｉ）＝ｆ_ｎ’（ｘ_ｉ）に関する関数選択フラグｚ_ｎ及びセレクタ１５が取得した最大最適度ｆ_max’（ｘ_ｉ）＝ｆ_ｎ’（ｘ_ｉ）に関する関数選択フラグｚ_ｎに対応した論理演算値ｙ_ｎを格納する。上記例では、最大最適度はｆ_３’（ｘ）であり、対応する関数選択フラグｚ_３及び論理演算値ｙ_３＝ｆ_３（ｘ）＝１１１１１００１Ｂがメモリセルアレイ１６に格納される。

この場合、書き込みデータｘ＝１０１０１１００Ｂあるいは書き込みデータの反転データｘ^−１＝０１０１００１１Ｂをメモリセルアレイ１６に格納すると、メモリセルの閾値を変化させるビット”０”の数は共に全体のビット数の２分の１であるのに対し、論理演算をした結果得られる値、論理演算値ｆ_３（ｘ）＝１１１１１００１Ｂでは４分の１に減少させることができる。

メモリセルは、フローティングゲートへの電子の注入によりメモリセルの閾値電圧を変化させて情報を記憶する。フローティングゲートへの電子の注入は、基板とフローティングゲート間の酸化膜中に電流を流すことにより行っているため、書き込み動作を繰り返して行うと酸化膜の特性が劣化する。

本実施の形態の書き込み方法では、書き込みデータの単純な反転、非反転を行った場合よりも、メモリセルの閾値を変化させるビット数を減少させることが可能になる。これにより、メモリセルの酸化膜の劣化を防ぐことができ、不揮発性メモリの寿命を延ばすことが可能になる。

また、フローティングゲートへの電子の注入には時間がかかるため、注入数を減少させることで書き込み速度を高速化することが可能になる。

このようにして、メモリセルアレイ１６は、複数の書き込みデータに対して、関数選択フラグと論理演算値とを順次格納していく。ここで、メモリセルアレイ１６については、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＡＮＤ型フラッシュメモリ、２トランジスタ／セルＮＡＮＤ型フラッシュメモリ、３トランジスタ／セルＮＡＮＤ型フラッシュメモリ、ＶＲＡＭ（Ｖｉｄｅｏ Ｒｎａｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ (Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ) 、ＭＲＡＭ (Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ) 等が使用可能である。

次に、読み出し用一時メモリ１９は、ホスト１８より要求されたメモリセルアレイ１６に格納されている論理演算値ｙ_ｎ＝ｆ_ｎ（ｘ_ｉ）を一時的に格納する。次に、読み出し用演算装置１７は、読み出し用一時メモリ１９から取得した論理演算値ｙ_ｎ＝ｆ_ｎ（ｘ_ｉ）及びメモリセルアレイ１６から取得した対応する関数選択フラグｚ_ｎより、逆関数ｆ_ｎ ^−１（ｙ_ｎ）を使用して論理演算を行い、論理演算結果としてｘ_ｉを算出する。ページメモリ１１は読み出し用演算装置１７が出力した論理演算結果ｘ_ｉを一時的に格納する。ホスト１８はページメモリ１１に格納されたｘ_ｉを取得する。

（データ書き込み方法）
次に、図２に示すフローチャートを用いて、図１に示すメモリ制御装置１０に着目し、不揮発性メモリシステム１００の書き込み処理を説明する。

（ａ）ステップＳ２１において、ホスト１８から書き込みデータｘが出力されると、
（ｂ）ステップＳ２２において、書き込みデータｘはページメモリ１１に格納される。

（ｃ）ステップＳ２３において、書き込みデータｘはページメモリ１１から出力されて、書き込み用演算装置１２に入力される。書き込みデータｘは、書き込み用演算装置１２に予め用意されている複数の論理演算関数ｆ（ｘ）により論理演算され、それぞれの論理演算関数による論理演算結果である論理演算値ｙを算出する。

（ｄ）更に、複数の論理演算値ｙに基づいた最適度ｆ’（ｘ）をそれぞれ算出する。ステップＳ２４において、複数の論理演算値ｙをそれぞれ複数の一時メモリに格納する。

（ｅ）ステップＳ２５において、ステップＳ２３で書き込み用演算装置１２が算出した複数の最適度ｆ’（ｘ）を比較器１４が比較する。

（ｆ）ステップＳ２６において、比較器１４が、複数の最適度ｆ’（ｘ）の中から最も値の大きい最大最適度ｆ_max’（ｘ）を選択する。更に、書き込み用演算装置１２は、最大最適度ｆ_max’（ｘ）に対応する関数選択フラグｚを算出し、セレクタ１５及びメモリセルアレイ１６に出力する。

（ｇ）ステップＳ２７において、セレクタ１５は比較器１４から取得した関数選択フラグｚを用いて、最大最適度ｆ_max’（ｘ）に対応する論理演算値ｙが格納された一時メモリ１３を選択し、選択した一時メモリ１３に格納されている論理演算値ｙを取得し、メモリセルアレイ１６に出力する。メモリセルアレイ１６は、比較器１４から出力された関数選択フラグｚ及びセレクタ１５から出力された最大最適度ｆ_max’（ｘ）に対応する論理演算値ｙをそれぞれ格納する。これにより、ホスト１８から出力された書き込みデータｘが、メモリ制御装置１０によって、メモリセルアレイ１６へ書き込まれる不揮発性メモリシステム１００の処理は完了する。

（データ読み出し方法）
次に、図３に示すフローチャートを用いて、図１に示すメモリ制御装置１０に着目し、不揮発性メモリシステム１００の読み出し処理を説明する。

（ａ）ステップＳ３１において、ホスト１８の要求に促され、メモリセルアレイ１６は格納している論理演算値ｙ及び対応する関数選択フラグｚを出力する。

（ｂ）ステップＳ３２において、論理演算値ｙは読み出し用一時メモリに格納される。

（ｃ）ステップＳ３３において、読み出し用演算装置１７は、読み出し用一時メモリ１９から出力される論理演算値ｙ及びメモリセルアレイ１６から出力される関数選択フラグｚを取得する。更に、読み出し用演算装置１７は、関数選択フラグｚから、論理演算値ｙを論理演算した論理演算関数ｆ（ｘ）を特定する。更に、論理演算関数ｆ（ｘ）の逆関数ｆ^−１（ｙ）を使用し、読み出しデータｘを算出する。

（ｄ）ステップＳ３４において、演算結果である読み出しデータｘをページメモリ１１に格納する。

（ｅ）ステップＳ３５において、ページメモリ１１は、読み出しデータｘをホスト１８に出力する。これにより、メモリセルアレイ１６から出力されたデータを用いて、読み出しデータｘが、メモリ制御装置１０によってホスト１８へ読み出され、不揮発性メモリシステム１００の処理は完了する。

本発明の第１の実施の形態に係る不揮発性メモリ装置によれば、メモリセルの閾値を変化させるビット数を減らすことが可能となり、メモリセルの酸化膜の劣化を防ぐことができ、不揮発性メモリ装置寿命を長寿命化することが可能となる。また、フローティングゲートへの電子の注入数を減らすことで、書き込み速度を高速化することが可能となる。

［第２の実施の形態］
本発明の第２の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いた不揮発性メモリシステムは、図４に示すように、ホスト１８、不揮発性メモリ装置１を備える。また、不揮発性メモリ装置１は、メモリセルアレイ１６を備える。また、ホスト１８は、ＣＰＵ４１及びメモリ制御装置１０を備える構成である。図１に示す本発明の第１の実施の形態とは、メモリ制御装置１０が不揮発性メモリ装置１ではなく、ホスト１８に内蔵される点で異なる。

また、図４に示す第２の実施の形態に係る不揮発性メモリシステム１００は、図１に示す第１の実施の形態に係る不揮発性メモリシステム１００を構成するメモリセルアレイ１６に替え、データレジスタ４２で構成したものである。

この構成において、ＣＰＵ４１は書き込みデータｘ_ｉを出力する。また、データレジスタ４２は、セレクタ１５より論理演算値ｙ及び比較器１４より関数選択フラグｚを一時的に格納する。

更に、不揮発性メモリ装置１への書き込みデータｘ_ｉ書き込み時には、データレジスタ４２から論理演算値ｙ及び対応する関数選択フラブｚを不揮発性メモリ装置１のメモリセルアレイ１６へ移送する。

更に、不揮発性メモリ装置１からの読み出し用データｘ_ｉ読み出し時には、メモリセルアレイ１６より論理演算値ｙ及び対応する関数選択フラグがデータレジスタ４２へ移送され、一時的に格納した後に論理演算値ｙを読み出し用一時メモリ１９に出力、対応する関数選択フラブｚを読み出し用演算装置１７へ出力する。

（データ書き込み方法）
次に、図５に示すフローチャートを用いて、図４に示すメモリ制御装置１０に着目し、不揮発性メモリシステム１００の書き込み処理を説明する。

（ａ）ステップＳ５１において、ホスト１８を構成するＣＰＵ４１から書き込みデータｘが出力されると、
（ｂ）ステップＳ５２において、書き込みデータｘはページメモリ１１に格納される。

（ｃ）ステップＳ５３において、書き込みデータｘはページメモリ１１から出力されて、書き込み用演算装置１２に入力される。書き込みデータｘは、書き込み用演算装置１２に予め用意されている複数の論理演算関数ｆ（ｘ）により論理演算され、それぞれの論理演算関数による論理演算結果である論理演算値ｙを算出する。

（ｄ）更に、複数の論理演算値ｙに基づいた最適度ｆ’（ｘ）をそれぞれ算出する。ステップＳ５４において、複数の論理演算値ｙをそれぞれ複数の一時メモリに格納する。

（ｅ）ステップＳ５５において、ステップＳ５３で書き込み用演算装置１２が算出した複数の最適度ｆ’（ｘ）を比較器１４が比較する。

（ｆ）ステップＳ５６において、比較器１４が、複数の最適度ｆ’（ｘ）の中から最も値の大きい最大最適度ｆ_max’（ｘ）を選択する。更に、書き込み用演算装置１２は、最大最適度ｆ_max’（ｘ）に対応する関数選択フラグｚを算出し、セレクタ１５及びデータレジスタ４２に出力する。

（ｇ）ステップＳ５７において、セレクタ１５は比較器１４から取得した関数選択フラグｚを用いて、最大最適度ｆ_max’（ｘ）に対応する論理演算値ｙが格納された一時メモリ１３を選択し、選択した一時メモリ１３に格納されている論理演算値ｙを取得し、データレジスタ４２に出力する。データレジスタ４２は、比較器１４から出力された関数選択フラグｚ及びセレクタ１５から出力された最大最適度ｆ_max’（ｘ）に対応する論理演算値ｙをそれぞれ格納する。

（ｈ）ステップＳ５８において、データレジスタ４２から出力された関数選択フラグｚ及び対応する論理演算値ｙを、不揮発性メモリ装置１を構成するメモリセルアレイ１６はそれぞれ格納する。これにより、ホスト１８を構成するＣＰＵ４１から出力された書き込みデータｘが、メモリ制御装置１０によって、不揮発性メモリ装置１を構成するメモリセルアレイ１６へ書き込まれる不揮発性メモリシステム１００の処理は完了する。

（データ読み出し方法）
次に、図６に示すフローチャートを用いて、図４に示すメモリ制御装置１０に着目し、不揮発性メモリシステム１００の読み出し処理を説明する。

（ａ）ステップＳ６１において、ＣＰＵ４１の要求に促され、メモリセルアレイ１６は格納している論理演算値ｙ及び対応する関数選択フラグｚを出力する。

（ｂ）ステップＳ６２において、論理演算値ｙ及び対応する関数選択フラグｚは、メモリ制御装置１０のデータレジスタ４２に一時的に格納される。

（ｃ）ステップＳ６３において、読み出し用演算装置１７は、読み出し用一時メモリ１９から出力される論理演算値ｙ及びメモリセルアレイ１６から出力される関数選択フラグｚを取得する。

（ｄ）ステップＳ６４において、読み出し用演算装置１７は、関数選択フラグｚから、論理演算値ｙを論理演算した論理演算関数ｆ（ｘ）を特定する。更に、論理演算関数ｆ（ｘ）の逆関数ｆ^−１（ｙ）を使用し、読み出しデータｘを算出する。

（ｅ）ステップＳ６５において、演算結果である読み出しデータｘをページメモリ１１に格納する。

（ｆ）ステップＳ６６において、ページメモリ１１は、読み出しデータｘをＣＰＵ４１に出力する。これにより、メモリセルアレイ１６から出力されたデータを用いて、読み出しデータｘが、メモリ制御装置１０によってＣＰＵ４１へ読み出され、不揮発性メモリシステム１００の処理は完了する。

本発明の第２の実施の形態に係る不揮発性メモリ装置によれば、第１の実施の形態の不揮発性メモリ装置と同様に、不揮発性メモリ装置寿命を長寿命化することが可能となり、書き込み速度を高速化することが可能となる。

［メモリセルアレイの回路構成例］
（ＮＡＮＤ型回路構成）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１のメモリセルアレイ１６における模式的回路構成は、図７に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備えることができる。

ＮＡＮＤセルユニット１３２は、図７に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。

各メモリセルトランジスタのｎソース・ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。

（ＡＮＤ型回路構成）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１のメモリセルアレイ１６における模式的回路構成は、図８に示すように、ＡＮＤ型メモリセルアレイの回路構成を備えることができる。

図８において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４は、図８に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬ_j-1，ＢＬ_j, ＢＬ_j+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。

ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図８に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。

ＡＮＤ型構成の不揮発性メモリ装置１においても、メモリセルトランジスタ領域は、ＮＡＮＤ型構成の不揮発性メモリ装置１におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。

（ＮＯＲ型回路構成）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１のメモリセルアレイ１６における模式的回路構成は、図９に示すように、ＮＯＲ型メモリセルアレイの回路構成を備えることができる。

図９において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬ_j-2，ＢＬ_j-1，ＢＬ_j，ＢＬ_j+1，ＢＬ_j+2・・・に接続されている。更に、ビット線・・・ＢＬ_j-2，ＢＬ_j-1，ＢＬ_j，ＢＬ_j+1，ＢＬ_j+2…に直交するワード線・・・ＷＬ_i-1，ＷＬ_i，ＷＬ_i+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬ_i-1，ＷＬ_i，ＷＬ_i+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性メモリ装置１では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。

ＮＯＲ型構成の不揮発性メモリ装置１においても、メモリセルトランジスタ領域は、ＮＡＮＤ型構成の不揮発性メモリ装置におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。

（２トランジスタ／セル型回路構成）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１のメモリセルアレイ１６における模式的回路構成は、図１０に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備えることができる。

この場合の不揮発性メモリ装置１の例では、２トランジスタ／セル方式の構造を基本構造としており、積層ゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図１０に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内では、ワード線ＷＬ_i-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。

２トランジスタ／セル型構成の不揮発性メモリ装置１においても、メモリセルトランジスタ領域は、ＮＡＮＤ型構成の不揮発性メモリ装置におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。

（３トランジスタ／セル型回路構成）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１のメモリセルアレイ１６における模式的回路構成は、図１１に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備えることができる。

この場合の不揮発性メモリ装置１の例では、３トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図１１に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬ_i-2がメモリセルトランジスタＭＴのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置され、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。

３トランジスタ／セル型構成の不揮発性メモリ装置１においても、メモリセルトランジスタ領域は、ＮＡＮＤ型構成の不揮発性メモリ装置１におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。

（チェイン型）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１の強誘電体メモリセルを適用可能なメモリセルアレイ１６における模式的回路構成は、図１３に示すように、チェイン型ＦｅＲＡＭのセルアレイの回路構成を備えることができる。

チェイン型ＦｅＲＡＭのユニットセルは、例えば、図１２に示すように、セルトランジスタＴのソース/ドレイン間に強誘電体キャパシタＣ_FEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図１２に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたチェイン型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続されている。

チェイン型ＦｅＲＡＭセルアレイは、図１３に示すように、メモリセルアレイ１６と、メモリセルアレイ１６に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１６には、図１３に示すように、チェイン型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。

図１３に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。

メモリセルアレイ１６は、図１３に示すように、チェイン型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ１６は、図１３に示すように、チェイン型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。

チェイン型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位は、例えば内部電源ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンバイ状態においては、例えばＶ（ＷＬ）＝ＶＰＰ，Ｖ（ＢＳ）＝０（Ｖ）となる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは回路内接地電位ＧＮＤのいずれかの電位をとる。又、スタンバイ状態においては、Ｖ（ＰＬ）＝０（Ｖ）となる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、このセンスアンプ２０において、ＦｅＲＡＭからの微小信号が比較増幅されて、ハイレベル、ロウレベルに確定された信号が読み出される。スタンドバイ状態においては、ビット線の電位Ｖ（ＢＬ）＝０（Ｖ）である。

（ＤＲＡＭ型）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１の強誘電体メモリセルを適用可能なメモリセルアレイ１６における模式的回路構成は、図１４に示すように、ＤＲＡＭ型ＦｅＲＡＭの回路構成を備えることができる。

ＤＲＡＭ型ＦｅＲＡＭは、図１４に示すように、メモリセルアレイ１６と、メモリセルアレイ１６に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１６には、ＤＲＡＭ型ＦｅＲＡＭセルが複数集積される。

ＤＲＡＭ型ＦｅＲＡＭのユニットセルは、例えば、図１４に示すように、セルトランジスタＴのソースに強誘電体キャパシタＣ_FEを直列接続した構成を備える。このようなユニットセルは、図１４に示すように、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。

各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、セルトランジスタＴのソースに接続される強誘電体キャパシタＣ_FEの電極と反対側の他方の電極は、図１４に示すように、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、セルトランジスタＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。

図１４に示すように、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。

ＤＲＡＭ型ＦｅＲＡＭでは、ワード線ＷＬの電位は、例えば内部電源ＶＰＰ、或いは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンバイ状態においては、例えばＶ（ＷＬ）＝ＶＰＰとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンバイ状態においては、Ｖ（ＰＬ）＝０（Ｖ）となる。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、このセンスアンプ２０において、ＦｅＲＡＭからの微小信号が比較増幅されて、ハイレベル、ロウレベルに確定された信号が読み出される。スタンバイ状態においては、Ｖ（ＢＬ）＝０（Ｖ）である。

（１トランジスタ型）
本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置１の強誘電体メモリセルを適用可能なメモリセルアレイ１６における模式的回路構成は、図１５に示すように、１トランジスタ型強誘電体メモリ（１Ｔ型ＦｅＲＡＭ）の回路構成を備えることができる。

即ち、ソース領域をソース線ＳＬに接続し、ドレイン領域をビット線に接続し、ＭＯＳトランジスタのＭＯＳゲートキャパシタ構造を強誘電体材料からなる強誘電体キャパシタ構造で形成し、ＭＯＳゲート電極にワード線ＷＬを接続している。図１５に示すような１Ｔ型ＦｅＲＡＭの構成が、マトリックス状に配列されて、メモリセルアレイを構成する。

［その他の実施の形態］
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、本発明の実施の形態に適用可能なメモリセルアレイは上記構成のほかに、強磁性体メモリ（ＭＲＡＭ）を基本構成としてもよい。

例えば、図１に示す不揮発性メモリシステム１００において、メモリ制御装置１０は不揮発性メモリ装置１を構成していると説明した。また図４に示す不揮発性メモリシステム１００において、メモリ制御装置１０はホスト１８を構成していると説明した。これに対して図１及び図４に示すメモリ制御装置１０は、不揮発性メモリ装置１及びホスト１８とは独立して不揮発性メモリシステム１００を構成してもよい。また、図１及び図４に示すメモリ制御装置１０は書き込み用演算装置１２及び読み出し用演算装置１７によって構成され、データの書き込み機能及び読み出し機能を備えると説明した。これに対して、メモリ制御装置１０はデータの書き込み機能及び読み出し機能を分割し、それぞれが独立で不揮発性メモリシステム１００を構成してもよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明からは妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置の構成図である。 本発明の第１の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いたデータ書き込み方法を示すフローチャート図である。 本発明の第１の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いたデータ読み出し方法を示すフローチャート図である。 本発明の第２の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置の構成図である。 本発明の第２の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いたデータ書き込み方法を示すフローチャート図である。 本発明の第２の実施の形態に係る不揮発性メモリ装置及びメモリ制御装置を用いたデータ読み出し方法を示すフローチャート図である。 本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置のＮＡＮＤ型メモリセルアレイにおける模式的回路構成図である。 本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置のＡＮＤ型メモリセルアレイにおける模式的回路構成図である。 本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置のＮＯＲ型メモリセルアレイにおける模式的回路構成図である。 本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置の２トランジスタ／セル型メモリセルアレイにおける模式的回路構成図である。 本発明の第１及び第２の実施の形態に係る不揮発性メモリ装置の３トランジスタ／セル型メモリセルアレイにおける模式的回路構成図である。 本発明の第１及び第２の実施の形態に係る強誘電体メモリセルのユニットセルが複数個接続されたチェイン型ＦｅＲＡＭセルブロックの回路構成図である。 本発明の第１及び第２の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例であって、チェイン型ＦｅＲＡＭセルアレイの模式的ブロック構成図である。 本発明の第１及び第２の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例であって、ＤＲＡＭ型ＦｅＲＡＭセルアレイの模式的ブロック構成図である。 本発明の第１及び第２の実施の形態に係る強誘電体メモリセルを適用可能な１Ｔ型ＦｅＲＡＭの回路構成図である。

符号の説明

１…不揮発性メモリ装置
１０…メモリ制御装置
１１…ページメモリ
１２…書き込み用演算装置
１３…一時メモリ
１４…比較器
１５…セレクタ
１６…メモリセルアレイ
１７…読み出し用演算装置
１８…ホスト
１９…読み出し用一時メモリ
４１…ＣＰＵ
１００…不揮発性メモリシステム
１３２…ＮＡＮＤセルユニット
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット

Claims (5)

1. 書き込みデータを、予め保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、前記論理演算値を基に対応する最適度をそれぞれ算出する書き込み用演算装置と、
   前記論理演算値を格納する一時メモリと、
   複数の前記最適度の中から最も大きい最適度である最大最適度を選択し、前記最大最適度に対応した前記書き込み用演算装置が保持する前記関数を特定する条件判定結果の情報である関数選択フラグを生成する比較器と、
   複数の前記一時メモリの中から、前記最大最適度に対応する前記論理演算値が格納された前記一時メモリを選択し、前記論理演算値を取得するセレクタと、
   前記比較器が出力する前記最大最適度に対応した前記関数選択フラグと前記セレクタが出力する前記最大最適度に対応した前記論理演算値を格納するメモリセルアレイ
   とを備えることを特徴とする不揮発性メモリ装置。
2. 書き込み用演算装置が、書き込みデータを予め保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、前記論理演算値を基に対応する最適度をそれぞれ算出するステップと、
   前記論理演算値を、一時メモリに格納するステップと、
   比較器が、複数の前記最適度の中から最も大きな前記最適度である最大最適度を選択するステップと、
   セレクタが、複数の一時メモリの中から、前記最大最適度に対応する前記論理演算値が格納された前記一時メモリを選択し、前記論理演算値を取得するステップと、
   メモリセルアレイが、前記最大最適度に対応した前記関数選択フラグと、前記セレクタが出力する前記最大最適度に対応した前記論理演算値を格納するステップ
   とを有することを特徴とする不揮発性メモリ装置のデータ書き込み方法。
3. メモリセルアレイが、格納している論理演算値及び関数選択フラグを出力するステップと、
   読み出し用演算装置が、前記論理演算値及び前記関数選択フラグに対して、書き込み用演算装置に保持された前記関数選択フラグに対応する関数の逆関数を用いて、前記論理演算値を算出をすることで論理演算結果である書き込みデータを復元するステップ
   とを有することを特徴とする不揮発性メモリ装置のデータ読み出し方法。
4. 書き込みデータを、保持された複数の関数によって論理演算し、それぞれの論理演算結果である論理演算値と、前記論理演算値を基に対応する最適度をそれぞれ算出する書き込み用演算装置と、
   前記論理演算値を格納する一時メモリと、
   複数の前記最適度の中から最も大きい最適度である最大最適度を選択し、前記最大最適度に対応した前記書き込み用演算装置が保持する前記関数を特定する条件判定結果の情報である関数選択フラグを生成する比較器と、
   複数の前記一時メモリの中から、前記最大最適度に対応する前記論理演算値が格納された前記一時メモリを選択し、前記論理演算値を取得するセレクタ
   とを備えることを特徴とするメモリ制御装置。
5. 前記セレクタより出力された前記書き込み用演算装置の演算結果を一時的に保存し、不揮発性メモリ装置に出力するデータレジスタを更に備えることを特徴とする請求項４に記載のメモリ制御装置。

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