JP2008060475A - 量子半導体デバイスおよびその製造方法 - Google Patents

Abstract

【課題】高い均一性と発光特性を実現する量子ドット近接積層構造の量子半導体デバイスを提供する。
【解決手段】量子半導体デバイスは、第１の量子ドット（１３）と、前記第１の量子ドットを覆う半導体結晶層（１５）と、前記半導体結晶層において前記第１の量子ドットの直上に位置するナノホール（１６）と、前記ナノホール上に位置する第２の量子ドット（１８）を有する。
【選択図】図１

Description

本発明は、量子半導体デバイスとその作製方法に関し、特に、高均一の量子ドット近接積層構造を有する量子半導体デバイスとその作製方法に関する。

近年、量子ドットの光電子デバイスへの適用が注目を集め、種々の研究、開発がなされている。３次元的なキャリアの閉じ込め構造である量子ドットは、キャリアの一次元的な閉じ込めである量子井戸構造や、二次元的な閉じ込めである量子細線構造と比較して、キャリアのエネルギスペクトルが非常に鋭く、離散的になる。室温においても、キャリアの遷移が量子準位間で不連続に生じ、鋭い発光スペクトルを得ることができる。

量子ドットの形成には、ヘテロエピタキシャル成長の初期に出現するいわゆるＳ−Ｋ（Stranski-Krastanov）モード成長を利用する方法が、一般的に採用されている。この方法では、ヘテロ界面に生じる歪エネルギを利用するため、リソグラフィやエッチングなどのようなバルク材料の加工を必要とせず、簡単なプロセスで量子ドットが自己形成される。たとえば、ＧａＡｓ基板上に、格子定数の大きく異なるＩｎＧａＡｓ層を数分子層成長させることによって、直径３０〜４０ｎｍ程度のＩｎＧａＡｓのドットを自己形成することができる。

量子ドットは、そのエネルギ効率や温度安定性の面から、種々のデバイスへの適用が試みられている。代表的な適用例として、量子ドットアレイを活性層に利用した量子ドット半導体レーザがある。量子ドットを半導体レーザに適用する場合には、所望の発光波長を得ることが重要である。また、安定した発光出力を得るために、量子ドットの幅方向の均一のみならず、高さ方向の大きさも均一であることが望ましい。

高さ方向のゆらぎを小さくするとともに、所望の発光波長を得るために、下地結晶上に異なる材料で形成した平坦な量子ドットを交互に積層して量子ドット積層体を構成する手法が提案されている（たとえば、特許文献１参照）。この方法では、一層目の量子ドットと二層目の量子ドットで異なる材料を用いることにより、所望のエネルギバンド構造を実現している。

異なる材料を交互に用いるため、量子ドットの平坦化は、欠陥発生防止のための必然的な要求となっている。すなわち、量子ドットでの欠陥の発生を防止するため、原料ガスの供給量を低く抑え、完全なドット形状が構成される前に、次の層の形成へと移行する。一層目の量子ドットの形成には、１．８分子層（ＭＬ）相当の原料を供給し、二層目以降では０．７ＭＬ相当の原料を供給する。この条件では、一層目の量子ドットの高さは３〜５ｎｍ程度、２層目以降の量子ドットの高さは、１．２ｎｍ〜２ｎｍ程度である。
量子トッドを活性層に用いた半導体レーザで十分な光閉じ込め係数を得るには、量子ドット積層体で、ある程度の厚さを確保する必要があるが、上記の方法では、何層も積層しなければ厚さをかせぐことができない。しかし、各層で条件を最適化する必要があるところ、上層へ行くほど最適化が難しく、現実に何層も量子ドット層を積層することは困難である。
特に、平坦な量子ドットを重ねるため、間を埋めるスペーサ層も薄くなり、下層の量子ドット層からの応力場の影響により、積層量子ドット構造の制御が困難である。さらに、量子ドットをＳ−Ｋ成長させるためのウェッティング層を狭い間隔で重ねるため、キャリア抜けの原因にもなる。
一方、積層した量子ドットの最上層を覆うキャップ層をアニールして、最上層の量子ドットの直上にナノホールを自己形成し、ナノホール内を導電体で埋め込んでナノホール電極を作製する方法が提案されている（たとえば、特許文献２参照）。この手法により、下層の量子ドットに対して個別にキャリアの注入、取り出しが可能になる。
特開２００４−２３５３２９号公報 特開２００６−６６４６３号公報

従来の量子ドット積層体の問題点に鑑みて、高い均一性と発光特性を実現する量子ドットの近接積層体を提供することを課題とする。

上記課題を解決するために、本発明では、量子ドットの近接積層に、ナノホールの自己形成技術を取り入れる。すなわち、第１層目のＩｎＡｓ量子ドットを覆うＧａＡｓスペーサ層を所定の条件でアニール処理することにより、第１層目の埋め込みＩｎＡｓ量子ドットの直上に、ＧａＡｓナノホールを自己形成する。このナノホール内に２層目のＩｎＡｓ量子ドットを直接成長することにより、高度に自己整合し、均一かつ十分な高さの量子ドットを連続形成する。

具体的には、本発明の第１の側面では、量子半導体デバイスは、
（ａ）第１の量子ドットと、
（ｂ）前記第１の量子ドットを覆う半導体結晶層と、
（ｃ）前記半導体結晶層において前記第１の量子ドットの直上に位置するナノホールと、
（ｄ）前記ナノホール上に位置する第２の量子ドットを
を有する。
良好な実施例では、前記第１の量子ドットと第２の量子ドットは、前記ナノホールで高さ方向に接続する。

例えば、第１および第２の量子ドットは、ともにＩｎＡｓ量子ドットである。あるいは 第１の量子ドットをＩｎＡｓ量子ドットとし、第２の量子ドットをＧａＳｂ量子ドットとしてもよい。

この場合、前記第１のＩｎＡｓ量子ドットの下地層として、ＧａＳｂ層をさらに有してもよい。

本発明の第２の側面では、量子半導体デバイスの作製方法は、
（ａ）半導体基板上に、第１の量子ドットを成長するステップと、
（ｂ）前記第１の量子ドットを埋め込む半導体結晶層を形成するステップと、
（ｃ）前記第１の半導体結晶層を所定の条件でアニールして、前記第１の量子ドットの直上にナノホールを自己形成するステップと、
（ｄ）前記ナノホール内に第２の量子ドットを成長するステップと
を含むことを特徴とする。

幅方向と高さ方向の双方で高度に均一な量子ドット層を近接積層することができる。この結果、きわめて狭い発光スペクトラムを、再現性良く実現できる。

以下で、添付図面を参照して、本発明の良好な実施形態を説明する。

図１は、本発明の一実施形態に係る量子ドットの近接積層構造の概略断面図である。この近接積層構造は、ＧａＡｓバッファ層１１上に、第１のＩｎＡｓ量子ドット１４と、これを覆うＧａＡｓスペーサ層１５と、第１のＩｎＡｓ量子ドット１４の直上に位置するＧａＡｓナノホール１６上に形成される第２のＩｎＡｓ量子ドット１８とで構成される。

ＧａＡｓナノホール１６が、第１のＩｎＡｓ量子ドット１４の直上に自己形成され、このＧａＡｓナノホール１６内に、第２のＩｎＡｓ量子ドット１８が優先的に成長するので、第１のＩｎＡｓ量子ドット１４と、第２のＩｎＡｓ量子ドット１８の積層方向での整合性は非常によい。

図１の量子ドット積層体のサンプルの作製方法を説明する。まず、図示しないＧａＡｓ（１００）基板１１上に、膜厚２００ｎｍのＧａＡｓバッファ層１１を、分子線エピタキシ（ＭＢＥ）法により５９０℃で形成する。その後、基板温度を５００℃まで冷却し、ＩｎＡｓ層１３をウェッティング層として、Ｓ−Ｋモードで第１のＩｎＡｓ量子ドット１４を成長する。成長条件は、Ａｓ圧力が３×１０^-7Ｔｏｒｒ、成長速度は０．０３５ＭＬ／ｓ、ＩｎＡｓの成長量は２．６ＭＬである。このような低いＡｓ圧力と低い成長速度で、平均直径３０ｎｍ、平均高さが８ｎｍの第１のＩｎＡｓ量子ドット１４が、約３×１０¹⁰／ｃｍ²の密度で形成される。

第１のＩｎＡｓ量子ドット１４上に、ＧａＡｓスペーサ層１５を１０ｎｍ成長する。成長条件は、基板温度４５０℃、Ａｓ圧力３×１０^-7Ｔｏｒｒである。その後、Ａｓ圧力下で、５００℃で５分間アニール処理する。このアニール処理により、ＧａＡｓスペーサ層１５の表面に、直径約２７ｎｍ、深さ約２ｎｍのＧａＡｓナノホール１６が自己形成される。ナノホール１６の発生密度は約３×１０¹⁰／ｃｍであり、第１のＩｎＡｓ量子ドット１４の成長密度とほぼ一致する。

これは、第１のＩｎＡｓ量子ドット１４の直上に位置するＧａＡｓスペーサ層１５がＩｎＡｓ量子ドット１４からの引っ張り応力を受け、歪エネルギが蓄積されたＧａＡｓ部分が、アニール処理により離脱するためと考えられる。なお、ＧａＡｓナノホール１６は、ＧａＡｓスペーサ層１５に埋め込まれた第１のＩｎＡｓ量子ドット１４の頂点と接触した後、しばらくはその深さが飽和し、安定する。

次に、第１のＩｎＡｓ量子ドットと同じ成長条件で、第２のＩｎＡｓ層１７を形成し、Ｓ−Ｋモードで第２のＩｎＡｓ量子ドット１８を成長する。第２のＩｎＡｓカバレッジは３．４ＭＬである。第２のＩｎＡｓ量子ドット１８は、ＧａＡｓナノホール１６内に自己整合的に成長し、第１のＩｎＡｓ量子ドット１４との積層方向での整合性が非常によい。また、ＧａＡｓナノホール１６の深さを第１のＩｎＡｓ量子ドットの頂点に到達するように制御することで、第１のＩｎＡｓ量子ドット１４と、第２のＩｎＡｓ量子ドット１８とを接続することができる。

第２のＩｎＡｓ量子ドット１８を形成した時点で、ＧａＡｓバッファ層１１からの高さが約１８ｎｍである。本発明の実施形態の手法により、従来の積層方法で６〜７層の成長を繰り返すことで達成された高さを、わずか２層の積層で実現可能になる。

図２は、上述した方法で作製したＩｎＡｓ量子ドット積層体の断面ＳＴＥＭ像である。このＳＴＥＭ像は、第２のＩｎＡｓ量子ドット１８のカバレッジが２．０ＭＬのときの写真である。第１のＩｎＡｓ量子ドット上のナノホール内に、第２のＩｎＡｓ量子ドットが整合的に成長している様子がわかる。

図３は、第２のＩｎＡｓ量子ドット層の成長量を、０ＭＬ〜３．０ＭＬに変化させたときのＡＦＭ像である。図３（ａ）の０ＭＬのときのＡＦＭ像において、黒く散在する点がＧａＡｓスペーサ層１５に形成されたＧａＡｓナノホール１６である。

図３（ｂ）の成長量が１．６ＭＬの時点では、ＩｎＡｓは、ＧａＡｓナノホール１６上に優先的に、しかもランダムに埋め込まれる。この成長初期のランダムな埋め込みについては、図４を参照して後述する。

図３（ｃ）の成長量が２．０ＭＬの時点では、ＧａＡｓナノホール１６上にＩｎＡｓ量子ドット１８が整合して形成されているが、サイズにばらつきがみられる。この時点でＧａＡｓスペーサ層表面からのＩｎＡｓ量子ドットの平均高さは４ｎｍである。

図３（ｄ）の成長量が３．０ＭＬになると、ＩｎＡｓ量子ドット１８のサイズが均一になる。成長量が２．０ＭＬを超えると、徐々に｛１３６｝ファセットがＩｎＡｓ量子ドット１８の側壁に現れるようになり、成長量が３．０ＭＬでは、｛１３６｝ファセットの形成を示すＲＨＥＥＤシェブロンパターンが頻繁に観察されることから、ＩｎＡｓ量子ドットの近接積層成長において自己制限効果が働き、図３（ｄ）のように均一な第２のＩｎＡｓ量子ドット１８が得られる。この時点で、ＧａＡｓスペーサ層表面からのＩｎＡｓ量子ドット１８の平均高さは６ｎｍである。成長量が３．０ＭＬを超えると、ＩｎＡｓ量子ドット１８のサイズはほぼ制限されるが、高さは成長量とともに増加し、成長量３．４ＭＬでの平均高さは８ｎｍになる。

図４は、図３（ｂ）の成長量が１．６ＭＬのときのＡＦＭ像（１１０）断面プロファイルである。このプロファイルから、ＩｎＡｓは、ＧａＡｓナノホール１６の底面の中心から優先的に取り込まれていくことがわかる。

また、同じ１．６ＭＬの成長の時点で、ほとんど埋まっていないナノホールや、半分程度埋め込まれたナノホール、ドットが形成され始めているナノホールなど、ＧａＡｓナノホール１６上へのＩｎＡｓ取り込み量にばらつきが見られる。ＩｎＡｓアイランドの高さの範囲は、０．１ｎｍ〜１．５ｎｍである。

これは、ＧａＡｓナノホール１６の平均間隔に比べて、Ｉｎ原子の表面拡散長が十分長いために、Ｉｎ原子のＧａＡｓナノホール１６への取り込みが確率的な過程として起きていることを示している。このように、第２のＩｎＡｓ量子ドット１８の成長初期の段階では、サイズ揺らぎがみられるが、図３（ｄ）と関連して説明したように、成長量が３．０ＭＬ以上に増すと、高度に均一な量子ドットが、第１のＩｎＡｓ量子ドット１４上に精度よく整合して形成される。

図５は、実施形態のＩｎＡｓ量子ドット近接積層体の、１２ＫでのＰＬスペクトラムである。こＰＬのスペクトラムは、図１の状態から第２のＩｎＡｓ量子ドット１８上に、Ｉｎ_0.1Ｇａ_0.9Ａｓ歪緩和層を１２．５ｎｍ、その上にＧａＡｓキャップ層を８７．５ｎｍ成長し、１２Ｋまで冷却して測定したものである。ＩｎＧａＡｓ歪緩和層およびＧａＡｓキャップ層の成長条件は、４６０℃でＡｓ圧力が６×１０^-7Ｔｏｒｒである。

１２Ｋでのピーク波長は１１６２ｎｍである。これは、単層のＩｎＡｓ量子ドットの発光波長よりもわずかに短い。そして、このＰＬスペクトラムの全半値幅（ＦＷＨＭ）は、１４．５meVと、きわめて狭い。狭い発光半値幅は、量子ドット構造の均一性の高さを示すが、この場合は、量子ドットの幅方向の均一性に加えて、特に量子ドットの高さ方向への揺らぎを抑制した結果により、このような良好な発光特性が実現できたと考えられる。

図６は、図１の量子ドットの近接積層体の適用例を示す。図１の例では、ＩｎＡｓ量子ドットの積層体を、量子ドット半導体レーザの活性層に適用している。この半導体レーザは、ｎ型ＧａＡｓ（００１）基板３１上にｎ型ＧａＡｓバッファ層３２、ｎ型ＡｌＧａＡｓクラッド層３３、ＧａＡｓ導波層３４、活性層３５、ＧａＡｓ導波層３６、ｐ型ＡｌＧａＡｓクラッド層３７が、この順で積層されている。ｐ型ＡｌＧａＡｓクラッド層３７の上には、開口（窓部）を有するＳｉＯ２層が形成され、電流注入用のｐ型電極３９が設けられる。ＧａＡｓ基板３１の裏面には、ｎ型電極４０が設けられる。
図６（ｂ）活性層３５は、図１に示す構成の近接積層体を２層に重ねたものである。第１の近接積層体６１上に、ＧａＡｓキャップ層４７を介して、第２の近接積層体６２が積層されている。

図６（ｂ）の例では、近接積層体６１、６２の各々において、第１のＩｎＡｓ量子ドット層４３、５３は、それぞれＧａＳｂ層４１、５１上に形成されている。ＧａＳｂ層４１、５１上にＩｎＡｓ量子ドット４３、５３を成長する場合も、基板温度５００℃、成長速度０．０３５ＭＬ／ｓ、Ａｓ圧力が３×１０^-7という低い成長速度とＡｓ圧力で、Ｓ−Ｋモード成長を行う。

ＧａＳｂ層上にＩｎＡｓ量子ドットを成長することにより、図１のようにＧａＡｓ上にＩｎＡｓ量子ドットを形成する場合と比較して、幅方向および高さ方向に同程度のサイズの量子ドットが１．１×１０¹¹ｃｍ^-2以上の高密度に形成することができる。

第１のＩｎＡｓ量子ドット４３、５３を覆うＧａＡｓスペーサ層４４、５４には、第１のＩｎＡｓ量子ドット４３、５３に整合してＧａＡｓナノホール４５、５５が自己形成され、ＧａＡｓナノホール４５、５５上に直接第２のＩｎＡｓ量子ドット４６、５６が自己形成されている。第１のＩｎＡｓ量子ドット（埋め込み量子ドット）４３の底面から第２のＩｎＡｓ量子ドット（積層量子ドット）の頂上までの高さは、ほぼ均一に１８ｎｍ程度である。

図６（ｂ）では、第１のＩｎＡｓ量子ドット層４３、５３の下層にＧａＳｂ層４１、５１を挿入して高密度を達成しているので、近接積層体６１を単一で用いても、十分な発光を得ることができるが、第２の近接積層体６２を積層することにより、さらに実用に適した狭スペクトラム、高発光のレーザを作製することが可能になる。
また、ＩｎＡｓ量子ドット層４３、５３の下地にＧａＳｂ層４１、５１を挿入せずに、図１の構成の近接積層体を２以上、繰り返し積層することによっても、十分な発光を得ることができる。

図７（ａ）は、本発明の実施形態の変形例を示す概略構成図であり、図７（ｂ）は、図７（ａ）の構成のバンド構成を示す図である。図７（ａ）に示す例では、ＧａＡｓバッファ層８１上に、ＩｎＡｓ層８３から第１のＩｎＡｓ量子ドット８４を成長する。ＩｎＡｓ量子ドット８４の密度は、ほぼ３×１０¹⁰／ｃｍ²である。次に、ＧａＡｓスペーサ層８５で、第１のＩｎＡｓ量子ドット８４を埋め込む。その後、図１と同様の条件で、ＧａＡｓスペーサ層８５をアニールし、第１のＩｎＡｓ量子ドット８４の直上に、ＧａＡｓナノホール８６を形成する。ＧａＡｓナノホール８６上に、直接ＧａＳｂ量子ドット８８を形成する。ＧａＳｂ量子ドットの成長条件は、０．０３５ＭＬ／ｓの低レートで、３．７ＭＬまで成長する。最終的なＧａＳｂ量子ドットの密度は、３×１０¹⁰／ｃｍ²である。

図７（ｂ）のバンド構成図に示すように、ＩｎＡｓはタイプＩのバンド構造を有し、ＧａＳｂはタイプＩＩのバンド構造を有する。タイプＩとタイプＩＩが連続するバンド構造により、電子とホールの結合エネルギが小さい方向にシフトし、ＩｎＡｓ量子ドットのみの近接積層体と比較して、長波長が実現できる。
図８は、ＩｎＡｓ量子ドット８４上のナノホール８６上に、ＧａＳｂ量子ドット８８を３．７ＭＬ成長したときのＡＦＭ写真である。ＧａＡｓナノホール８６の存在により、タイプＩとタイプＩＩの異なる種類の量子ドットを、自己整合的に接続することができ、第２層目のＧａＳｂ量子ドット８８においても、高密度、高均一を維持することができる。
このサンプルの室温での発光波長は、１．２４μｍであるが、図７（ａ）の近接積層体を覆うキャップ層の材料や条件を最適化することにより、１．２８μｍの発光波長も実現可能であり、１．３μｍ帯の光通信用の発振レーザへの適用が期待できる。
なお、図６のように第１の量子ドットをＩｎＡｓ、ナノホール上の第２の量子ドットをＧａＳｂとする構成と、図６（ｂ）のように、第１のＩｎＡｓ量子ドットの下地にＧａＳｂ層を挿入する構成とを組み合わせることもできる。
以上述べたように、本発明では、幅方向、高さ方向ともに均一性の高い、狭スペクトラムの量子ドット近接積層体が実現される。

本発明の一実施形態に係る量子ドット近接積層体の概略構成図である。 図１の量子ドット積層構造の断面ＳＴＥＭ像である。 ＧａＡｓナノホール上の積層ＩｎＡｓ量子ドットの成長過程を示すＡＦＭ像である。 成長量１．６ＭＬのＡＦＭ像から抽出した（１１０）断面プロファイルである。 積層ＩｎＡｓ量子ドットのＰＬスペクトラムである。 本発明の実施形態に係る量子ドットの近接積層体を適用した量子ドットレーザの概略構成図である。 本発明の実施形態の量子ドット近接積層体の変形例と、そのバンド構造を示す模式図である。 ＩｎＡｓ量子ドット直上のナノホール上に成長したＧａＳｂ量子ドットのＡＦＭ写真である。

符号の説明

１３、４３、５３、８３ ＩｎＡｓ量子ドット（第１の量子ドット）
１５、４４、５４、８５ ＧａＡｓスペーサ層
１６、４５、５５、８６ ＧａＡｓナノホール
１８，４６，５６ ＩｎＡｓ量子ドット（第２の量子ドット）
３０ 量子ドットレーザ
３５ 活性層
４１，５１ ＧａＳｂ下地層
６１、６２ 量子ドット近接積層体
８８ ＧａＳｂ量子ドット（第２の量子ドット）

Claims (15)

1. 第１の量子ドットと、
   前記第１の量子ドットを覆う半導体結晶層と、
   前記半導体結晶層において、前記第１の量子ドットの直上に位置するナノホールと、
   前記ナノホール上に位置する第２の量子ドットを
   を有することを特徴とする量子半導体デバイス。
2. 前記第１の量子ドットと、第２の量子ドットは、同じ材料で構成されることを特徴とする請求項１に記載の量子半導体デバイス。
3. 前記第１の量子ドットと、第２の量子ドットは、異なる材料で構成されることを特徴とする請求項１に記載の量子半導体デバイス。
4. 前記第１の量子ドットと第２の量子ドットは、前記ナノホールで高さ方向に接続することを特徴とする請求項１に記載の量子半導体デバイス。
5. 前記第１および第２の量子ドットはＩｎＡｓであることを特徴とする請求項１に記載の量子半導体デバイス。
6. 前記第１の量子ドットはＩｎＡｓであり、第２の量子ドットはＧａＳｂであることを特徴とする請求項１に記載の量子半導体デバイス。
7. 前記第１のＩｎＡｓ量子ドットの下地層にＧａＳｂ層をさらに有することを特徴とする請求項５または６に記載の量子半導体デバイス。
8. 前記第１の量子ドットの高さは約８ｎｍであることを特徴とする請求項１に記載の量子半導体デバイス。
9. 前記第２の量子ドットの前記半導体結晶層表面からの高さは約８ｎｍであることを特徴とする請求項１に記載の量子半導体デバイス。
10. 第１の量子ドットと、
    前記第１の量子ドットを覆う半導体結晶層と、
    前記半導体結晶層において、前記第１の量子ドットの直上に位置するナノホールと、
    前記ナノホール上に位置する量子ドットと
    で構成される量子ドット近接接合体を、１以上繰り返し積層した量子半導体デバイス。
11. 半導体基板上に、第１の量子ドットを成長するステップと、
    前記第１の量子ドットを埋め込む半導体結晶層を形成するステップと、
    前記第１の半導体結晶層を所定の条件でアニールして、前記第１の量子ドットの直上にナノホールを自己形成するステップと、
    前記ナノホール内に第２の量子ドットを成長するステップと
    を含むことを特徴とする量子半導体デバイスの作製方法。
12. 前記第１の量子ドットおよび第２の量子ドットをＩｎＡｓで形成することを特徴とする請求項１１に記載の量子半導体デバイスの作製方法。
13. 前記第１の量子ドットをＩｎＡｓで形成し、前記第２の量子ドットをＧａＳｂで形成することを特徴とする請求項１１に記載の量子半導体デバイスの作製方法。
14. 前記第１の量子ドットの下地層として、ＧａＳｂ層を挿入するステップ
    をさらに含むことを特徴とする請求項１２または１３に記載の量子半導体デバイスの作製方法。
15. 前記第２の量子ドットの成長量は３．０ＭＬ〜３．４ＭＬであることを特徴とする請求項１１に記載の量子半導体デバイスの作製方法。