JP2008042125A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】フルシリサイドゲートトランジスタを有するCMOS回路に関して、P/N境界に於いて側壁方向からもシリサイド反応が進むため、中間的な組成のシリサイドが形成され、P/N境界が拡大化する。P/N境界に急峻な段差部があるため、当該箇所にコンタクトホールを配置する場合において、バリアメタルが十分な膜厚で形成できなくなり、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生する。
【解決手段】P/N分離領域を成す素子分離構造301Aの上方のP/N境界に於いてポリシリコン膜304が形成する段差部の側壁部314S上に、絶縁性のシリサイド保護膜315を形成する。その後、ポリシリコン膜304及び保護膜315を被覆するシリサイド化金属316を成膜する。その上で、熱処理を行って、両膜304,316との間にシリサイド化反応を行わせる。保護膜315は側壁方向からのシリサイド反応を生じさせない。
【選択図】図9
【解決手段】P/N分離領域を成す素子分離構造301Aの上方のP/N境界に於いてポリシリコン膜304が形成する段差部の側壁部314S上に、絶縁性のシリサイド保護膜315を形成する。その後、ポリシリコン膜304及び保護膜315を被覆するシリサイド化金属316を成膜する。その上で、熱処理を行って、両膜304,316との間にシリサイド化反応を行わせる。保護膜315は側壁方向からのシリサイド反応を生じさせない。
【選択図】図9
Description
本発明は、フルシリサイドゲートトランジスタを有する半導体装置及びその製造技術に関する。
CMOSトランジスタを成すPMOS/NMOSトランジスタのゲート電極は、ポリシリコン+シリサイド金属の構成から、フルシリサイドゲートの構成へと移りつつある。この様なフルシリサイドゲートのCMOSトランジスタを同一基板上に形成する場合には、フルシリサイドゲート(FUSIゲート)のシリサイド組成を変えることにより電極材の仕事関数を制御して、NMOS/PMOSトランジスタを作り分ける。組成の変更方法に関しては、シリサイド反応前に母材となるシリコンの膜厚をPMOS領域がNMOS領域に対して薄くなるようにして、シリサイド反応金属(例えばNi,Co,W)とシリコン膜厚との比がPMOS領域及びNMOS領域で変わる様にする。その後に熱処理を加えて、シリサイド反応を促進させて、互いに組成の異なるシリサイド金属膜のみから成るPMOS用及びNMOS用のフルシリサイドゲートの構造を生成する。
熱処理によるシリサイド反応は等方性反応である。そのため、図15(後述する図1のB1−B2線に関する縦断面図に相当。)に示す様に、NMOS/PMOS領域の境界部(以下、P/N境界とも言う。)に於いて側壁方向からもシリサイド反応が進むため、NMOS領域用としてのシリサイド組成(例えばNiSi)とPMOS領域用としての組成(例えばNi3Si)とは異なる中間的な組成のシリサイドの部分100が形成される。このため、P/N境界がゲート幅方向へ拡大化してしまう。そして、このシリサイド部分100がトランジスタ特性に影響を与えない様にするためには、十分に大きな幅寸法(図10の幅W参照。)のP/N分離領域を確保する必要があった。
又、図16に例示する様に、NMOS/PMOS領域の境界部において急峻な段差部があるために、当該箇所にコンタクトホールを配置する場合において、バリアメタルが十分な膜厚で形成できなくなり、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生していた。もしくは、P/N境界から十分距離をとってコンタクトホールを配置する必要があった。
この発明は、斯かる問題認識を踏まえて成されたものであり、良好なP/N境界面を形成すると共に、同境界部に於けるコンタクト歩留まりを向上させることを、その目的としている。
本発明の主題は、互いに組成が異なるフルシリサイドゲート電極を有するP型及びN型のトランジスタが同一基板上に形成されている半導体装置であって、前記基板内に形成された素子分離絶縁膜の内でP型ウエル構造とN型ウエル構造とで挟まれたP/N分離部分によって規定されるP/N境界に於いて、前記P型ウエル構造用のフルシリサイドゲート電極と前記N型ウエル構造用のフルシリサイドゲート電極とが接合することで形成される段差部の側壁部上に、絶縁膜としてのシリサイド保護膜が形成されていることを特徴とする。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
本発明の主題によれば、P/N境界の段差部の側壁部上に形成された保護膜は、熱処理によるシリサイド反応時に於いて、側壁方向からのシリサイド成長反応を生じない様に機能する。この機能により、P/N境界に於ける、中間的な組成を有するシリサイド部の領域発生を抑制することが出来る。従って、シリサイド成長反応時にP/N境界部が拡大化しないので、P/N分離部分の幅を従来技術と比較して小さく設定することが可能となる。
又、本発明の主題によれば、P/N境界段差部の側壁部を保護膜で覆っているので、側壁部にバリアメタルが形成されない場合に於いても、電極材とプラグ材成膜ガスとが接することがないため、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生することはないと言う利点が得られる。
図1は、本発明に係る半導体装置が適用されたCMOS回路の平面レイアウトを模式的に示す上面図であり、図2は、図1中のA1−A2線に関する縦断面図(MOSFETのソースチャネルドレイン方向ないしはゲート長方向に沿った縦断面図)である。尚、図1中のB1−B2線はMOSFETのゲート幅方向に沿った断線を示す。
図1及び図2に示す通り、素子分離絶縁膜301の内で、NMOSのP型ウエル構造302pとPMOSのN型ウエル構造302nとで挟まれたP/N分離部分301Aの中央上方位置として規定されるP/N境界に於いて、互いに接合するNMOS用フルシリサイドゲート電極319とPMOS用フルシリサイドゲート電極320とは、B1−B2線方向ないしはゲート幅方向に沿って延在している。そして、上記P/N境界に於いて、層間絶縁膜(図示せず)を貫通して成る両ゲート319,320用のコンタクトホール5が形成されており、当該コンタクトホール5はバリアメタル(図示せず)を介してプラグ金属で充填されている。更に、上記層間絶縁膜上には、両ゲート319,320用のコンタクトホール5を埋める上記プラグ金属と電気的に接続された、Al等から成る上部配線層1がゲート長方向に沿って形成されている。同様に、各コンタクトホール6,7,8,9が形成され、且つ、Al等から成る上部配線層2,3,4が形成されて、CMOS構造が実現されている。
尚、図2中に於いて、参照符号300は、本例ではP型の不純物を含む半導体基板である。
ここで、本発明に係る半導体装置の構造上の特徴点は、次の点にある。即ち、基板300内に形成された素子分離絶縁膜301の内でP型ウエル構造302pとN型ウエル構造302nとで挟まれたP/N分離部分301Aによって規定されるP/N境界に於いて、P型ウエル構造用(NMOSトランジスタ用)のフルシリサイドゲート電極319とN型ウエル構造用(PMOSトランジスタ用)のフルシリサイドゲート電極320とが接合することで形成される段差部の側壁部(後述する参照符号314S)上に、絶縁膜としてのシリサイド保護膜(後述する参照符号315又は401)が形成されている。
以下、当該特徴的構成を形成するための本半導体装置の製造方法について、図面を参照しながら、実施の形態1及び2として、記載する。
(実施の形態1)
図3(b)は、図1のB1−B2線に関する縦断面図であり、又、図3(a)の左側の構造図は、図3(b)のa1−a2線に沿っての縦断面図であって、PMOSFETの構造を示している。又、図3(a)の右側の構造図は、図3(b)のb1−b2線に沿っての縦断面図であって、NMOSFETの構造を示している。これらの対応関係は、後述する図面においても同様に妥当する。
図3(b)は、図1のB1−B2線に関する縦断面図であり、又、図3(a)の左側の構造図は、図3(b)のa1−a2線に沿っての縦断面図であって、PMOSFETの構造を示している。又、図3(a)の右側の構造図は、図3(b)のb1−b2線に沿っての縦断面図であって、NMOSFETの構造を示している。これらの対応関係は、後述する図面においても同様に妥当する。
先ず、図3に示す様に、N型ウエル構造302n、P型ウエル構造302p、及び、素子分離構造301を、基板300の表面から内部に向けて形成する。この素子分離構造301は、P型ウエル構造302pとN型ウエル構造302nとを分離してP/N境界部を規定するP/N分離部分301Aを有する。
その後、CVD法等により、high-kゲート絶縁膜303を、素子分離構造301、P型ウエル構造302p、P/N分離部分301A及びN型ウエル構造302n上に形成する。その上で、CVD法等により、ゲート電極材と成る多結晶シリコン膜304を、ゲート絶縁膜303上に全面的に成膜する。更に、シリサイド化保護膜(例えば、シリコン酸化膜、シリコン窒化膜等、後述のシリサイド化時にシリサイド化反応を生じないもの)305を、ポリシリコン膜304の上部に全面的にCVD法等により形成する。その後に、リソグラフィ技術及びドライエッチング技術等を用いて、ゲート絶縁膜303、ポリシリコン膜304及びシリサイド化保護膜305の積層構造を、ゲート電極形状にエッチングする。その後、ゲート電極形状を成す、ゲート絶縁膜303、ポリシリコン膜304及びシリサイド化保護膜305の積層構造の側面上に、サイドウォールスペーサ(絶縁膜307,308及び309より成る。)を形成する。
この後、シリサイド化保護膜305/ポリシリコン膜304の積層構造を(高濃度ソースドレイン注入時にはサイドウォールスペーサ用の絶縁膜307,308,309をも)マスクとして、イオン注入法等により不純物をドーズし、上記不純物領域内のドーパントを活性化させるために所定の熱処理を加えて、LDD/エクステンション/高濃度ソースドレイン不純物領域310p、310nを形成する。その後、全面に第1シリサイド化金属(Co、Ni、Ti、Pt、Ru、W、Mo及びこれらの内の少なくとも2つを含有する合金)(図示せず)をスパッタ法等により成膜し、熱処理により第1シリサイド化金属をソースドレイン不純物領域310p、310nのシリコン露出部と反応させた後に、未反応の第1シリサイド化金属を選択的に除去して、シリサイド電極311n、311pを自己選択的に形成する。
更に、シリコン酸化膜312を、ゲートの各膜305,304,303の厚さの合計よりも厚く成膜してシリコン酸化膜312Aを形成し、その後、シリサイド化保護膜305の上表面が露出するまで、シリコン酸化膜312AをCMP法等により研磨することで、シリコン酸化膜312、サイドウォールスペーサ用の絶縁膜307,308,309及びシリサイド化保護膜305の平坦化を行う。
次に、シリサイド化保護膜305の内で、N型ウエル構造302nの直上方及びP/N境界部を規定するP/N分離部分301Aの一部の直上方に該当する第1部分のみを、全て除去する。即ち、図4に示す様に、先ず、フォトリソグラフィ技術により、シリサイド化保護膜305の内の所定領域(上記第1部分を除いたシリサイド化保護膜305の第2部分)上にフォトレジスト313が残る様に、フォトレジストのパターニングを行う。その後に、ドライエッチング法等により、フォトレジスト313に覆われていない領域であるシリサイド化保護膜305の第1部分のみを除去して、凹形状にゲートポリシリコン膜304が露出した部位314を形成する。
次に、ポリシリコン膜304の内で上記第1部分の除去により凹形状に露出した部分304Aの膜厚を、シリサイド化保護膜305の内で第1部分以外の第2部分305Aの直下に位置するポリシリコン膜304の部分304Bよりも低減させて、P/N境界部にポリシリコン膜304から成る段差部を形成する。その後、ポリシリコン膜304の第2部分305Aを除去する。
即ち、図5に示す様に、先ず、レジスト開口部のポリシリコン膜304Aの膜厚をドライエッチプロセス等のエッチングプロセスにより低減させる。この膜厚低減工程により、ポリシリコン膜304から成る段差部が、P/N分離部分301A直上のP/N境界部に形成される。その後に、フォトレジスト313を除去する。次に、図6に示す様に、フォトレジスト313の直下にあったシリサイド化保護膜305の第2部分305Aを除去する。この工程により、2段の凹形状314から成るポリシリコン膜304の表面が露出し、併せて、段差部の側壁部314Sが露出する。
次に、第2部分305Aの除去後に露出した段差部を含むポリシリコン膜304の表面上に、絶縁膜である保護膜を全面的に形成し、その後、異方性エッチングにより、段差部上にのみ上記保護膜が残る様に上記保護膜を加工する。即ち、図7に示す様に、露出したポリシリコン膜304の表面上に、当該ポリシリコン膜304の表面に対して酸化性ガス中で熱処理を加えることで、シリサイド保護膜となるべきシリコン酸化膜315を全面的に形成する。ここで、酸化性ガス中ではなく、窒化性ガス中においてシリコン窒化膜をシリコン酸化膜315の代わりとしても良い。その上で、図8に示す様に、異方性のドライエッチプロセスにより、シリコン酸化膜315をエッチングして、P/N境界部に於ける段差部にのみシリコン酸化膜(保護膜)315が残る様に、シリコン酸化膜315を加工する。
次に、保護膜315の加工後に露出した上記段差部を含むポリシリコン膜304の上面上及び段差部の側壁部314S上の保護膜315上にシリサイド化金属膜を形成した上で、熱処理を行うことでポリシリコン膜304と上記シリサイド化金属膜との間でシリサイド化反応を行わせる。その際、保護膜315は、課題の欄で既述した側壁方向からのシリサイド化反応の促進を抑止する役目を成す。従って、シリサイド化反応時にP/N境界部が拡大化することはなく、P/N分離部分301Aの中央直上方に位置する良好なP/N境界部が生成される。
具体的には、図9に示す様に、段差部の側壁部314Sを含めてポリシリコン膜304の表面を被覆する様に、露出面の全面に渡って、第2シリサイド化金属316を成膜する。その後、250℃〜550℃の温度範囲での熱処理を行い、凹形状部314内のポリシリコン膜304と第2シリサイド化金属膜316との間でシリサイド化反応を行わせた後、図10に示す様に、未反応の第2シリサイド化金属膜316を除去して、トランジスタ電極構造を得る。
本実施の形態によれば、P/N境界部の段差部に於いて、その側壁部314S上に保護膜315を形成した上でシリサイド化反応を行わせることとしているので、側壁方向からのシリサイド成長反応を生じないようにすることが出来、NMOS狙いのシリサイド組成とPMOS狙いの組成とは異なる中間的な組成のシリサイドがP/N境界部とその近傍に形成されるのを避けることが出来る。この様に、シリサイド化反応時にP/N境界部が拡大化するのを防止することができるので、図10に示すP/N分離部分301Aの幅Wを従来技術と比較して小さく設定することが可能となる。しかも、ゲート電極形成後に層間絶縁膜内に形成されるゲートコンタクトホールの充填工程に於いては、電極材とプラグ材成膜ガスが接することがないため、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生しない。
(実施の形態2)
本実施の形態は、実施の形態1で記載した製造方法の変形例に該当する。即ち、本実施の形態では、実施の形態1に於ける図3〜図6及びそれらの工程の記載を援用する。実施の形態1と異なるのは、図7以降の工程である。
本実施の形態は、実施の形態1で記載した製造方法の変形例に該当する。即ち、本実施の形態では、実施の形態1に於ける図3〜図6及びそれらの工程の記載を援用する。実施の形態1と異なるのは、図7以降の工程である。
先ず、図11に示す様に、露出面の全面に渡って、シリコン窒化膜401を形成する。ここで、シリコン窒化膜401ではなくて、シリコン酸化膜をその代わりとして用いても良い。この工程により、保護膜となるべきシリコン窒化膜401は、段差部の側壁部314S上のみならず、ゲート電極のサイドウォールスペーサの内壁面及び上面をも被覆する。
図12に示す様に、異方性のドライエッチプロセスによりシリコン窒化膜401をエッチングして、段差部の側壁部314S上にシリコン窒化膜の保護膜401が残る様に加工する。尚、本実施の形態では、露出面の全面にシリコン窒化膜401を形成して異方性エッチングをしているので、ゲート電極のサイドウォールスペーサの内壁面(絶縁膜307の表面)上にも、シリコン窒化膜の保護膜401が残る。
次に、図13に示す様に、露出面の全面に第2シリサイド化金属316を成膜する。その後、250℃〜550℃の温度範囲での熱処理を行い、凹形状部314内のポリシリコン膜304と第2シリサイド化金属膜316との間でシリサイド化反応を行わせた後、図14に示す様に、未反応のシリサイド化金属膜316を除去して、トランジスタ電極構造を得る。
本実施の形態によっても、実施の形態1と同様の効果が得られる。
(変形例)
尚、実施の形態1及び2で述べた基板300としては、P型又はN型のバルクシリコン基板でも良いし、SOI基板であっても良い。あるいは、基板はGaAs基板であっても良い。
尚、実施の形態1及び2で述べた基板300としては、P型又はN型のバルクシリコン基板でも良いし、SOI基板であっても良い。あるいは、基板はGaAs基板であっても良い。
又、本発明で言う「ウエル構造」は、例えば図15で記載したP型のNMOS領域(チャネル領域を含む。)の様な実質的にP型のウエル構造と同様の働きを成す領域をも意味する概念として、広義に用いられている。
又、ゲート絶縁膜303には、酸化膜以外の絶縁膜を用いても良い。その意味で、実施の形態1及び2で述べたPMOS、NMOSと言う用語は、更に広い意味として、PMIS、NMISと称しても良い。
(付記)
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
本発明に係る半導体装置は、例えばCMOS乃至はCMISトランジスタに適用して好適である。
1,2,3,4 上部配線層、5,6,7,8,9 コンタクトホール、300 基板、301 素子分離領域(素子分離構造:素子分離絶縁膜)、301A P/N分離部分、302p P型ウエル構造(NMOS用ウエル)、302n N型ウエル構造(PMOS用ウエル)、303 ゲート絶縁膜、304 ゲートポリシリコン膜、305 シリサイド化保護膜、307 LDD注入時のオフセットスペーサー膜、308,309 サイドウォールスペーサ用絶縁膜、310p p型不純物層、310n n型不純物層、311p p型不純物層上のシリサイド膜、311n n型不純物層上のシリサイド膜、312 平坦化された層間膜絶縁膜、314 凹形状部、314S 段差部の側壁部、315,401 シリコン酸化膜又はシリコン窒化膜(シリサイド保護膜)、316 第2シリサイド化金属膜、318 PMOS対応シリサイドゲート、319 NMOS対応シリサイドゲート、W P/N分離部分の幅。
Claims (3)
- 互いに組成が異なるフルシリサイドゲート電極を有するP型及びN型のトランジスタが同一基板上に形成されている半導体装置であって、
前記基板内に形成された素子分離絶縁膜の内でP型ウエル構造とN型ウエル構造とで挟まれたP/N分離部分によって規定されるP/N境界に於いて、前記P型ウエル構造用のフルシリサイドゲート電極と前記N型ウエル構造用のフルシリサイドゲート電極とが接合することで形成される段差部の側壁部上に、絶縁膜としてのシリサイド保護膜が形成されていることを特徴とする、
半導体装置。 - 基板内に、P型ウエル構造、N型ウエル構造、及び、前記P型ウエル構造と前記N型ウエル構造とを分離してP/N境界部を規定するP/N分離部分を有する素子分離構造を形成する工程と、
前記P型ウエル構造、前記P/N分離部分及び前記N型ウエル構造上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上にゲート電極材となるポリシリコン膜を成膜した上で、シリサイド化時にシリサイド化反応を生じないシリサイド化保護膜を前記ポリシリコン膜上に全面的に形成する工程と、
前記ポリシリコン膜/前記シリサイド化保護膜の積層構造の側面にサイドウォールスペーサを形成する工程と、
前記シリサイド化保護膜の内で、前記N型ウエル構造の直上方及び前記P/N境界部を規定する前記P/N分離部分の一部の直上方に該当する第1部分のみを除去する工程と、
前記ポリシリコン膜の内で前記第1部分の除去により凹形状に露出した部分の膜厚を、前記シリサイド化保護膜の内で前記第1部分以外の第2部分の直下に位置する前記ポリシリコン膜の部分よりも低減させて前記P/N境界部に前記ポリシリコン膜から成る段差部を形成する工程と、
前記段差部の形成後に、前記ポリシリコン膜の前記第2部分を除去する工程と、
前記第2部分の除去後に露出した前記段差部を含む前記ポリシリコン膜の表面上に、絶縁膜である保護膜を全面的に形成する工程と、
異方性エッチングにより、前記段差部上にのみ前記保護膜が残る様に前記保護膜を加工する工程と、
前記保護膜の加工後に露出した前記段差部を含む前記ポリシリコン膜の上面上及び前記段差部上の前記保護膜上にシリサイド化金属膜を形成した上で、熱処理を行うことで前記ポリシリコン膜と前記シリサイド化金属膜との間でシリサイド化反応を行わせる工程とを備えたことを特徴とする、
半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法であって、
前記保護膜の形成工程に於いて、前記保護膜を露出した前記サイドウォールスペーサの内壁面上にも更に形成することを特徴とする、
半導体装置の製造方法。
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