JP2008028348A - 電子部品搭載用基材の製造方法と電子部品搭載用基材 - Google Patents
電子部品搭載用基材の製造方法と電子部品搭載用基材 Download PDFInfo
- Publication number
- JP2008028348A JP2008028348A JP2006202502A JP2006202502A JP2008028348A JP 2008028348 A JP2008028348 A JP 2008028348A JP 2006202502 A JP2006202502 A JP 2006202502A JP 2006202502 A JP2006202502 A JP 2006202502A JP 2008028348 A JP2008028348 A JP 2008028348A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal foil
- metallic
- plating layer
- solder resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01045—Rhodium [Rh]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【課題】電子部品との接続を確実に実施でき、かつ、配線パターンを構成する金属箔の溶解を抑制できる電子部品搭載用基材の製造方法とそれによる電子部品搭載用基材を提供する。
【解決手段】樹脂製フィルムに金属箔からなる配線パターンを形成するパターン形成ステップと、前記配線パターンの表面のうち外方に露出している部分が被覆されるようにして、前記金属箔よりも腐食されにくい第1金属性被膜を形成する第1被膜形成ステップと、搭載される半導体装置との接合性が第1金属性被膜よりも高い第2金属性被膜と、前記第1金属性被膜が形成された領域の一部を覆うソルダーレジスト2とを形成する第2被膜形成ステップとを有する製造方法を採る。
【選択図】図1
【解決手段】樹脂製フィルムに金属箔からなる配線パターンを形成するパターン形成ステップと、前記配線パターンの表面のうち外方に露出している部分が被覆されるようにして、前記金属箔よりも腐食されにくい第1金属性被膜を形成する第1被膜形成ステップと、搭載される半導体装置との接合性が第1金属性被膜よりも高い第2金属性被膜と、前記第1金属性被膜が形成された領域の一部を覆うソルダーレジスト2とを形成する第2被膜形成ステップとを有する製造方法を採る。
【選択図】図1
Description
本発明は、微細な配線パターンを有する電子部品搭載用基材の製造方法とそれにより製造される電子部品搭載用基材に関する。
ノートパソコン等の電子機器の小型化、薄型化が進み、搭載される半導体ICの配線も微細化されている。そのため、電子部品を搭載する基材に関しては、フレキシブルで薄膜なテープ材料を含むテープキャリア等が多く利用される。
テープキャリアは、樹脂製フィルム上に所定のパターン形状を有する銅リードが形成され、銅リードの一部領域上に絶縁層としてソルダーレジストが形成された構成を有する。なお、銅リードにおいてソルダーレジストが形成されていない領域には、一般に無電解メッキ法により錫メッキ層が形成される。上記方法であれば、微細な配線パターンにも精密にメッキ層を形成できる。その中で錫メッキ層は、耐食性や半田付け性の確保に好適であり、錫メッキ層の形成領域において半導体素子や接続端子等が接続される。
テープキャリアは、樹脂製フィルム上に所定のパターン形状を有する銅リードが形成され、銅リードの一部領域上に絶縁層としてソルダーレジストが形成された構成を有する。なお、銅リードにおいてソルダーレジストが形成されていない領域には、一般に無電解メッキ法により錫メッキ層が形成される。上記方法であれば、微細な配線パターンにも精密にメッキ層を形成できる。その中で錫メッキ層は、耐食性や半田付け性の確保に好適であり、錫メッキ層の形成領域において半導体素子や接続端子等が接続される。
錫メッキ層の形成は高温雰囲気中のメッキ薬液に浸漬させることで行われるが、この浸漬の際、銅リードとソルダーレジストとの熱膨張率の差異やメッキ薬液によるソルダーレジストへのダメージなどから、ソルダーレジストの界面が銅リードから僅かに剥離し、これらの界面に微小間隙が生じる。その間隙に錫メッキ薬液が浸入し、ソルダーレジストの形成領域の界面部分において銅リードの溶解が局所的に生じる現象(異常溶解)が知られている。これにより、銅リードの微細なパターン形状を得ることが困難となったり、銅リードの強度低下や断線を招く。
そこで、例えば、図3(a)のような電子部品搭載用基材900では、銅リードに積層された錫メッキ層に加熱処理を行うことで、錫−銅の合金層が形成された配線部材93、94を配し、その一部領域にソルダーレジスト92を積層する構成が提案されている(例えば、特許文献1)。このとき、A−A’部分の断面図を示す図3(b)のとおり、錫メッキ層94cと銅リード94aとの間には上記加熱処理により形成された上記錫ー銅の合金層94bが介在する。つまり、錫メッキ層は、合金層94b上にメッキ薬液を浸漬して形成されているので、前述の銅リード94aの異常溶解の抑制が図られている。また、一般に銅リードに直接錫メッキ層が積層されると銅と錫の拡散によって経時的に合金層が形成される。経時的に合金層が形成される場合、錫メッキ層に合金層に起因する内部応力などが発生し、錫メッキ層表面から微細な髭状の結晶、所謂、ホイスカが形成され、配線同士の短絡の危険性も知られているが、上記加熱処理によって強制的に合金層94bを形成することでホイスカの発生抑制も図られている。
特開2003−234380号公報
しかしながら、上記特許文献1に係る技術では、以下のような問題が生じ得る。
図3(a)におけるB−B’部分の断面図を示す図3(c)のとおり、銅リード93aの短手方向(X方向)において、錫−銅合金メッキ層で覆われていない端面Pが存在する。当該端面Pが形成されるのは電子部品搭載用基材の製造方法に要因がある。その製造方法に関して、図4を用いて説明する。なお、当図は図3(a)におけるB−B’部分の断面図を示している。
図3(a)におけるB−B’部分の断面図を示す図3(c)のとおり、銅リード93aの短手方向(X方向)において、錫−銅合金メッキ層で覆われていない端面Pが存在する。当該端面Pが形成されるのは電子部品搭載用基材の製造方法に要因がある。その製造方法に関して、図4を用いて説明する。なお、当図は図3(a)におけるB−B’部分の断面図を示している。
先ず、錫−銅の合金メッキ層931bで被覆された銅箔931aを樹脂製フィルム91上に配し(図4(a))、フォトリソグラフィ法を実行して合金メッキ層931bにフォトレジスト膜981を形成して(図4(b))、エッチングする(図4(c))。そして、所定パターンの銅リード93a等の形成後、これらを覆うソルダーレジスト92を形成する(図4(d))。
上記工程では、エッチング後、銅リード94aの短手方向における端面Pが露出する。そのため、当該端面Pはソルダーレジスト92と界面を形成する。図示していないが、ソルダーレジスト92形成後には錫メッキ層が無電解メッキ法により形成される。その際、高温雰囲気中のメッキ薬液に浸漬されることにより、銅リード94aとソルダーレジストが接触している部分(端面P)では微小間隙が生じる。よって、銅リード94aの延伸方向(図3(a)の矢印b1、b2方向)に沿って、錫メッキ薬液が上記微小間隙に浸入し、端面Pで銅リード94aの異常溶解940が生じる。このように、電子部品搭載用基材の製造に関して、銅リード94aの溶解の抑制の点で未だ改善の余地があると言える。
本発明は以上の課題に鑑みてなされたものであって、電子部品の接続を確実に実施でき、かつ、配線パターンを構成する金属箔の溶解を抑制できる電子部品搭載用基材の製造方法とそれにより製造される電子部品搭載用基材を提供することを目的とする。
本発明では、上記課題を解決するために以下の方法を採る。
樹脂製フィルムに金属箔からなる配線パターンを形成するパターン形成ステップと、前記配線パターンの表面のうち外方に露出している部分が被覆されるようにして、前記金属箔よりも腐食されにくい第1金属性被膜を形成する第1被膜形成ステップと、搭載される電子部品との接合性が第1金属性被膜よりも高い第2金属性被膜と、前記第1金属性被膜が形成された領域の一部を覆うソルダーレジストとを形成する第2被膜形成ステップとを有する製造方法を用いる。ここで、「前記金属箔よりも腐食されにくい第1金属性被膜」は、金属箔よりも貴金属性の高い材料からなる被膜を意味する。例えば、当該被膜は、銀、パラジウム、ロジウム等の空気中で酸化されにくい金属材料からなる。また、「電子部品との接合性が高い」とは、主に電子部品を電子部品搭載用基材に接合する際に用いられる金等のバンプ材料に対して、第1金属性被膜よりも高い接合力を有する材料を意味する。
樹脂製フィルムに金属箔からなる配線パターンを形成するパターン形成ステップと、前記配線パターンの表面のうち外方に露出している部分が被覆されるようにして、前記金属箔よりも腐食されにくい第1金属性被膜を形成する第1被膜形成ステップと、搭載される電子部品との接合性が第1金属性被膜よりも高い第2金属性被膜と、前記第1金属性被膜が形成された領域の一部を覆うソルダーレジストとを形成する第2被膜形成ステップとを有する製造方法を用いる。ここで、「前記金属箔よりも腐食されにくい第1金属性被膜」は、金属箔よりも貴金属性の高い材料からなる被膜を意味する。例えば、当該被膜は、銀、パラジウム、ロジウム等の空気中で酸化されにくい金属材料からなる。また、「電子部品との接合性が高い」とは、主に電子部品を電子部品搭載用基材に接合する際に用いられる金等のバンプ材料に対して、第1金属性被膜よりも高い接合力を有する材料を意味する。
前記第2被膜形成ステップにおいて、前記第2金属性被膜を形成する被膜形成サブステップの後に、前記ソルダーレジストを形成するレジスト形成サブステップを実行する。
前記第2被膜形成ステップでは、無電解メッキ法によって前記第2金属性被膜を形成することが望ましい。また,前記第2被膜形成ステップでは、錫材料を用いて前記第2金属性被膜を形成する。その中で、前記パターン形成ステップでは、前記金属箔を銅材料で構成し、前記第1被膜形成ステップでは、銀材料を用いて前記第1金属性被膜を形成する。
前記第2被膜形成ステップでは、無電解メッキ法によって前記第2金属性被膜を形成することが望ましい。また,前記第2被膜形成ステップでは、錫材料を用いて前記第2金属性被膜を形成する。その中で、前記パターン形成ステップでは、前記金属箔を銅材料で構成し、前記第1被膜形成ステップでは、銀材料を用いて前記第1金属性被膜を形成する。
樹脂製フィルムに金属箔からなる配線パターンが形成され、当該配線パターンの形成領域の一部を覆うソルダーレジストが形成された半導体装置搭載用基材であって、前記配線パターンには、金属箔上に形成される第1金属性被膜と、搭載される半導体装置の接続性が第1金属性被膜よりも高い第2金属性被膜とが順に積層され、前記金属箔と前記ソルダーレジストとの間には、前記第1、第2金属性被膜が介在する構成とする。
前記樹脂製フィルムはポリイミド系樹脂フィルムであり、前記金属箔は銅材料からなり、前記第1金属性被膜が銀メッキ層であり、前記第2金属性被膜は錫メッキ層である。
その中で、銅材料からなる前記第1金属箔の厚みが9μm以上35μm以下であり、前記銀メッキ層の厚みが0.01μm以上0.1μm以下であり、前記錫メッキ層の厚みが0.15μm以上0.8μm以下である。
その中で、銅材料からなる前記第1金属箔の厚みが9μm以上35μm以下であり、前記銀メッキ層の厚みが0.01μm以上0.1μm以下であり、前記錫メッキ層の厚みが0.15μm以上0.8μm以下である。
なお、前記第1金属性被膜は金属箔を被覆するように形成するが、その被覆領域において、第1金属性被膜には微小な孔で金属イオンの移動が行われ得る程度の、所謂、ピンホールが散在する構成を有する。
第1被膜形成ステップによって、金属箔からなる配線パターンの表面のうち外方に露出している部分が第1金属性被膜によって被覆されるので、第2被膜形成ステップにおいてメッキ薬液等によって第2金属性被膜を形成する際にも、金属箔の異常溶解の発生を抑制できる。従来の技術であれば、第2金属性被膜を形成する時点で、金属箔とソルダーレジストとの界面部分に上述した微小な間隙が生じ、メッキ薬液がその間隙に浸入することがあった。これに対して本発明を用いれば、金属箔は第1金属性被膜によって露出しないので、メッキ薬液が金属箔に浸されることはない。従って、上記異常溶解の発生抑制を実現できる。特に、金属箔の異常溶解は、金属箔とソルダーレジストとが形成された状態で、金属箔とソルダーレジストとの接触部分に、メッキ薬液が浸入することで顕著に発生する。そのため、本発明に係る第2被膜形成ステップにおいて、ソルダーレジストを形成する前に第2金属性被膜を形成しておくと、メッキ薬液を用いる時には未だソルダーレジストが形成されていないので、ソルダーレジストの剥離が生じることもなく、金属箔の異常溶解の発生も大きく抑制される。その一方で、ソルダーレジストを形成した後に第2金属性被膜を形成しても、第1金属性被膜によって金属箔と上記メッキ薬液との接触は回避されているので、金属箔とメッキ薬液とによる化学反応の発生も抑制できる。よって、ソルダーレジストの形成前後のいずれの場合に第2金属性被膜の形成を行っても、金属箔に異常溶解等が発生することを抑制でき、金属箔からなる配線パターンの微細な形状を維持、及びその強度劣化や断線の発生も抑制できる。
また、第1金属性被膜によって金属箔と第2金属性被膜との直接接触が回避されている。これは、パターン形成ステップで既に金属箔からなる配線パターンが形成され、第1被膜形成ステップにおいてその配線パターンに対して第1金属性被膜を形成するので、第1金属性被膜がパターン形成工程に曝されることはないからである。つまり、金属箔は第1被膜形成ステップ以降、金属箔の全表面のうち樹脂製フィルムと接する部分以外は全て第1金属性被膜で被覆された状態を維持できる。よって、上記被覆状態を維持できることで、金属箔と第2金属性被膜との接触を回避でき、ホイスカの発生を抑制できる。金属箔と第2金属性被膜とが接触する場合であれば、この接触に起因して形成される合金層が金属箔と第2金属性被膜との間に形成されることもない。つまり、第2金属性被膜において、上記合金層に基く内部応力の発生も抑制された状態となり、第2金属性被膜におけるホイスカの発生も抑制される。なお、少なくともソルダーレジストの形成領域(第1金属性被膜の形成領域の一部)を除く部分では第2金属性被膜が露出するので、この露出部分を半導体装置の接続領域とすれば、電子部品との接続を確実に実施できる。
また、上記第1被膜形成ステップによって、電子部品搭載用基材の製造工程のコスト低減を図ることもできる。例えばエッチング工程によって配線パターンを形成する場合、配線パターンが複数層からなる構成であれば、層の種類によってエッチングの制御が必要になるが、本発明のパターン形成ステップは第1金属性被膜を形成する前に行うので、金属箔に対するエッチングの制御だけで構わない。従って、特許文献1のように、パターン形成される前の金属箔に対して、予め第1金属性被膜を形成するような工程は必要なく、パターン形成の制御も簡易となる。
本発明は、第2被膜形成ステップにおいて、被膜形成サブステップの後にレジスト形成サブステップを実行する場合には特に大きな効果を得ることができる。上述したように、金属箔の異常溶解は金属箔とソルダーレジストとが接触する状態で第2金属性被膜の形成を行うことが大きな発生要因である。しかし、第1金属性被膜が形成されていれば、金属箔において、ソルダーレジストとの熱膨張率の差異による微小な間隙が発生第2金属性被膜の形成に用いるメッキ薬液が、ソル接触している場合と比較して微小間隙の発生が抑制される。よって、メッキ薬液が金属箔内に生じる微小間隙に浸入することがない。従って、ソルダーレジストが形成される前に、第2金属性被膜を形成することは、金属箔の異常溶解の発生抑制に大きく貢献する。
また、この場合には第1金属性被膜の形成領域を全て被覆するように第2金属性被膜を形成し、その上に一部重なってソルダーレジストをする。ソルダーレジストで覆われていない部分では第2金属性被膜を露出させることができ、ソルダーレジスト上に第2金属性被膜が形成することもない。よって、第2金属性被膜を部分的に除去する工程も必要なく、第2金属性被膜の形成領域をマスク等によって制御する必要もない。この点においても、本発明は製造工程の煩雑化を抑制できる。
また、無電解メッキ法を用いることで、微細な形状にも対応した第2金属性被膜を簡易に形成できる。さらに、第2金属性被膜に錫材料を用いると、搭載される電子部品との接続を良好に行うことのできる錫からなる層を形成できる。そして、金属箔が銅材料からなるものとし、第1金属性被膜が銀材料からなる銀メッキ層とすれば、銀メッキ層によって第2金属性皮膜の錫と金属箔の銅とが直接接触することがなく、これら2種の金属による合金層の形成が抑制される、つまり、金属被膜内の内部応力の発生が抑制されてホイスカの形成を防止できる。
また、上記製造方法によって形成される電子部品装置搭載用基材は、第1被膜形成ステップによって、銅箔からなる配線パターンの表面のうち外方に露出している部分が銀メッキ層によって被覆され、第2被膜形成ステップにおいて錫メッキ層の形成がソルダーレジスト形成の前に行われるために、銅箔の異常溶解の根本的な発生原因であるソルダーレジスト界面に生じる微小間隙へのメッキ薬液の浸入が起こらない。そのため、銅箔に異常溶解が発生することがなく、銅箔の微細なパターン形状を維持し、断線等の発生も抑制できる。さらに、ソルダーレジストが形成されていない領域には、錫メッキ層が露出する構成をする。錫は銀よりも搭載される電子部品との接続性、例えば接続材料としても用いられる金バンプ等との接合力が高いので、これらの接続性が良好に確保される。
また、樹脂製フィルムをポリイミド系樹脂フィルムとすれば、金属箔が銅材料からなるものの場合、これらは熱膨張率の近い材料なので剥離等を抑制できる。また、金属箔が銅材料からなる構成に対して、第1金属性被膜が銀材料からなる構成を有することで、錫材料に対する銅材料の拡散によるこれら2種の金属による合金層の形成が抑制され、金属皮膜内の内部応力の発生が抑制されるのでホイスカの形成を防止することができる。さらに、第2金属性被膜を錫メッキ被膜とすることで上記電子部品に対する強固な接続性を確保できる。
このとき、9〜35μmの厚みを有する金属箔に対して、第1金属性被膜の厚みが0.01μm以下であれば錫と銅の合金層形成による内部応力の発生が起こるため、ホイスカの発生抑制を果たすことが難しく、0.1μm以上であれば、第1金属性被膜のピンホールを通じて金属箔の金属イオンとと第2金属性被膜の金属イオンの置換反応の促進が阻害される恐れがある。よって上記厚みの金属箔に対して第1金属性被膜の厚みは0.01μm以上0.1μm以下であることが望ましい。また、第2金属性被膜の厚みに関しては、0.15μm以下の厚みでは接続部分のボンディング性が不安定になる恐れがあり、0.8μm以上ではボンディング時にめっきダレを生じて短絡の原因になる恐れがある。よって、第2金属性被膜の厚みは0.15μm以上0.8μm以下であることが望ましい。
以下、本発明に係る電子部品搭載用基材の実施形態について図面を参照しながら説明する。なお、以下は本発明の一実施形態であり、本発明はこれに限定されるものではない。
1.製造工程
図1は、本実施形態に係る半導体装置搭載用基材の製造工程断面図を示している。
図1(a)に示すように、ポリイミド樹脂フィルム1に、例えば、エポキシ系やアクリル系、フェノール・ブチラール系からなる接着剤層7を介して、厚みが25μmの銅箔31を配する。ポリイミド樹脂フィルム1には、予め、スプロケットホールやデバイスホール等がパンチング加工によって形成されている。なお、ポリイミド樹脂フィルム1の代わりに、フレキシブルなテープ材料であればポリエチレンテレフタレートなどでも構わない。
1.製造工程
図1は、本実施形態に係る半導体装置搭載用基材の製造工程断面図を示している。
図1(a)に示すように、ポリイミド樹脂フィルム1に、例えば、エポキシ系やアクリル系、フェノール・ブチラール系からなる接着剤層7を介して、厚みが25μmの銅箔31を配する。ポリイミド樹脂フィルム1には、予め、スプロケットホールやデバイスホール等がパンチング加工によって形成されている。なお、ポリイミド樹脂フィルム1の代わりに、フレキシブルなテープ材料であればポリエチレンテレフタレートなどでも構わない。
銅箔31に所定パターンを有したフォトレジスト8を塗布して露光し、現像する。そして、所定部分のフォトレジストを除去し、図1(b)に示すように、除去された部分に銅箔31aが露出する構成とする。銅箔31aが露出する部分をエッチングする。
上記エッチング後、フォトレジスト8を除去して、図1(c)のように、所定のパターン形成を有する銅リード31を形成する。この銅リード31に対して、無電解メッキ法などにより、銅箔上に銀メッキ層の形成を行う。
上記エッチング後、フォトレジスト8を除去して、図1(c)のように、所定のパターン形成を有する銅リード31を形成する。この銅リード31に対して、無電解メッキ法などにより、銅箔上に銀メッキ層の形成を行う。
これにより、銅リード31において、ポリイミド樹脂フィルム1と対向する部分を除く表面全てが、図1(d)のように銀メッキ層32で被覆される。銀材料は銅材料よりも腐食されにくいことが知られており、当該銀メッキ層32によって銅リード31が被覆されていることで、銅リード31の性能劣化が抑制される。なお、銀メッキ層32は上記方法によって銅リード31の露出表面のほぼ全てを被覆することになるが、銀メッキ層32を微視的にみた場合、微小なピンホールが散在している。このような銀メッキ層32の厚みに関しては、0.01〜0.1μmの範囲内となるように設定する。これは、厚みが0.01μm以下の場合、錫と銅の合金層形成による内部応力の発生が起こるため、ホイスカの発生を抑制することは難しくなる恐れがあり、0.1μm以上の場合、後述する無電解メッキ法による錫メッキ層の形成の際に、錫メッキ層のピンホールを通じて銅リード31の銅イオンと錫メッキ被膜の錫イオンの置換反応の促進が阻害される恐れが生じるからである。なお、銀だけでなく、パラジウム、ロジウム等の貴金属材料であっても同様の特徴を有するメッキ層(銅リード31を被覆するメッキ層)を形成でき、適用可能である。このような銀メッキ層32の形成後、無電解メッキ法を用いて錫メッキ層の形成を行う。
錫メッキ層33は、図1(e)のように銀メッキ層32に積層形成される。これにより銅リード31、銀メッキ層32、錫メッキ層33の3層からなる配線部材3が形成される。これまでの形成工程により、銅リード31は、ポリイミド樹脂フィルム1もしくは接着剤層7と接触する部分を除く表面が銀メッキ層32で覆われ、銀メッキ層32はその表面のほぼ全てが錫メッキ層33によって覆われる。このようにして、配線部材3を形成した後、その配線部材3の一部領域を覆うようにしてソルダーレジストの形成を行う。ソルダーレジストの形成に関しては、スクリーン印刷法によって所定領域に塗布した後、100〜150℃で30〜90分程度の加熱処理を行ってソルダーレジストをキュアする。上記加熱処理により、ソルダーレジストをキュアすると同時に無電解メッキにより形成された銀メッキ層、錫メッキ層及び銅リード間の金属の拡散が促進されるので、図示はしていないが、銅リード31と銀メッキ層32の金属間の界面では銀ー銅などの合金層、また銀メッキ層32と錫メッキ層33の金属間の界面では錫ー銀などの合金層も形成される。なお、無電解メッキ法を用いることで、ピンホール等の微小な孔も無く均一なメッキ層を形成できる。
ソルダーレジストは、図1(f)のように形成される。銀メッキ層32及び錫メッキ層33によって銅リード31が被覆された後にソルダーレジスト2が形成されている。そのため、ソルダーレジスト界面に微小間隙が生じていたとしても、メッキ薬液中にその微小間隙がさらされることがなく、銅リード部分での局所的な異常溶解の発生がおこらない。その他にも、銀メッキ層32の介在によって、錫メッキ層33と銅リード31との接触に起因すると考えられるホイスカの発生も併せて抑制できる。
さらに、ソルダーレジスト形成後の硬化熱処理を実施する際に、Snメッキ層のキュアを兼ね備えることになり、銀メッキ層、錫メッキ層中に存在する内部応力を緩和することも可能であり、更にホイスカの発生要因をさらに除去できる。これにより、いっそうホイスカの発生の抑制が可能となる。
また、ソルダーレジスト2で覆われていない領域には、錫メッキ層33が形成されている。当該錫メッキ層33は、銀メッキ層32と比較して、後工程で実施される半導体装置との接続性に優れる。具体的には、配線部材3への半導体装置の実装には、例えば、金バンプ等を介した接続が行われる。この場合、錫メッキ層33と金バンプ間で錫-金共晶合金が形成されて優れたボンディング性を確保できる。従って、この露出する錫メッキ層33の領域を電子部品の接続領域とすれば、電子部品との接続性の高い電子部品装置搭載用基材とすることができる。また、上記製造方法においては、敢えて錫メッキ層33を形成領域を制御するような手段は採っていないので、マスク等を用いてソルダーレジスト2を形成後に配線部材の露出部分にのみ錫メッキ層を形成するような煩雑な工程を用いる必要がない。
また、ソルダーレジスト2で覆われていない領域には、錫メッキ層33が形成されている。当該錫メッキ層33は、銀メッキ層32と比較して、後工程で実施される半導体装置との接続性に優れる。具体的には、配線部材3への半導体装置の実装には、例えば、金バンプ等を介した接続が行われる。この場合、錫メッキ層33と金バンプ間で錫-金共晶合金が形成されて優れたボンディング性を確保できる。従って、この露出する錫メッキ層33の領域を電子部品の接続領域とすれば、電子部品との接続性の高い電子部品装置搭載用基材とすることができる。また、上記製造方法においては、敢えて錫メッキ層33を形成領域を制御するような手段は採っていないので、マスク等を用いてソルダーレジスト2を形成後に配線部材の露出部分にのみ錫メッキ層を形成するような煩雑な工程を用いる必要がない。
また、パターン形成する前に予め異常溶解に対する保護層等を形成する必要がない。さらに、上記保護層が形成されていない状態でエッチングを行うので、エッチング制御を銅箔に対して行うだけで良い。
2.全体構成
上記方法によって形成される電子部品搭載用基材の構成について図2を用いて説明する。
2.全体構成
上記方法によって形成される電子部品搭載用基材の構成について図2を用いて説明する。
図2(a)に、電子部品搭載用基材100の平面図が示されており、Y方向に長尺なポリイミド樹脂フィルム1の上に複数層の金属材料からなる配線部材3、4が配され、その一部領域を覆うようにソルダーレジスト2が配されている。
ポリイミド樹脂製フィルム1は、短手方向(X方向)における中央部に矩形状のデバイスホール5、及び長手方向(Y方向)に沿うようにして両端部にスプロケットホール6が形成されている。
ポリイミド樹脂製フィルム1は、短手方向(X方向)における中央部に矩形状のデバイスホール5、及び長手方向(Y方向)に沿うようにして両端部にスプロケットホール6が形成されている。
配線部材3、4は、図示のとおり一方向に延伸した形状を有した状態でポリイミド樹脂フィルム1の主面に配されている。配線部材3、4は、X方向及びY方向のそれぞれにおいて、デバイスホール5を挟んで対向配置され、且つ、それぞれの一端がデバイスホール5の領域に突出するように配されている。
配線部材3、4の具体的構成については、図2(a)の仮想線C−C’における断面図である図2(b)を用いて説明する。図示のとおり、配線部材4は、銅リード4aと銀メッキ層4bと錫メッキ層4cとからなり、その配線部材の一部領域にソルダーレジスト2が配されている。
配線部材3、4の具体的構成については、図2(a)の仮想線C−C’における断面図である図2(b)を用いて説明する。図示のとおり、配線部材4は、銅リード4aと銀メッキ層4bと錫メッキ層4cとからなり、その配線部材の一部領域にソルダーレジスト2が配されている。
銅リード4aは、ポリイミド樹脂フィルム1に接着剤層7を介して配されている。ただし、その一端部はデバイスホール5の領域に突出している。
銀メッキ層4bは、銅リード4aの全表面のうち、ポリイミド樹脂フィルム1と対向する部分を除く表面を被覆している。つまり、銅リード4aにおけるポリイミド樹脂フィルム側の主面のうちデバイスホール5の領域に臨む部分は、銀メッキ層4bによて被覆されている。ただし、銀メッキ層4bはピンホール等の微小孔は散在する構成となっており、銅リード4aがほぼ全ての表面が被覆されてはいるが、完全に外方空間から遮蔽される構成にはなっていない。
銀メッキ層4bは、銅リード4aの全表面のうち、ポリイミド樹脂フィルム1と対向する部分を除く表面を被覆している。つまり、銅リード4aにおけるポリイミド樹脂フィルム側の主面のうちデバイスホール5の領域に臨む部分は、銀メッキ層4bによて被覆されている。ただし、銀メッキ層4bはピンホール等の微小孔は散在する構成となっており、銅リード4aがほぼ全ての表面が被覆されてはいるが、完全に外方空間から遮蔽される構成にはなっていない。
錫メッキ層4cは、銀メッキ層4bが形成されている領域の略全表面に積層形成されている。錫メッキ層4cと銅リード4aとの間には銀メッキ層4bが介在する構成を有するので、錫メッキ層4cからのホイスカの発生は抑制されている。
ソルダーレジスト2は、配線部材4の一部領域を覆う構成となっているが、銅リード4aに直接接触する部分は有していない。また、配線部材4のうち、ソルダーレジスト2で覆われていない領域には錫メッキ層4cが露出する構成となっている。この露出部分では、半導体装置を実装する際、金バンプ等のボンディングを行うことで金錫共晶合金が形成されて良好なボンディングを実施できる。
ソルダーレジスト2は、配線部材4の一部領域を覆う構成となっているが、銅リード4aに直接接触する部分は有していない。また、配線部材4のうち、ソルダーレジスト2で覆われていない領域には錫メッキ層4cが露出する構成となっている。この露出部分では、半導体装置を実装する際、金バンプ等のボンディングを行うことで金錫共晶合金が形成されて良好なボンディングを実施できる。
また、以上の構成は、配線部材4の長手方向に沿った断面を基にして説明したが、配線部材3、4の短手方向からみた場合も同様の効果を得ることができる。つまり、短手方向からみた場合であっても、銅リード4aは、ポリイミド樹脂フィルム1もしくは接着剤層7と接触する部分を除く表面が銀メッキ層4bによって被覆される構成を有する。さらに、銀メッキ層4bは錫メッキ層4cに被覆される構成を有する。
3.その他の事項
上記構成を有する電子部品搭載用基材100を用いる場合、デバイスホール5に突出する配線部材の一端部をボンディング領域とし、図2(c)で示すように半導体チップ81を搭載することができる。さらに当該半導体チップ81、デバイスホール5及びその近傍を一体的に樹脂(例えば、エポキシ系樹脂等)で封止する構成とする構成のテープキャリアパッケージを形成することもできる。
3.その他の事項
上記構成を有する電子部品搭載用基材100を用いる場合、デバイスホール5に突出する配線部材の一端部をボンディング領域とし、図2(c)で示すように半導体チップ81を搭載することができる。さらに当該半導体チップ81、デバイスホール5及びその近傍を一体的に樹脂(例えば、エポキシ系樹脂等)で封止する構成とする構成のテープキャリアパッケージを形成することもできる。
また、上記構成と同様の構成であれば、銅リードのような金属箔と熱膨張率が近い材料であれば、その密着性が阻害される可能性も低いために、他の材料からなるフィルム材も適用可能である。
さらに、本発明は電子部品等の搭載部分に関するものであり、薄いフィルム材を用いる場合だけはなく、プリント基板等、もしくは更に厚みを有する部材等を用いる形態であっても構わない。
さらに、本発明は電子部品等の搭載部分に関するものであり、薄いフィルム材を用いる場合だけはなく、プリント基板等、もしくは更に厚みを有する部材等を用いる形態であっても構わない。
また、金属箔には銅だけでなく、銅系の素材(Cu−Fe−Pなど)、Fe系素材(Fe−Niなど)やその他の機械的強度、電気伝導度、熱伝導度等の優れた素材であれば適用可能である。第2金属性被膜に関して、第1金属性被膜よりもボンディング性に優れた金属であれば錫だけでなく、金などの金属材料、もしくは錫−ビスマス系材料や錫と微量な銅との合金材料なども適用可能である。
上記金属箔からなる配線パターンの製造方法について、エッチング法だけでなくスクリーン印刷法などの他の方法を用いても構わない。また、上記被膜の製造方法に関しても、上述した形態で金属層を形成できる場合であれば、耐食性を向上させるため等により溶融メッキ法、またはさらなる薄膜化の実現等のために蒸着メッキ法等の他の方法を採っても構わない。
その他にも、本実施形態では、樹脂フィルム材料と銅などの金属箔との間に接着剤層を介して製造する方法及び構成を用いているが、接着剤層を介さない構成としても構わない。
本発明に係る電子部品搭載用基材は、フィルム形状の薄膜材料だけではなく基板等を含む構成にも適用でき、様々な分野において利用可能となる。
1 ポリイミド樹脂フィルム
2 ソルダーレジスト
3、4 配線部材
5 デバイスホール
7 接着剤層
31 銅リード
32 銀メッキ層
33 錫メッキ層
100 電子部品搭載用基材
2 ソルダーレジスト
3、4 配線部材
5 デバイスホール
7 接着剤層
31 銅リード
32 銀メッキ層
33 錫メッキ層
100 電子部品搭載用基材
Claims (8)
- 樹脂製フィルムに金属箔からなる配線パターンを形成するパターン形成ステップと、
前記配線パターンの表面のうち外方に露出している部分が被覆されるようにして、前記金属箔よりも腐食されにくい第1金属性被膜を形成する第1被膜形成ステップと、
搭載される電子部品との接合性が第1金属性被膜よりも高い第2金属性被膜と、前記第1金属性被膜が形成された領域の一部を覆うソルダーレジストとを形成する第2被膜形成ステップと
を有する
ことを特徴とする電子部品搭載用基材の製造方法。 - 前記第2被膜形成ステップにおいて、前記第2金属性被膜を形成する被膜形成サブステップの後に、前記ソルダーレジストを形成するレジスト形成サブステップを実行する
ことを特徴とする請求項1に記載の電子部品搭載用基材の製造方法。 - 前記第2被膜形成ステップでは、無電解メッキ法によって前記第2金属性被膜を形成する
ことを特徴とする請求項1または2に記載の電子部品搭載用基材の製造方法。 - 前記第2被膜形成ステップでは、錫材料を用いて前記第2金属性被膜を形成する
ことを特徴とする請求項1から3のいずれかに記載の電子部品搭載用基材の製造方法。 - 前記パターン形成ステップでは、前記金属箔を銅材料で構成し、
前記第1被膜形成ステップでは、銀材料を用いて前記第1金属性被膜を形成する
ことを特徴とする請求項1から4のいずれかに記載の電子部品搭載用基材の製造方法。 - 樹脂製フィルムに金属箔からなる配線パターンが形成され、当該配線パターンの形成領域の一部を覆うソルダーレジストが形成された半導体装置搭載用基材であって、
前記配線パターンには、金属上に第1金属性被膜と、搭載される電子部品の接続性が第1金属性被膜よりも高い第2金属性被膜とが順に積層され、
前記金属箔と前記ソルダーレジストとの間には、前記第1金属性被膜、第2金属性被膜が介在する
ことを特徴とする電子部品搭載用基材。 - 前記樹脂製フィルムはポリイミド系樹脂フィルムであり、
前記金属箔は銅材料からなり、
前記第1金属性被膜が銀メッキ層であり
前記第2金属性被膜は錫メッキ層である
ことを特徴とする請求項4に記載の電子部品搭載用基材。 - 銅材料からなる前記第1金属箔の厚みが9μm以上35μm以下であり、
前記銀メッキ層の厚みが0.01μm以上0.1μm以下であり、
前記錫メッキ層の厚みが0.15μm以上0.8μm以下である
ことを特徴とする請求項5に記載の電子部品搭載用基材。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006202502A JP2008028348A (ja) | 2006-07-25 | 2006-07-25 | 電子部品搭載用基材の製造方法と電子部品搭載用基材 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006202502A JP2008028348A (ja) | 2006-07-25 | 2006-07-25 | 電子部品搭載用基材の製造方法と電子部品搭載用基材 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008028348A true JP2008028348A (ja) | 2008-02-07 |
Family
ID=39118640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006202502A Pending JP2008028348A (ja) | 2006-07-25 | 2006-07-25 | 電子部品搭載用基材の製造方法と電子部品搭載用基材 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008028348A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111788675A (zh) * | 2018-03-20 | 2020-10-16 | 株式会社村田制作所 | 高频模块 |
-
2006
- 2006-07-25 JP JP2006202502A patent/JP2008028348A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111788675A (zh) * | 2018-03-20 | 2020-10-16 | 株式会社村田制作所 | 高频模块 |
CN111788675B (zh) * | 2018-03-20 | 2023-11-07 | 株式会社村田制作所 | 高频模块 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9258899B2 (en) | Method of fabricating a wiring board | |
KR100800251B1 (ko) | 전자 장치 기판 및 그 제조 방법, 그리고 전자 장치 및 그제조 방법 | |
JP4359257B2 (ja) | Bgaパッケージおよびその製造方法 | |
US20110201159A1 (en) | Semiconductor package and manufacturing method thereof | |
US7928574B2 (en) | Semiconductor package having buss-less substrate | |
US8183469B2 (en) | Wiring board and method of manufacturing the same | |
JP2008085089A (ja) | 樹脂配線基板および半導体装置 | |
JP2008171938A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR101070098B1 (ko) | 인쇄회로기판 및 그의 제조 방법 | |
TW200934329A (en) | Surface treatment process for circuit board | |
US8110752B2 (en) | Wiring substrate and method for manufacturing the same | |
JP5948881B2 (ja) | 半導体装置用リードフレーム | |
JP6109078B2 (ja) | リードクラックが強化された電子素子用テープ | |
JP5498864B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP5608430B2 (ja) | 配線基板及び配線基板の製造方法 | |
TWI742297B (zh) | 具有填縫層的電路板結構 | |
JP3860028B2 (ja) | 半導体装置 | |
TWM568017U (zh) | Circuit board structure with caulking layer | |
JP2008028348A (ja) | 電子部品搭載用基材の製造方法と電子部品搭載用基材 | |
JP7443092B2 (ja) | 配線回路基板 | |
JPH09232506A (ja) | 半導体装置およびその製造方法 | |
JP2005150417A (ja) | 半導体装置用基板及びその製造方法並びに半導体装置 | |
KR20030093075A (ko) | 테이프 구조체와 그 제조 방법 | |
JP5402107B2 (ja) | 半導体装置及びその製造方法 | |
JP2016100352A (ja) | プリント配線板およびその製造方法 |