JP2008010641A - 面発光型半導体素子 - Google Patents
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Abstract
【課題】微分抵抗が小さく、且つ、光出力が大きい面発光型半導体素子を提供する。
【解決手段】面発光レーザ１０は、活性層１６上に設けられたｐ型III−Ｖ族化合物半導体層１８と、ｐ型III−Ｖ族化合物半導体層１８上に設けられ活性層１６の表面１６ａの所定領域１６ｓ上に位置するｎ型III−Ｖ族化合物半導体層２０と、ｎ型III−Ｖ族化合物半導体層２０を埋め込みIII−Ｖ族化合物半導体材料からなる埋め込み層２２とを備える。ｐ型III−Ｖ族化合物半導体層１８とｎ型III−Ｖ族化合物半導体層２０とによってトンネル接合ＴＪが形成されている。ｎ型III−Ｖ族化合物半導体層２０は、ｎ型ドーパントとしてテルルを含む。
【選択図】図１
【解決手段】面発光レーザ１０は、活性層１６上に設けられたｐ型III−Ｖ族化合物半導体層１８と、ｐ型III−Ｖ族化合物半導体層１８上に設けられ活性層１６の表面１６ａの所定領域１６ｓ上に位置するｎ型III−Ｖ族化合物半導体層２０と、ｎ型III−Ｖ族化合物半導体層２０を埋め込みIII−Ｖ族化合物半導体材料からなる埋め込み層２２とを備える。ｐ型III−Ｖ族化合物半導体層１８とｎ型III−Ｖ族化合物半導体層２０とによってトンネル接合ＴＪが形成されている。ｎ型III−Ｖ族化合物半導体層２０は、ｎ型ドーパントとしてテルルを含む。
【選択図】図１
Description
本発明は、面発光型半導体素子に関する。
トンネル接合を有する垂直共振器型の面発光レーザ（ＶＣＳＥＬ：VerticalCavity Surface Emitting Laser）が知られている（非特許文献１参照）。トンネル接合は、ｎ型半導体層とｐ型半導体層とによって形成される。
N. Nishiyama et al.,Electronics Letters, vol.39, No.5, pp.437-439,2003
N. Nishiyama et al.,Electronics Letters, vol.39, No.5, pp.437-439,2003
トンネル接合を形成するためのｎ型半導体層におけるｎ型ドーパントとしては、通常シリコン（Ｓｉ）が用いられる。しかしながら、Ｓｉがドープされたｎ型半導体層では、キャリア濃度を十分に高くすることができず、トンネル接合の接触抵抗が高くなってしまう。その結果、面発光レーザの微分抵抗を小さくすることができない。
また、ｎ型半導体層のキャリア濃度が低いと空乏層が厚くなるので、ｎ型半導体層を厚くする必要がある。この場合、ｎ型半導体層を埋め込むための埋め込み層の異常成長により、埋め込み層の表面の平坦性が低下する。このため、活性層から出射される光が埋め込み層を通過する際に、埋め込み層の表面において光が回折又は散乱してしまう。よって、光損失により面発光レーザの光出力を向上させることはできない。
本発明は、上記事情に鑑みて為されたものであり、微分抵抗が小さく、且つ、光出力が大きい面発光型半導体素子を提供することを目的とする。
上述の課題を解決するため、本発明の面発光型半導体素子は、活性層上に設けられたｐ型III−Ｖ族化合物半導体層と、前記ｐ型III−Ｖ族化合物半導体層上に設けられ前記活性層の表面の所定領域上に位置するｎ型III−Ｖ族化合物半導体層と、前記ｎ型III−Ｖ族化合物半導体層を埋め込みIII−Ｖ族化合物半導体材料からなる埋め込み層とを備え、前記ｐ型III−Ｖ族化合物半導体層と前記ｎ型III−Ｖ族化合物半導体層とによってトンネル接合が形成されており、前記ｎ型III−Ｖ族化合物半導体層は、ｎ型ドーパントとしてテルルを含む。
本発明の面発光型半導体素子では、ｎ型III−Ｖ族化合物半導体層がｎ型ドーパントとしてテルルを含んでいるので、ｎ型III−Ｖ族化合物半導体層のキャリア濃度を大きくすることができる。よって、トンネル接合の接触抵抗を小さくできるので、本発明の面発光型半導体素子では、微分抵抗を小さくすることができる。
また、ｎ型III−Ｖ族化合物半導体層のキャリア濃度を大きくすることにより、ｎ型III−Ｖ族化合物半導体層を薄くできるので、当該ｎ型III−Ｖ族化合物半導体層を埋め込んでいる埋め込み層の表面の平坦性が向上する。その結果、活性層から出射される光が埋め込み層を通過する際に、当該光が埋め込み層の表面において回折又は散乱することを抑制できる。よって、光損失を低減することができるので、本発明の面発光型半導体素子では光出力を向上させることができる。
以上のように、本発明によれば、面発光型半導体素子の微分抵抗を小さく、且つ、面発光型半導体素子の光出力を大きくすることができる。
また、前記ｐ型III−Ｖ族化合物半導体層は、ｐ型ドーパントとして炭素を含むことが好ましい。
炭素の拡散係数は、他のｐ型ドーパントの拡散係数に比べて小さい。このため、ｐ型ドーパントの拡散によりトンネル接合のバンド構造が変化すること、及び活性層にｐ型ドーパントが拡散することを抑制できる。また、炭素を含むｐ型III−Ｖ族化合物半導体層では、他のｐ型ドーパントに比べてｐ型III−Ｖ族化合物半導体層のキャリア濃度を大きくすることができる。
また、前記ｎ型III−Ｖ族化合物半導体層の厚さは、５０ｎｍ以下であることが好ましい。
この場合、ｎ型III−Ｖ族化合物半導体層の厚さが５０ｎｍを超える場合に比べて、ｎ型III−Ｖ族化合物半導体層の表面におけるエッチピット密度を極めて小さくすることができる。エッチピット密度は、表面モフォロジーの良否を定量的に示す指標である。エッチピット密度の値が小さい程表面モフォロジーは良好となる。よって、ｎ型III−Ｖ族化合物半導体層の表面の平坦性を向上することができる。その結果、活性層から出射される光がｎ型III−Ｖ族化合物半導体層を通過する際に、当該光がｎ型III−Ｖ族化合物半導体層の表面において回折又は散乱することを抑制できる。よって、光損失を低減することができるので、面発光型半導体素子の光出力を向上させることができる。
また、前記ｎ型III−Ｖ族化合物半導体層が、ＩｎｘＧａ１−ｘＡｓ（０．０５≦ｘ≦０．４）を含むことが好ましい。
この場合、ｎ型III−Ｖ族化合物半導体層がＧａＡｓからなる場合に比べて、ｎ型III−Ｖ族化合物半導体層のバンドギャップエネルギーを小さくすることができる。このため、トンネル接合の接触抵抗を小さくすることができるので、面発光型半導体素子の微分抵抗を小さくすることができる。さらに、Ｉｎ組成ｘが０．４以下であるため、Ｉｎ組成ｘが０．４を超える場合に比べて、ｎ型III−Ｖ族化合物半導体層の表面におけるエッチピット密度を極めて小さくすることができる。
また、前記ｐ型III−Ｖ族化合物半導体層及び前記ｎ型III−Ｖ族化合物半導体層は、タイプIIの超格子構造を形成することが好ましい。
この場合、ｐ型III−Ｖ族化合物半導体層の価電子帯とｎ型III−Ｖ族化合物半導体層との伝導帯とのエネルギー差が小さくなるので、トンネル電流が流れ易くなる。
本発明によれば、微分抵抗が小さく、且つ、光出力が大きい面発光型半導体素子が提供される。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
図１は、実施形態に係る面発光型半導体素子を模式的に示す断面図である。図１に示される面発光レーザ１０（面発光型半導体素子）は、例えばＶＣＳＥＬである。面発光レーザ１０は、活性層１６上に設けられたｐ型III−Ｖ族化合物半導体層１８と、ｐ型III−Ｖ族化合物半導体層１８上に設けられたｎ型III−Ｖ族化合物半導体層２０と、ｎ型III−Ｖ族化合物半導体層２０を埋め込むｎ型の埋め込み層２２とを備える。埋め込み層２２は、III−Ｖ族化合物半導体材料からなる。ｎ型III−Ｖ族化合物半導体層２０は、活性層１６の表面１６ａの所定領域１６ｓ上に位置する。一実施例において、所定領域１６ｓは、直径５μｍの円形領域である。ｎ型III−Ｖ族化合物半導体層２０は、例えばメサ形状を有する。
ｐ型III−Ｖ族化合物半導体層１８とｎ型III−Ｖ族化合物半導体層２０とによってトンネル接合ＴＪが形成されている。ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０は、タイプIIの超格子構造を形成することが好ましい。この場合、ｐ型III−Ｖ族化合物半導体層１８の価電子帯のエネルギー準位がｎ型III−Ｖ族化合物半導体層２０の価電子帯のエネルギー準位よりも高くなる。なお、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０がタイプIの超格子構造を形成する場合、ｐ型III−Ｖ族化合物半導体層１８の価電子帯のエネルギー準位はｎ型III−Ｖ族化合物半導体層２０の価電子帯のエネルギー準位よりも低くなる。
タイプIIの超格子構造では、タイプIの超格子構造に比べて、ｐ型III−Ｖ族化合物半導体層１８の価電子帯とｎ型III−Ｖ族化合物半導体層２０との伝導帯とのエネルギー差が小さくなるので、トンネル接合ＴＪのトンネル確率が増加し、トンネル電流が流れ易くなる。例えば、ｐ型III−Ｖ族化合物半導体層１８がＧａＡｓＳｂを含み、且つ、ｎ型III−Ｖ族化合物半導体層２０がＩｎＧａＡｓを含む場合に、タイプIIの超格子構造が形成される。
活性層１６、ｐ型III−Ｖ族化合物半導体層１８、ｎ型III−Ｖ族化合物半導体層２０及び埋め込み層２２は、光共振器としてのＤＢＲ部１４及びＤＢＲ部２４の間に配置されている。活性層１６はＤＢＲ部１４上に位置しており、ＤＢＲ部２４は埋め込み層２２上に位置している。
ＤＢＲ部１４は、例えば交互に配置されたIII−Ｖ族化合物半導体層１４ａ及びIII−Ｖ族化合物半導体層１４ｂを有する。III−Ｖ族化合物半導体層１４ａは、例えばＳｉがドープされたｎ型のＧａＡｓ層である。III−Ｖ族化合物半導体層１４ｂは、例えばＡｌ０．９Ｇａ０．１Ａｓ層である。ＤＢＲ部２４は、例えば交互に配置されたアモルファスシリコン層２４ａ及びアルミニウム酸化物層２４ｂを有する。ＤＢＲ部２４は、交互に配置されたIII−Ｖ族化合物半導体層を有してもよいし、交互に配置された誘電体層を有してもよい。ＤＢＲ部２４がIII−Ｖ族化合物半導体層を有する場合、誘電体層を有する場合に比べて素子の放熱性が向上するので、光出力の最大値が大きくなる。一実施例において、ＤＢＲ部２４は、交互に配置されたＧａＡｓ層及びＡｌＧａＡｓ層を有する。
ＤＢＲ部１４は、基板１２の表面１２ａ上に設けられている。基板１２は、例えばｎ型のＧａＡｓ基板であるが、ＩｎＰ基板であってもよい。ＤＢＲ部１４と活性層１６との間には、スペース層２６が設けられている。スペース層２６は、例えばｎ型のＧａＡｓ層である。活性層１６とｐ型III−Ｖ族化合物半導体層１８との間には、スペース層２８が設けられている。スペース層２８は、例えばｐ型のＧａＡｓ層である。ＤＢＲ部２４と埋め込み層２２との間には、ｎ型のコンタクト層３０が設けられている。ＤＢＲ部２４は、コンタクト層３０の表面３０ａの第１領域Ａ１上に配置されている。第１領域Ａ１は、所定領域１６ｓ上に位置している。第１領域Ａ１の領域を取り囲む表面３０ａの第２領域Ａ２上には電極３２が設けられている。電極３２は、例えばＴｉ／Ｐｔ／Ａｕからなる。この場合、面発光レーザ１０の長期安定性が向上する。基板１２の裏面１２ｂ上には電極３４が設けられている。電極３４は、例えばＡｕ／ＡｕＧｅ／Ｎｉからなる。
活性層１６は、量子井戸構造を有することが好ましく、多重量子井戸構造を有することがより好ましい。活性層１６は、例えばＩｎＧａＡｓを含む。
ｐ型III−Ｖ族化合物半導体層１８は、例えばＩｎＧａＡｓを含む。ｐ型III−Ｖ族化合物半導体層１８は、ｐ型ドーパントとして炭素（Ｃ）を含むことが好ましい。炭素の拡散係数は、他のｐ型ドーパントの拡散係数に比べて小さい。このため、ｐ型ドーパントの拡散によりトンネル接合ＴＪのバンド構造が変化すること、及び活性層１６にｐ型ドーパントが拡散することを抑制できる。また、炭素を含むｐ型III−Ｖ族化合物半導体層１８では、他のｐ型ドーパントに比べてｐ型III−Ｖ族化合物半導体層１８のキャリア濃度を大きくすることができる。
ｎ型III−Ｖ族化合物半導体層２０は、ｎ型ドーパントとしてテルル（Ｔｅ）を含む。ｎ型III−Ｖ族化合物半導体層２０は、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）を含むことが好ましい。この場合、ｎ型III−Ｖ族化合物半導体層２０のバンドギャップエネルギーを小さくすることができるので、面発光レーザ１０の微分抵抗を低減することができる。よって、面発光レーザ１０の光出力の最大値を増大させることができる。
ＩｎｘＧａ１−ｘＡｓのＩｎ組成ｘは０．０５〜０．４であることが好ましい。この場合、ｎ型III−Ｖ族化合物半導体層２０がＧａＡｓからなる場合に比べて、ｎ型III−Ｖ族化合物半導体層２０のバンドギャップエネルギーを小さくすることができる。このため、トンネル接合ＴＪの接触抵抗を小さくすることができるので、面発光レーザ１０の微分抵抗を小さくすることができる。また、Ｉｎ組成ｘが０．４以下であると、Ｉｎ組成ｘが０．４を超える場合に比べて、ｎ型III−Ｖ族化合物半導体層２０の表面２０ａにおけるエッチピット密度（ＥＰＤ）を極めて小さくすることができる。
ｎ型III−Ｖ族化合物半導体層２０は、Ｇａ及びＡｓに加えて、Ｉｎ、Ｎ及びＳｂの少なくとも一つ以上を含んでもよい。この場合、ｎ型III−Ｖ族化合物半導体層２０のバンドギャップエネルギーを小さくすることができる。例えば、ｎ型III−Ｖ族化合物半導体層２０は、ＧａＡｓＳｂ、ＩｎＧａＡｓ、ＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＳｂからなってもよい。
ｎ型III−Ｖ族化合物半導体層２０の厚さｄは、５０ｎｍ以下であることが好ましい。この場合、ｎ型III−Ｖ族化合物半導体層２０の厚さｄが５０ｎｍを超える場合に比べて、ｎ型III−Ｖ族化合物半導体層２０の表面２０ａにおけるエッチピット密度を極めて小さくすることができる。よって、ｎ型III−Ｖ族化合物半導体層２０の表面２０ａの平坦性を向上することができる。その結果、活性層１６から出射される光Ｌがｎ型III−Ｖ族化合物半導体層２０を通過する際に、光Ｌがｎ型III−Ｖ族化合物半導体層２０の表面２０ａにおいて回折又は散乱することを抑制できる。よって、ｎ型III−Ｖ族化合物半導体層２０における光損失を低減することができるので、面発光レーザ１０の光出力を向上させることができる。また、ｎ型III−Ｖ族化合物半導体層２０の厚さｄを薄くすると、自由電子吸収が低減するので好ましい。一実施例において、ｎ型III−Ｖ族化合物半導体層２０の厚さｄは１０ｎｍである。
ｎ型III−Ｖ族化合物半導体層２０のドーパント濃度（テルル濃度）は、１×１０１８ｃｍ−３以上であることが好ましく、１×１０１９ｃｍ−３以上であることがより好ましい。
ｐ型III−Ｖ族化合物半導体層１８とｎ型III−Ｖ族化合物半導体層２０との間には、例えば酸素（Ｏ）に起因する不純物準位が導入されることが好ましい。この場合、不純物準位を介してトンネル効果が促進される。よって、トンネル接合の接触抵抗を低減することができる。
埋め込み層２２は、例えばＳｉがドープされたｎ型のＧａＡｓ層である。コンタクト層３０は、例えばＴｅがドープされたｎ型のＧａＡｓ層である。
本実施形態の面発光レーザ１０では、ｎ型III−Ｖ族化合物半導体層２０がｎ型ドーパントとしてテルルを含んでいるので、ｎ型III−Ｖ族化合物半導体層２０のキャリア濃度（電子濃度）を大きくすることができる。これは、シリコン等の他のｎ型ドーパントに比べてテルルは高い活性化率を有するからである。よって、トンネル接合ＴＪの接触抵抗を小さくできるので、面発光レーザ１０では、微分抵抗を小さくすることができる。したがって、発熱による光出力の飽和を抑制することができるので、面発光レーザ１０の光出力の最大値を向上させることができる。
また、ｎ型III−Ｖ族化合物半導体層２０のキャリア濃度を大きくすることにより、空乏層厚が薄くなるので、ｎ型III−Ｖ族化合物半導体層２０を薄くできる。よって、埋め込み層２２の表面２２ａの平坦性を向上することができる。その結果、活性層１６から出射される光Ｌが埋め込み層２２を通過する際に、光Ｌが埋め込み層２２の表面２２ａにおいて回折又は散乱することを抑制できる。よって、光損失を低減することができるので、面発光レーザ１０では光出力を向上させることができる。また、表面２２ａの平坦性が向上すると、ＤＢＲ部２４の平坦性も向上させることができるので、ＤＢＲ部の反射特性が改善される。
また、ｎ型III−Ｖ族化合物半導体層２０を薄くすることによって、ｎ型III−Ｖ族化合物半導体層２０の歪みを小さくすることができる。よって、歪みを増大させるがバンドギャップエネルギーを小さくする原子（例えばＩｎ原子及びＳｂ原子等）をｎ型III−Ｖ族化合物半導体層２０に多く導入することができる。したがって、ｎ型III−Ｖ族化合物半導体層２０の歪みを抑制しながらｎ型III−Ｖ族化合物半導体層２０のバンドギャップエネルギーを小さくすることができる。
さらに、テルルの拡散係数はシリコン等の他のｎ型ドーパントの拡散係数よりも小さいので、高電流密度で動作させる面発光レーザ１０においてテルルが拡散し難い。よって、ドーパントの拡散に起因するトンネル接合ＴＪの経年劣化が生じ難い。したがって、面発光レーザ１０の光出力は長期的に安定しているため、面発光レーザ１０の信頼性は高い。
以上説明したように、本実施形態では、面発光レーザ１０の微分抵抗を小さく、且つ、面発光レーザ１０の光出力を大きくすることができる。
図２は、実施形態に係る面発光型半導体素子の製造方法を模式的に示す工程断面図である。以下、一例として面発光レーザ１０の製造方法について説明する。
（成長工程）
まず、図２(ａ)に示されるように、基板１２上に、ＤＢＲ部１４、スペース層２６、活性層１６、スペース層２８、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０ｐをこの順に形成する。なお、スペース層２６，２８を形成しなくてもよい。ｎ型III−Ｖ族化合物半導体層２０ｐは、ｎ型III−Ｖ族化合物半導体層２０を形成するためのものである。ＤＢＲ部１４、スペース層２６、活性層１６、スペース層２８、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０ｐは、例えばＭＯＶＰＥ法、ＭＢＥ法等の気相成長法を用いて形成される。ｎ型III−Ｖ族化合物半導体層２０ｐを成長させる際には、例えばジエチルテルル等のテルル含有ガスを原料ガスとして用いることが好ましい。
まず、図２(ａ)に示されるように、基板１２上に、ＤＢＲ部１４、スペース層２６、活性層１６、スペース層２８、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０ｐをこの順に形成する。なお、スペース層２６，２８を形成しなくてもよい。ｎ型III−Ｖ族化合物半導体層２０ｐは、ｎ型III−Ｖ族化合物半導体層２０を形成するためのものである。ＤＢＲ部１４、スペース層２６、活性層１６、スペース層２８、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０ｐは、例えばＭＯＶＰＥ法、ＭＢＥ法等の気相成長法を用いて形成される。ｎ型III−Ｖ族化合物半導体層２０ｐを成長させる際には、例えばジエチルテルル等のテルル含有ガスを原料ガスとして用いることが好ましい。
ここで、ｎ型III−Ｖ族化合物半導体層２０ｐはｎ型ドーパントとしてテルルを含むので、ｎ型III−Ｖ族化合物半導体層２０ｐの成長温度を低くすると、ｎ型III−Ｖ族化合物半導体層２０ｐのドーパント濃度を向上させることができる。ｐ型III−Ｖ族化合物半導体層１８がｎ型ドーパントとして炭素を含む場合には、ｐ型III−Ｖ族化合物半導体層１８の成長温度とｎ型III−Ｖ族化合物半導体層２０ｐの成長温度とを略同じにすることができる。このため、ｐ型III−Ｖ族化合物半導体層１８及びｎ型III−Ｖ族化合物半導体層２０ｐを連続的に成長させることができるので、再現性よく良質なトンネル接合ＴＪが形成される。
（パターニング工程）
次に、図２(ｂ)に示されるように、ｎ型III−Ｖ族化合物半導体層２０ｐをエッチングすることによって、ｎ型III−Ｖ族化合物半導体層２０を形成する。ｎ型III−Ｖ族化合物半導体層２０は、例えばフォトリソグラフィー法を用いて形成される。具体的には、ｎ型III−Ｖ族化合物半導体層２０は例えば以下のように形成される。まず、ｎ型III−Ｖ族化合物半導体層２０ｐ上にレジスト膜を形成し、そのレジスト膜にフォトマスクを介して露光を施し、現像する。その後、ｎ型III−Ｖ族化合物半導体層２０ｐをウェットエッチングして不要となったレジスト膜を剥離除去する。
次に、図２(ｂ)に示されるように、ｎ型III−Ｖ族化合物半導体層２０ｐをエッチングすることによって、ｎ型III−Ｖ族化合物半導体層２０を形成する。ｎ型III−Ｖ族化合物半導体層２０は、例えばフォトリソグラフィー法を用いて形成される。具体的には、ｎ型III−Ｖ族化合物半導体層２０は例えば以下のように形成される。まず、ｎ型III−Ｖ族化合物半導体層２０ｐ上にレジスト膜を形成し、そのレジスト膜にフォトマスクを介して露光を施し、現像する。その後、ｎ型III−Ｖ族化合物半導体層２０ｐをウェットエッチングして不要となったレジスト膜を剥離除去する。
（再成長工程）
次に、図２(ｃ)に示されるように、ｎ型III−Ｖ族化合物半導体層２０を埋め込むようにｐ型III−Ｖ族化合物半導体層１８上に埋め込み層２２を形成し、その後、埋め込み層２２上にコンタクト層３０を形成する。埋め込み層２２及びコンタクト層３０は、例えばＭＯＶＰＥ法、ＭＢＥ法等の気相成長法を用いて形成される。
次に、図２(ｃ)に示されるように、ｎ型III−Ｖ族化合物半導体層２０を埋め込むようにｐ型III−Ｖ族化合物半導体層１８上に埋め込み層２２を形成し、その後、埋め込み層２２上にコンタクト層３０を形成する。埋め込み層２２及びコンタクト層３０は、例えばＭＯＶＰＥ法、ＭＢＥ法等の気相成長法を用いて形成される。
（電極及びＤＢＲ部形成工程）
次に、図１に示されるように、コンタクト層３０上に電極３２を形成し、基板１２の裏面１２ｂ上に電極３４を形成する。続いて、電極３２の開口を埋め込むようにＤＢＲ部２４のための積層体を蒸着法により形成する。その後、積層体のうち電極３２上に位置する部分をリフトオフ法により除去することにより、ＤＢＲ部２４を形成する。
次に、図１に示されるように、コンタクト層３０上に電極３２を形成し、基板１２の裏面１２ｂ上に電極３４を形成する。続いて、電極３２の開口を埋め込むようにＤＢＲ部２４のための積層体を蒸着法により形成する。その後、積層体のうち電極３２上に位置する部分をリフトオフ法により除去することにより、ＤＢＲ部２４を形成する。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
以下、実施例及び比較例に基づいて本発明をより具体的に説明するが、本発明は以下の実施例に限定されるものではない。
（電子濃度の成長温度依存性評価）
ｎ型III−Ｖ族化合物半導体層２０の電子濃度とｎ型III−Ｖ族化合物半導体層２０の成長温度との関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、（１）ＧａＡｓからなる場合及び（２）ＩｎＧａＡｓからなる場合についてそれぞれ評価を行った。
ｎ型III−Ｖ族化合物半導体層２０の電子濃度とｎ型III−Ｖ族化合物半導体層２０の成長温度との関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、（１）ＧａＡｓからなる場合及び（２）ＩｎＧａＡｓからなる場合についてそれぞれ評価を行った。
（１）ＧａＡｓからなる場合
ＧａＡｓ基板上に、ＴｅがドープされたＧａＡｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。ＧａＡｓ層の厚さを１μｍとした。ＧａＡｓ層の成長温度を４００〜６００℃の範囲で変化させた。得られたＧａＡｓ層のホール測定を行うことにより、ＧａＡｓ層の電子濃度を測定した。結果を図３に示す。
ＧａＡｓ基板上に、ＴｅがドープされたＧａＡｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。ＧａＡｓ層の厚さを１μｍとした。ＧａＡｓ層の成長温度を４００〜６００℃の範囲で変化させた。得られたＧａＡｓ層のホール測定を行うことにより、ＧａＡｓ層の電子濃度を測定した。結果を図３に示す。
図３は、ＴｅがドープされたＧａＡｓ層の電子濃度とそのＧａＡｓ層の成長温度との関係を示すグラフである。グラフには、成長温度を４００℃としたときの電子濃度データＰ１、成長温度を４５０℃としたときの電子濃度データＰ２、成長温度を５００℃としたときの電子濃度データＰ３、成長温度を５５０℃としたときの電子濃度データＰ４及び成長温度を６００℃としたときの電子濃度データＰ５がそれぞれ示されている。電子濃度データＰ２の値は２．２×１０１９ｃｍ−３、電子濃度データＰ５の値は０．８×１０１９ｃｍ−３であった。グラフから、成長温度が低くなるに連れて電子濃度が大きくなることが分かる。
また、成長温度を６００℃としたときのＧａＡｓ層の表面モフォロジーは、成長温度を５５０℃以下としたときのものに比べて良好であった。
（２）ＩｎＧａＡｓからなる場合
ＧａＡｓ基板上に、ＴｅがドープされたＩｎ０．１Ｇａ０．９Ａｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さを１μｍとした。Ｉｎ０．１Ｇａ０．９Ａｓ層の成長温度を４００〜６００℃の範囲で変化させた。得られたＩｎ０．１Ｇａ０．９Ａｓ層のホール測定を行うことにより、Ｉｎ０．１Ｇａ０．９Ａｓ層の電子濃度を測定した。結果を図４に示す。
ＧａＡｓ基板上に、ＴｅがドープされたＩｎ０．１Ｇａ０．９Ａｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さを１μｍとした。Ｉｎ０．１Ｇａ０．９Ａｓ層の成長温度を４００〜６００℃の範囲で変化させた。得られたＩｎ０．１Ｇａ０．９Ａｓ層のホール測定を行うことにより、Ｉｎ０．１Ｇａ０．９Ａｓ層の電子濃度を測定した。結果を図４に示す。
図４は、ＴｅがドープされたＩｎ０．１Ｇａ０．９Ａｓ層の電子濃度とそのＩｎ０．１Ｇａ０．９Ａｓ層の成長温度との関係を示すグラフである。グラフには、成長温度を４００℃としたときの電子濃度データＱ１、成長温度を４５０℃としたときの電子濃度データＱ２、成長温度を５００℃としたときの電子濃度データＱ３、成長温度を５５０℃としたときの電子濃度データＱ４及び成長温度を６００℃としたときの電子濃度データＱ５がそれぞれ示されている。電子濃度データＱ２の値は３．２×１０１９ｃｍ−３であった。通常ＳｉがドープされたＩｎ０．１Ｇａ０．９Ａｓ層において実現可能な電子濃度は１．０×１０１９ｃｍ−３程度である。よって、ｎ型ドーパントとしてＴｅを用いると、Ｓｉを用いる場合の３倍以上の電子濃度を得ることができる。また、グラフから、成長温度が低くなるに連れて電子濃度が大きくなることが分かる。
また、成長温度を６００℃としたときのＩｎ０．１Ｇａ０．９Ａｓ層の表面モフォロジーは、成長温度を５５０℃以下としたときのものに比べて良好であった。
（エッチピット密度の厚さｄ依存性評価）
ｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度（ＥＰＤ）と、ｎ型III−Ｖ族化合物半導体層２０の厚さｄとの関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、Ｉｎ０．１Ｇａ０．９Ａｓからなる場合について評価を行った。
ｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度（ＥＰＤ）と、ｎ型III−Ｖ族化合物半導体層２０の厚さｄとの関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、Ｉｎ０．１Ｇａ０．９Ａｓからなる場合について評価を行った。
ＧａＡｓ基板上に、ＴｅがドープされたＩｎ０．１Ｇａ０．９Ａｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。Ｉｎ０．１Ｇａ０．９Ａｓ層の成長温度を４５０℃とした。Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さｄを５ｎｍ、１０ｎｍ、５０ｎｍ、１００ｎｍ及び５００ｎｍと変化させた。得られたＩｎ０．１Ｇａ０．９Ａｓ層の表面を観察することにより、Ｉｎ０．１Ｇａ０．９Ａｓ層の表面のエッチピット密度を測定した。エッチピット密度は、溶融ＫＯＨによりＩｎ０．１Ｇａ０．９Ａｓ層の表面をエッチングした後、自動計測システムを用いて評価される。結果を図５に示す。
図５は、ＴｅがドープされたＩｎ０．１Ｇａ０．９Ａｓ層の表面のエッチピット密度とそのＩｎ０．１Ｇａ０．９Ａｓ層の厚さｄとの関係を示すグラフである。グラフには、厚さｄを５ｎｍとしたときのエッチピット密度データＲ１、厚さｄを１０ｎｍとしたときのエッチピット密度データＲ２、厚さｄを５０ｎｍとしたときのエッチピット密度データＲ３、厚さｄを１００ｎｍとしたときのエッチピット密度データＲ４及び厚さｄを５００ｎｍとしたときのエッチピット密度データＲ５がそれぞれ示されている。グラフから、Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さｄが５０ｎｍ以下の場合、Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さｄが５０ｎｍを超える場合に比べてＩｎ０．１Ｇａ０．９Ａｓ層の表面のエッチピット密度が小さくなることが分かる。よって、Ｉｎ０．１Ｇａ０．９Ａｓ層の厚さｄが５０ｎｍ以下の場合、Ｉｎ０．１Ｇａ０．９Ａｓ層の表面モフォロジーが良好となる。
（エッチピット密度のＶ／III比依存性評価）
ｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度と、ｎ型III−Ｖ族化合物半導体層２０を成長する際に原料ガス中のIII族元素の原子数に対するＶ族元素の原子数の比（Ｖ／III比）との関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、Ｉｎ０．１Ｇａ０．９Ａｓからなる場合について評価を行った。この場合、原料ガス中のIII族元素はＩｎ及びＧａであり、Ｖ族元素はＡｓである。
ｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度と、ｎ型III−Ｖ族化合物半導体層２０を成長する際に原料ガス中のIII族元素の原子数に対するＶ族元素の原子数の比（Ｖ／III比）との関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０が、Ｉｎ０．１Ｇａ０．９Ａｓからなる場合について評価を行った。この場合、原料ガス中のIII族元素はＩｎ及びＧａであり、Ｖ族元素はＡｓである。
ＧａＡｓ基板上に、ＴｅがドープされたＩｎＧａＡｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。ＩｎＧａＡｓ層の成長温度を４５０℃とした。ＩｎＧａＡｓ層の厚さｄを５０ｎｍとした。Ｖ／III比を５、４０及び１００と変化させた。Ｖ／III比が例えば１００の場合、原料ガス中のＡｓの原子数は、Ｉｎ及びＧａの原子数の１００倍である。得られたＩｎＧａＡｓ層の表面を観察することにより、ＩｎＧａＡｓ層の表面のエッチピット密度を測定した。その結果、Ｖ／III比の値がいずれの場合もエッチピット密度は２００ｃｍ−２以下であった。よって、Ｖ／III比の値がいずれの場合であっても、ＩｎＧａＡｓ層の表面モフォロジーは良好となることが分かった。
（電子濃度及びエッチピット密度のＩｎ組成比依存性評価）
ｎ型III−Ｖ族化合物半導体層２０の電子濃度及びｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度とｎ型III−Ｖ族化合物半導体層２０のＩｎ組成ｘとの関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０がＩｎｘＧａ１−ｘＡｓからなる場合について評価を行った。
ｎ型III−Ｖ族化合物半導体層２０の電子濃度及びｎ型III−Ｖ族化合物半導体層２０の表面２０ａのエッチピット密度とｎ型III−Ｖ族化合物半導体層２０のＩｎ組成ｘとの関係について評価を行った。ｎ型III−Ｖ族化合物半導体層２０がＩｎｘＧａ１−ｘＡｓからなる場合について評価を行った。
ＧａＡｓ基板上に、ＴｅがドープされたＩｎｘＧａ１−ｘＡｓ層をＭＯＶＰＥ法を用いて成長させた。原料ガスとしては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ジエチルテルル（ＤＥＴｅ）及びアルシン（ＡｓＨ３）を用いた。ＩｎＧａＡｓ層の成長温度を４５０℃とした。Ｉｎ組成ｘを０．０５、０．１、０．２、０．３、０．４及び０．５と変化させた。
電子濃度とＩｎ組成ｘとの関係を評価する際には、ＩｎｘＧａ１−ｘＡｓ層の厚さｄを５００ｎｍとした。得られたＩｎｘＧａ１−ｘＡｓ層のホール測定を行うことにより、ＩｎｘＧａ１−ｘＡｓ層の電子濃度を測定した。一方、エッチピット密度とＩｎ組成ｘとの関係を評価する際には、ＩｎｘＧａ１−ｘＡｓ層の厚さｄを１０ｎｍとした。得られたＩｎｘＧａ１−ｘＡｓ層の表面を観察することにより、ＩｎｘＧａ１−ｘＡｓ層の表面のエッチピット密度を測定した。結果を図６に示す。
図６は、ＴｅがドープされたＩｎｘＧａ１−ｘＡｓ層の電子濃度及びそのＩｎｘＧａ１−ｘＡｓ層の表面のエッチピット密度とＩｎｘＧａ１−ｘＡｓ層のＩｎ組成ｘとの関係を示すグラフである。グラフには、Ｉｎ組成ｘを０．０５としたときの電子濃度データＴ１、Ｉｎ組成ｘを０．１としたときの電子濃度データＴ２、Ｉｎ組成ｘを０．２としたときの電子濃度データＴ３、Ｉｎ組成ｘを０．３としたときの電子濃度データＴ４、Ｉｎ組成ｘを０．４としたときの電子濃度データＴ５及びＩｎ組成ｘを０．５としたときの電子濃度データＴ６がそれぞれ示されている。グラフから、Ｉｎ組成ｘを増加させるに連れて電子濃度が大きくなることが分かる。
また、グラフには、Ｉｎ組成ｘを０．０５としたときのエッチピット密度データＳ１、Ｉｎ組成ｘを０．１としたときのエッチピット密度データＳ２、Ｉｎ組成ｘを０．２としたときのエッチピット密度データＳ３、Ｉｎ組成ｘを０．３としたときのエッチピット密度データＳ４、Ｉｎ組成ｘを０．４としたときのエッチピット密度データＳ５及びＩｎ組成ｘを０．５としたときのエッチピット密度データＳ６がそれぞれ示されている。グラフから、Ｉｎ組成ｘが０．４以下の場合、Ｉｎ組成ｘが０．４を超える場合に比べてＩｎｘＧａ１−ｘＡｓ層の表面のエッチピット密度が小さくなることが分かる。よって、Ｉｎ組成ｘが０．４以下の場合、Ｉｎ組成ｘが０．４を超える場合に比べてＩｎｘＧａ１−ｘＡｓ層の表面モフォロジーが良好となる。
（トンネル接合評価）
以下のようにして、トンネル接合を有する積層体を作製した。まず、ｐ型ＧａＡｓ基板上にｐ型ＧａＡｓスペース層（厚さ２００ｎｍ）を成長させた。ｐ型ＧａＡｓスペース層の正孔濃度は３×１０１８ｃｍ−３であった。続いて、ｐ型ＧａＡｓスペース層上に、炭素がドープされたｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層（厚さ１０ｎｍ）を成長させた。ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層の正孔濃度は１．１×１０２０ｃｍ−３であった。続いて、ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層上に、テルルがドープされたｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層（厚さ１０ｎｍ）を成長させた。ｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層の電子濃度は３．６×１０１９ｃｍ−３であった。このようにして、ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層とｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層とによってトンネル接合を形成した。
以下のようにして、トンネル接合を有する積層体を作製した。まず、ｐ型ＧａＡｓ基板上にｐ型ＧａＡｓスペース層（厚さ２００ｎｍ）を成長させた。ｐ型ＧａＡｓスペース層の正孔濃度は３×１０１８ｃｍ−３であった。続いて、ｐ型ＧａＡｓスペース層上に、炭素がドープされたｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層（厚さ１０ｎｍ）を成長させた。ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層の正孔濃度は１．１×１０２０ｃｍ−３であった。続いて、ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層上に、テルルがドープされたｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層（厚さ１０ｎｍ）を成長させた。ｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層の電子濃度は３．６×１０１９ｃｍ−３であった。このようにして、ｐ型Ｉｎ０．１Ｇａ０．９Ａｓ層とｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層とによってトンネル接合を形成した。
さらに、ｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層上に、シリコンがドープされたｎ型ＧａＡｓスペース層（厚さ２００ｎｍ）を成長させた。ｎ型ＧａＡｓスペース層の電子濃度は１×１０１８ｃｍ−３であった。続いて、ｎ型ＧａＡｓスペース層上に、テルルがドープされたｎ型ＧａＡｓコンタクト層（厚さ１００ｎｍ）を成長させた。ｎ型ＧａＡｓコンタクト層の電子濃度は２×１０１９ｃｍ−３であった。
次に、ｐ型ＧａＡｓ基板の裏面にＡｕ／Ｚｎ／Ａｕからなる電極を蒸着させ、ｎ型ＧａＡｓコンタクト層の表面にＴｉ／Ｐｔ／Ａｕからなる電極を蒸着させた。続いて、ウェットエッチングにより直径３０μｍのメサを形成した。このようにして、トンネル接合を有する積層体を作製した。
上述のようにして得られた積層体のトンネル接合の接触抵抗を測定した。その結果、接触抵抗は６．０×１０−６Ωｃｍ２であった。
一方、テルルがドープされたｎ型Ｉｎ０．３Ｇａ０．７Ａｓ層に代えてシリコンがドープされたｎ型Ｉｎ０．１５Ｇａ０．８５Ａｓ層を成長させたこと以外は上記と同様にして積層体を作製した。この積層体のトンネル接合の接触抵抗は１．５×１０−５Ωｃｍ２であった。
（実施例１）
ｎ型ＧａＡｓ基板上に、シリコンがドープされたｎ型ＧａＡｓ層とＡｌ０．９Ｇａ０．１Ａｓ層とのペアを３２ペア積層してなるＤＢＲ部を成長させた。続いて、ＤＢＲ部上に、Ｉｎ０．２Ｇａ０．８Ａｓからなる二重量子井戸構造を有する活性層を成長させた。さらに、活性層上に、炭素がドープされたｐ型ＧａＡｓスペーサ層を成長させた。続いて、ｐ型ＧａＡｓスペーサ層上に、炭素がドープされたｐ型ＩｎＧａＡｓ層と、テルルがドープされたｎ型ＩｎＧａＡｓ層（厚さ１０ｎｍ）とをこの順に成長させた。このｐ型ＩｎＧａＡｓ層及びｎ型ＩｎＧａＡｓ層により、トンネル接合を形成した。テルルがドープされたｎ型ＩｎＧａＡｓ層の厚さは１０ｎｍであり、シリコンがドープされたｎ型ＩｎＧａＡｓ層の厚さの２／３倍であった。また、ＳＩＭＳ分析により、ｐ型ＩｎＧａＡｓ層の炭素濃度及びｎ型ＩｎＧａＡｓ層のテルル濃度は、いずれも１×１０２０ｃｍ−３を超えていることが分かった。さらに、ｐ型ＩｎＧａＡｓ層とｎ型ＩｎＧａＡｓ層との界面において炭素及びテルルの拡散は確認されず、急峻なプロファイルが得られることが分かった。
ｎ型ＧａＡｓ基板上に、シリコンがドープされたｎ型ＧａＡｓ層とＡｌ０．９Ｇａ０．１Ａｓ層とのペアを３２ペア積層してなるＤＢＲ部を成長させた。続いて、ＤＢＲ部上に、Ｉｎ０．２Ｇａ０．８Ａｓからなる二重量子井戸構造を有する活性層を成長させた。さらに、活性層上に、炭素がドープされたｐ型ＧａＡｓスペーサ層を成長させた。続いて、ｐ型ＧａＡｓスペーサ層上に、炭素がドープされたｐ型ＩｎＧａＡｓ層と、テルルがドープされたｎ型ＩｎＧａＡｓ層（厚さ１０ｎｍ）とをこの順に成長させた。このｐ型ＩｎＧａＡｓ層及びｎ型ＩｎＧａＡｓ層により、トンネル接合を形成した。テルルがドープされたｎ型ＩｎＧａＡｓ層の厚さは１０ｎｍであり、シリコンがドープされたｎ型ＩｎＧａＡｓ層の厚さの２／３倍であった。また、ＳＩＭＳ分析により、ｐ型ＩｎＧａＡｓ層の炭素濃度及びｎ型ＩｎＧａＡｓ層のテルル濃度は、いずれも１×１０２０ｃｍ−３を超えていることが分かった。さらに、ｐ型ＩｎＧａＡｓ層とｎ型ＩｎＧａＡｓ層との界面において炭素及びテルルの拡散は確認されず、急峻なプロファイルが得られることが分かった。
次に、ｎ型ＩｎＧａＡｓ層上にレジスト溶液を塗布して、フォトリソグラフィー法により直径５μｍの円形のレジストパターンを形成した。続いて、ｎ型ＩｎＧａＡｓ層をウェットエッチングしてメサを形成した。メサの段差は１０ｎｍであった。さらに、基板を洗浄した後、メサ状のｎ型ＩｎＧａＡｓ層を埋め込むｎ型ＧａＡｓスペーサ層及びｎ型ＧａＡｓコンタクト層を成長させた。ｎ型ＧａＡｓスペーサ層のｎ型ドーパントはシリコンであり、ｎ型ＧａＡｓコンタクト層のｎ型ドーパントはテルルであった。ｎ型ＧａＡｓスペーサ層を成長させる際に、メサの段差が１０ｎｍと小さいので、メサ周辺の異常成長を抑制することができた。その結果、ｎ型ＧａＡｓスペーサ層の表面の平坦性を向上させることができた。
次に、ｎ型ＧａＡｓ基板の裏面及びｎ型ＧａＡｓコンタクト層の表面上に電極を形成した。ｎ型ＧａＡｓコンタクト層上の電極には開口が形成されている。その開口を埋め込むように、ｎ型ＧａＡｓコンタクト層上に、アモルファスシリコン層とＡｌ２Ｏ３層とのペアを複数ペア積層してなるＤＢＲ部を成長させた。その後、リフトオフ法により電極上に位置するＤＢＲ部を除去した。このようにして、実施例１の面発光レーザを作製した。
（実施例２）
ｎ型ＧａＡｓコンタクト層上に、アモルファスシリコン層とＡｌ２Ｏ３層とのペアを複数ペア積層してなるＤＢＲ部に代えて、ＧａＡｓ層とＡｌ０．８Ｇａ０．２Ａｓ層とのペアを２３ペア積層してなるＤＢＲ部を成長させたこと以外は実施例１と同様にして実施例２の面発光レーザを作製した。
ｎ型ＧａＡｓコンタクト層上に、アモルファスシリコン層とＡｌ２Ｏ３層とのペアを複数ペア積層してなるＤＢＲ部に代えて、ＧａＡｓ層とＡｌ０．８Ｇａ０．２Ａｓ層とのペアを２３ペア積層してなるＤＢＲ部を成長させたこと以外は実施例１と同様にして実施例２の面発光レーザを作製した。
（実施例３）
トンネル接合を形成するためのｐ型ＩｎＧａＡｓ層を成長させた後に、一旦成長炉から取り出し、ｐ型ＩｎＧａＡｓ層の表面を酸素雰囲気に晒して、ｎ型ＩｎＧａＡｓ層を成長させたこと以外は実施例１と同様にして実施例３の面発光レーザを作製した。これにより、酸素に起因する不純物準位をトンネル接合に導入した。トンネル接合の接触抵抗は４．５×１０−６Ωｃｍ２であった。
トンネル接合を形成するためのｐ型ＩｎＧａＡｓ層を成長させた後に、一旦成長炉から取り出し、ｐ型ＩｎＧａＡｓ層の表面を酸素雰囲気に晒して、ｎ型ＩｎＧａＡｓ層を成長させたこと以外は実施例１と同様にして実施例３の面発光レーザを作製した。これにより、酸素に起因する不純物準位をトンネル接合に導入した。トンネル接合の接触抵抗は４．５×１０−６Ωｃｍ２であった。
（実施例４）
トンネル接合を形成するためのｎ型ＩｎＧａＡｓ層に代えて、テルルがドープされたｎ型ＧａＩｎＮＡｓＳｂ層を成長させたこと以外は実施例１と同様にして実施例４の面発光レーザを作製した。ｎ型ＧａＩｎＮＡｓＳｂ層の電子濃度は３．５×１０１９ｃｍ−３であった。
トンネル接合を形成するためのｎ型ＩｎＧａＡｓ層に代えて、テルルがドープされたｎ型ＧａＩｎＮＡｓＳｂ層を成長させたこと以外は実施例１と同様にして実施例４の面発光レーザを作製した。ｎ型ＧａＩｎＮＡｓＳｂ層の電子濃度は３．５×１０１９ｃｍ−３であった。
（実施例５）
トンネル接合を形成するためのｐ型ＩｎＧａＡｓ層に代えて、ＧａＡｓ０．８Ｓｂ０．２層を成長させたこと以外は実施例１と同様にして実施例５の面発光レーザを作製した。ｎ型ＩｎＧａＡｓ層及びＧａＡｓ０．８Ｓｂ０．２層は、タイプIIの超格子構造を形成する。トンネル接合の接触抵抗は３．８×１０−６Ωｃｍ２であった。
トンネル接合を形成するためのｐ型ＩｎＧａＡｓ層に代えて、ＧａＡｓ０．８Ｓｂ０．２層を成長させたこと以外は実施例１と同様にして実施例５の面発光レーザを作製した。ｎ型ＩｎＧａＡｓ層及びＧａＡｓ０．８Ｓｂ０．２層は、タイプIIの超格子構造を形成する。トンネル接合の接触抵抗は３．８×１０−６Ωｃｍ２であった。
（比較例１）
トンネル接合を形成するｎ型ＩｎＧａＡｓ層のｎ型ドーパントをシリコンとしたこと以外は実施例１と同様にして比較例１の面発光レーザを作製した。
トンネル接合を形成するｎ型ＩｎＧａＡｓ層のｎ型ドーパントをシリコンとしたこと以外は実施例１と同様にして比較例１の面発光レーザを作製した。
（評価結果）
実施例１〜５及び比較例１の面発光レーザにおける室温での電流−光出力特性及び電流−電圧特性を評価した。
実施例１〜５及び比較例１の面発光レーザにおける室温での電流−光出力特性及び電流−電圧特性を評価した。
図７は、実施例１及び比較例１の面発光レーザの電流−光出力特性を示すグラフである。グラフ中の実線Ｕ１は、実施例１の面発光レーザの電流−光出力特性を示す。実線Ｕ２は、比較例１の面発光レーザの電流−光出力特性を示す。実施例１の面発光レーザの光出力の最大値は２．４ｍＷであった。一方、比較例１の面発光レーザの光出力の最大値は１．５ｍＷであった。
なお、実施例２の面発光レーザの光出力の最大値は２．３ｍＷであった。実施例３の面発光レーザの光出力の最大値は２．５ｍＷであった。実施例４の面発光レーザの光出力の最大値は２．４ｍＷであった。実施例５の面発光レーザの光出力の最大値は２．７ｍＷであった。
図８は、実施例１の面発光レーザの電流−電圧特性を示すグラフである。実線Ｖ１は、実施例１の面発光レーザの電流−電圧特性を示す。実施例１の面発光レーザの微分抵抗（ｄＶ／ｄＩ）は５０Ωであった。一方、比較例１の面発光レーザの微分抵抗は１２０Ωであった。
なお、実施例２の面発光レーザの微分抵抗は５０Ωであった。実施例３の面発光レーザの微分抵抗は４０Ωであった。実施例４の面発光レーザの微分抵抗は３０Ωであった。実施例５の面発光レーザの微分抵抗は２５Ωであった。
さらに、実施例１〜５及び比較例１の面発光レーザの長期安定性を評価した。温度８５℃において、実施例１〜５及び比較例１の面発光レーザに１０ｍＡの電流を印加して通電試験を行った。その結果、電流を印加してから３０００時間経過した時点において、実施例１〜５の面発光レーザの光出力に変動は確認されなかったので、実施例１〜５の面発光レーザは信頼性の高い素子であることが分かった。これは、テルルの拡散係数がシリコンの拡散係数よりも小さいので、面発光レーザのように高電流密度で動作させる素子においても、ドーパントの拡散に起因するトンネル接合の経年劣化が生じ難いからと考えられる。
１０…面発光レーザ（面発光型半導体素子）、１６…活性層、１６ａ…活性層の表面、１６ｓ…活性層の表面の所定領域、１８…ｐ型III−Ｖ族化合物半導体層、２０…ｎ型III−Ｖ族化合物半導体層、２２…埋め込み層、ＴＪ…トンネル接合。
Claims (5)
- 活性層上に設けられたｐ型III−Ｖ族化合物半導体層と、
前記ｐ型III−Ｖ族化合物半導体層上に設けられ前記活性層の表面の所定領域上に位置するｎ型III−Ｖ族化合物半導体層と、
前記ｎ型III−Ｖ族化合物半導体層を埋め込みIII−Ｖ族化合物半導体材料からなる埋め込み層と、
を備え、
前記ｐ型III−Ｖ族化合物半導体層と前記ｎ型III−Ｖ族化合物半導体層とによってトンネル接合が形成されており、
前記ｎ型III−Ｖ族化合物半導体層は、ｎ型ドーパントとしてテルルを含む、面発光型半導体素子。 - 前記ｐ型III−Ｖ族化合物半導体層は、ｐ型ドーパントとして炭素を含む、請求項１に記載の面発光型半導体素子。
- 前記ｎ型III−Ｖ族化合物半導体層の厚さは、５０ｎｍ以下である、請求項１又は２に記載の面発光型半導体素子。
- 前記ｎ型III−Ｖ族化合物半導体層が、ＩｎｘＧａ１−ｘＡｓ（０．０５≦ｘ≦０．４）を含む、請求項１〜３のいずれか一項に記載の面発光型半導体素子。
- 前記ｐ型III−Ｖ族化合物半導体層及び前記ｎ型III−Ｖ族化合物半導体層は、タイプIIの超格子構造を形成する、請求項１〜４のいずれか一項に記載の面発光型半導体素子。
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