JP2008004812A - 半導体薄膜の製造方法 - Google Patents

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Abstract

【課題】 従来よりもアスペクト比の小さな凹部を利用して、結晶化した半導体薄膜を製造する方法を提供する。
【解決手段】 (a)基板表面に、複数の凹部を形成する。(b)前期凹部内が埋め尽くされるように、前記基板上に、アモルファスまたは多結晶状態のシリコン膜を形成する。(c)前記シリコン膜の一部に、第1のレーザパルスを入射させて、該シリコン膜を加熱し、該第1のレーザパルスの熱的影響が残っている状態で、同一位置に第2のレーザパルスを入射させることにより、入射位置のシリコン膜を一時的に溶融させ、結晶化させる。
【選択図】 図1

Description

本発明は、半導体薄膜の製造方法に関し、特に非晶質の半導体薄膜にレーザビームを入射させることにより結晶化した半導体薄膜を製造する方法に関する。
下記の特許文献1に開示された多結晶シリコン薄膜の製造方法について、図6A〜図6Cを参照して説明する。
図6Aに示すように、ガラス基板100の上に、酸化シリコン膜101を形成する。この酸化シリコン膜101に、円筒状の凹部102を形成する。凹部102の直径は50nm〜150nmの範囲内であり、深さは750nm程度である。凹部102内及び酸化シリコン膜101の上に、厚さ30nm〜150nm程度の非晶質シリコン膜103を形成する。
図6Bに示すように、レーザビーム105を非晶質シリコン膜103に入射させる。レーザビーム105として、例えば波長308nm、パルス幅150ns〜250nsのXeClエキシマレーザが用いられる。なお、レーザ照射時に、ガラス基板100を、200℃〜400℃の範囲内の温度に加熱しておく。非晶質シリコン膜103に入射したレーザビームは、そのほとんどが非晶質シリコン膜103の表面付近で吸収される。これは、波長308nmにおける非晶質シリコンの吸収係数が0.139nm−1程度であるためである。凹部102内の底部に非溶融状態の部分が残り、それ以外の部分はほぼ完全溶融状態になる。これにより、レーザ照射後のシリコンの結晶成長は、凹部102の底部近傍で先に始まり、非晶質シリコン膜103の表面付近へ進行する。
凹部102の底部では、いくつかの結晶粒が発生し得る。凹部102の平断面寸法を1個の結晶粒か、それよりも少し小さい程度にしておくと、凹部102の開口部には1個の結晶粒のみが到達する。凹部102の開口部に到達した結晶粒を種結晶として、非晶質シリコン膜103の面内方向に結晶成長が進行する。これにより、図6Cに示すように、ほぼ単結晶の結晶粒108が形成される。
下記の特許文献2に、第1の酸化シリコン膜に形成された直径1μm程度、深さ800nm程度の凹部の内面に、第2の酸化シリコン膜をコンフォーマルに堆積させることにより、凹部の直径を0.1μm程度まで縮小させる技術が開示されている。縮小された凹部の底面にNi等の結晶化推進膜を堆積させる。この上に、第1の非晶質シリコン膜を堆積させる。第1の酸化シリコン膜の上面が露出するまで、第1の非晶質シリコン膜、結晶化促進膜、及び第2の酸化シリコン膜を除去する。これにより、凹部内にのみ結晶化促進膜が残り、その上に第1の非晶質シリコン膜が残る。
除去工程後、第2の非晶質シリコン膜を堆積させることにより、その面方位を(111)面に揃えることができる。
特開2005−26330号公報 特開2005−56894号公報
上記特許文献1に開示された方法では、成長核を発生させるための凹部のアスペクト比を5〜15程度にしなければならない。凹部のアスペクト比が大きくなると、凹部内を非晶質シリコン膜で再現性よく埋め込むことが困難になる。
特許文献2に開示された方法においては、非晶質シリコン膜を充填すべき凹部の平断面の寸法が0.1μm程度まで縮小化されているため、その中に非晶質シリコン膜を充填することがより困難である。
本発明の目的は、従来よりもアスペクト比の小さな凹部を利用して、結晶化した半導体薄膜を製造する方法を提供することである。
本発明の一観点によれば、
(a)基板表面に、複数の凹部を形成する工程と、
(b)前期凹部内が埋め尽くされるように、前記基板上に、アモルファスまたは多結晶状態のシリコン膜を形成する工程と、
(c)前記シリコン膜の一部に、第1のレーザパルスを入射させて、該シリコン膜を加熱し、該第1のレーザパルスの熱的影響が残っている状態で、同一位置に第2のレーザパルスを入射させることにより、入射位置のシリコン膜を一時的に溶融させ、結晶化させる工程と
を有する半導体薄膜の製造方法が提供される。
第1のレーザパルスの熱的影響が残っている状態で、同一位置に第2のレーザパルスを入射させることにより、凹部のアスペクト比が小さくなっても、1つの凹部に対してほぼ1つの結晶粒が配置された多結晶膜を形成することができる。
図1A〜図4を参照して、実施例による半導体薄膜の製造方法について説明する。
図1Aに示すように、シリコンからなる下地基板1の上に、厚さ500nmの酸化シリコン膜2を形成する。酸化シリコン膜2は、例えば周知の化学気相成長(CVD)により形成することができる。この酸化シリコン膜2に、多数の凹部3を形成する。凹部3の各々の深さは500nmであり、その平断面は、直径0.19μmの円形である。
図2Aに、凹部3の面内の配置を示す。凹部3は、格子間隔Dが0.6μmの正方格子の格子点に対応する位置に配置されている。
図1Aに戻って説明を続ける。凹部3の内面、及び酸化シリコン膜2の上面を、厚さ30nmの酸化シリコン膜4で覆う。酸化シリコン膜4は、例えば、原料ガスとしてテトラエチルオルソシリケート(TEOS)とオゾン(O)とを用いたCVDにより形成することができる。
凹部3の内部が埋め込まれるように、基板上に厚さ100nmの非晶質シリコン膜5を堆積させる。非晶質シリコン膜5は、例えばシラン(SiH)を用いたCVDにより形成することができる。
図1Bに示すように、非晶質シリコン膜5に、パルスレーザビーム10を入射させる。パルスレーザビーム10は、例えばNd:YAGレーザの2倍高調波である。なお、Nd:YAGレーザの代わりに、Nd:YLFレーザ、Nd:YVOレーザ等の固体レーザを使用してもよい。
図3Aに、パルスレーザビーム10のタイミングチャートを示す。まず、第1のレーザパルスP11が入射する。遅延時間TD後に、同じ位置に第2のレーザパルスP12が入射する。本明細書において、第1のレーザパルスP11の入射と第2のレーザパルスP12の入射とを併せて、「1ショット」と呼ぶこととする。第1のレーザパルスP11及び第2のレーザパルスP12のパルス幅PWは、100ns〜200nsの範囲内である。第1のレーザパルスP11の、非晶質シリコン膜5の表面におけるパルスエネルギ密度は、0.6J/cmであり、第2のレーザパルスP12の、非晶質シリコン膜5の表面におけるパルスエネルギ密度は、1.0J/cmである。このパルスエネルギ密度は、非晶質シリコン膜5を溶融させるのに十分な大きさである。
第1のレーザパルスP11が入射してから第2のレーザパルスP12が入射するまでの遅延時間TDは、500nsである。この遅延時間TDは、第1のレーザパルスP11による熱的影響が十分残存している長さ、すなわち溶融状態が維持されている長さである。なお、「溶融状態」には、過冷却状態も含まれる。このように、1ショット内で、最初に入射したレーザパルスの熱的影響が十分残存する短い時間内に、次のレーザパルスを入射させるレーザ加工方法を、「ダブルパルス法」と呼ぶこととする。より一般的に、1ショットを3個以上のレーザパルスで構成する方法を「マルチパルス法」と呼ぶこととする。本実施例ではダブルパルス法を採用するが、マルチパルス法を採用してもよい。
第1のレーザパルスP11及び第2のレーザパルスP12で構成される1ショットの照射後、第1のレーザパルスP21と第2のレーザパルスP22で構成される次のショットの照射が行われる。1つのショットの照射から次のショットの照射までの時間間隔Tは1msである。すなわち、ショットの繰り返し周波数は1kHzである。
図3Bに、非晶質シリコン膜5の表面におけるビーム断面の形状を示す。ビーム断面は、y軸方向に長い長方形であり、長さLが2.5mm、幅Wが0.25mmである。図2Aに示した格子間隔Dが0.6μmであるため、1つのビーム断面内の幅方向に並ぶ凹部3の数は400個以上になる。
レーザビーム照射工程においては、非晶質シリコン膜5の表面の同一箇所に入射するショットの数を1にしてもよいし、2以上、例えば10にしてもよい。同一箇所に入射するショット数を10にする場合、一例として、基板を静止させて10ショットを同一箇所に入射させてもよいし、ショット間のオーバラップ率が90%になるように下地基板1をx軸方向に移動させながら照射を行ってもよい。下地基板1を移動させながらレーザ照射を行う場合、1つのショットを構成する第1のレーザパルスと第2のレーザパルスとは、遅延時間TDが極僅かであるため、実質的に同一の領域に入射すると考えることができる。ショット間のオーバラップ率とは、ある1つのショットで照射される領域のうち、次の1ショットで照射される領域と重なる部分の占める割合を意味する。
図1Cに示すように、凹部3内の深さ方向の途中まで、非晶質シリコン膜5が一時的に溶融し、結晶化する。これにより、多結晶シリコン膜5aが形成される。凹部3の深い領域には、非晶質状態のシリコンが残る。
図2Bに、レーザ照射後の基板の平面図を模式的に示す。凹部3内に発生した成長核から結晶が成長する。結晶成長が凹部3の開口部まで達した後は、結晶が面内方方向に成長する。相互に隣り合う2つの凹部3から成長した結晶が衝突すると、結晶成長が停止し、衝突部分に粒界6が形成される。凹部3が正方格子の格子点に配置されているため、1つの結晶粒7は、正方形に近い平面形状を示す。
図4に、実際に作製した多結晶シリコン膜5aの表層部をセコエッチした後の電子顕微鏡写真(SEM写真)を示す。ほぼ正方形の結晶粒が、行列状に規則的に配置されていることがわかる。電子後方散乱パターン(EBSP:Electron Back Scattering Pattern)法を用いて、各結晶粒の結晶方位を測定した。その結果、1つの結晶粒内においては、基板面に垂直な方向、及び基板面内の相互に直交する2方向のいずれの方向においても、結晶方位が一定であることがわかった。すなわち、結晶粒の各々は単結晶であることが確認された。また、<001>方向が基板面に対して垂直な方向を向く結晶粒が最も多いことがわかった。
さらに、凹部3を通過する基板の断面を電子顕微鏡(SEM)で観察したところ、凹部3内の非晶質状態のシリコンと、結晶化したシリコンとの界面が、酸化シリコン膜2の上面から約200nmの深さに位置することがわかった。
上記実施例で形成した凹部3の底面及び側面が、厚さ30nmの酸化シリコン膜4で被覆されているため、実質的な凹部の直径は0.13μm、深さは0.47μmになる。この凹部のアスペクト比は、約3.6である。従来のレーザ照射による結晶化においては、凹部のアスペクト比を5〜15程度にしなければならなかった。これは、1つの凹部内に1つの成長核のみを発生させる必要があるからである。なお、凹部5内のシリコン膜5のうち深さ0.2μmよりも浅い部分が溶融し、それよりも深い部分は溶融しなかった。凹部3の実質的な深さは、溶融した部分の深さ、すなわち0.2μmと考えることができる。この場合、実質的なアスペクト比は約1.5になる。凹部3のアスペクト比を1.5程度としても、上記実施例と同様の効果が期待できる。
実施例のように、マルチパルス法を採用することにより、アスペクト比を5より小さくしても、凹部の分布に対応して分布する結晶粒を形成することが可能になる。マルチパルス法を採用すると、1つの凹部内に複数の成長核が発生しても、1つの成長核から成長した結晶粒のみが凹部の開口部まで成長し、他の成長核から成長した結晶粒は、凹部の開口部まで成長しないと考えられる。このため、アスペクト比を小さくしても、多結晶シリコン膜5aの表面においては、1つの凹部3に対してほぼ1つの結晶粒7が形成されることになる。
図4Aに示した多結晶シリコン膜は、同一箇所に1ショットのみを入射させて形成したものである。図4Aには、1つの凹部に対応する1つの結晶粒内に、粒界のような黒い線が観察される。これは、転位等の結晶欠陥であると考えられる。
図4Bに示した多結晶シリコン膜は、オーバラップ率90%の条件で入射位置を移動させながらレーザビームを入射させて形成したものである。この場合、同一箇所に10ショットのレーザパルスが入射されることになる。結晶欠陥密度が減少していることがわかる。1つの凹部に対応する1つの結晶粒内に現れている直線的な線は、双晶を構成する2つの単結晶の境界である。この境界は、通常の結晶欠陥に比べてキャリア移動度に与える影響は小さい。このように、同一箇所に複数ショットを入射させることにより、結晶欠陥を消滅させ、結晶粒の結晶品質を高めることができる。
多結晶シリコン膜に薄膜トランジスタ(TFT)を形成する場合、TFTを配置する位置に凹部を配置しておくことにより、1つの結晶粒内に1つのTFTを形成することが可能になる。<001>方向が基板面に垂直な結晶粒においては、<111>方向が基板面に垂直な結晶粒に比べて、電界効果移動度の高いTFTを形成することが可能になる。
図5Aに、凹部3の配置の他の例を示す。図2Aに示した実施例では、凹部3が正方格子の格子点の位置に配置されていた。図5Aに示した例では、正方格子の格子点の偶数番目の行の凹部3が、行方向に半ピッチだけずれている。すなわち、凹部3は、三角格子の格子点の位置に配置されている。
図5Bに、凹部3と結晶粒7との位置関係を示す。1つの凹部3を中心として面内方向に結晶成長して形成された結晶粒7は、ほぼ六角形の平面形状を持つ。図2Bに示した実施例では、4個の凹部3からの成長が一点で衝突していたが、図5Bに示した例では、3個の凹部3からの成長が一点で衝突する。一点で衝突する結晶粒の数が減ることにより、粒界の位置における盛り上がりを低くすることができる。
上記実施例では、凹部3の平面形状を直径が0.19μmの円形としたが、その他の大きさ及び形状にしてもよい。例えば、直径150nmの円を内包し、かつ直径300nmの円に内包される平面形状としてもよい。また、凹部3を浅くすると、複数の成長核から成長した結晶粒が凹部3の開口部まで到達する。1つの凹部に対して1つの結晶粒を形成するために、凹部3の深さを200nm以上(アスペクト比を1.5以上)とすることが好ましい。凹部3を浅くしすぎると、凹部3の底に発生した複数の種結晶からそれぞれ成長した結晶粒が上面まで到達するため、1つの凹部に対して複数の結晶粒が形成されてしまう。凹部3を深くしすぎると、その内部を非晶質シリコンで埋め込むことが困難になる。このため、凹部3の深さを、500nm以下とすることが好ましい。従来方法では凹部のアスペクト比を5以上にしなければならなかったが、本実施例では、アスペクト比が4以下でも、凹部と結晶粒とがほぼ1対1に対応した多結晶シリコン薄膜を形成することができる。
上記実施例では、Nd:YAGレーザ等の固体レーザの第2高調波を用いたが、その他のレーザを用いてもよい。例えば、波長波長520〜540nmの範囲内に中心波長を持つレーザを用いてもよい。
1ショット内の第1のレーザパルスP11が入射してから第2のレーザパルスP12が入射するまでの遅延時間TDは、第1のレーザパルスP11による熱的影響が十分残存している時間内に、第2のレーザパルスP12を入射させるために、遅延時間TDを1μs以下とすることが好ましい。
上記実施例では、下地基板1としてシリコン基板を用いたが、その他の材料からなる基板を用いてもよい。例えば、ガラス基板を用いてもよい。また、酸化シリコン膜2を形成することなく、ガラス基板に直接凹部を形成してもよい。この場合、凹部の内面を覆う酸化シリコン膜4を形成する必要はない。
また、上記実施例では、凹部3内に充填する膜を非晶質シリコン膜5としたが、多結晶シリコン膜を凹部3に充填してもよい。多結晶シリコン膜の成膜時には、結晶粒が不規則に分布するが、上記実施例による方法で結晶化させることにより、凹部3に対応して分布する結晶粒を形成することができる。
上記実施例では、有底の凹部内にシリコン膜を充填したが、基板を貫通する凹部(貫通孔)内にシリコン膜を充填してもよい。この場合、基板を貫通する凹部の側面に堆積したシリコン膜によって貫通孔内がシリコン膜で完全に充填される。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
(1A)及び(1B)は、実施例による半導体薄膜の製造方法を説明するための、製造途中段階における基板の断面図であり、(1C)は、基板、及びその上に作製された多結晶シリコン膜の断面図である。 (2A)は、凹部の分布を示す平面図であり、(2B)は、凹部と結晶粒との関係を示す平面図である。 (3A)は、レーザパルスのタイミングチャートであり、(3B)は、基板上におけるレーザビームの断面を示す線図である。 実施例による方法で作製された多結晶シリコン膜をセコエッチした後のSEM写真である。 (5A)は、凹部の分布の他の例を示す平面図であり、(5B)は、凹部と結晶粒との関係を示す平面図である。 従来の多結晶シリコン膜の作製方法を説明するための、製造途中段階における基板の断面図である。
符号の説明
1 下地基板
2、4 酸化シリコン膜
3 凹部
5 非晶質シリコン膜
5a 多結晶シリコン膜
6 粒界
7 結晶粒
10 レーザビーム
100 シリコン基板
101 酸化シリコン膜
102 凹部
103 非晶質シリコン膜
105 レーザビーム
108 結晶粒

Claims (7)

  1. (a)基板表面に、複数の凹部を形成する工程と、
    (b)前期凹部内が埋め尽くされるように、前記基板上に、アモルファスまたは多結晶状態のシリコン膜を形成する工程と、
    (c)前記シリコン膜の一部に、第1のレーザパルスを入射させて、該シリコン膜を加熱し、該第1のレーザパルスの熱的影響が残っている状態で、同一位置に第2のレーザパルスを入射させることにより、入射位置のシリコン膜を一時的に溶融させ、結晶化させる工程と
    を有する半導体薄膜の製造方法。
  2. 前記工程aで形成する前記凹部が、直径150nmの円を内包し、かつ直径300nmの円に内包される平面形状を有し、深さが200nm以上500nm以下である請求項1に記載の半導体薄膜の製造方法。
  3. 前記第1のレーザパルス及び前記第2のレーザパルスが、波長520nm〜540nmの範囲内に中心波長を持つ請求項1または2に記載の半導体薄膜の製造方法。
  4. 前記第1のレーザパルス及び前記第2のレーザパルスが、Nd:YAGレーザ、Nd:YLFレーザ、またはNd:YVOレーザの第2高調波である請求項1または2に記載の半導体薄膜の製造方法。
  5. 前記工程cにおいて、前記第1のレーザパルスの入射から前記第2のレーザパルスの入射までの時間が1μs以下である請求項1〜4のいずれか1項に記載の半導体薄膜の製造方法。
  6. 前記第1のレーザパルスの入射と前記第2のレーザパルスの入射とを1ショットと定義したとき、前記工程cにおいて、前記シリコン膜の同一箇所に複数のショットを入射させる請求項1〜5のいずれか1項に記載の半導体薄膜の製造方法。
  7. 前記第1のレーザパルス及び前記第2のレーザパルスのパルス幅が100ns〜200nsの範囲内である請求項1〜6のいずれか1項に記載の半導体薄膜の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283480A (ja) * 2008-05-19 2009-12-03 Sumitomo Heavy Ind Ltd 歪シリコン膜の製造方法
US20130029499A1 (en) * 2011-07-29 2013-01-31 Applied Materials, Inc. Methods of thermally processing a substrate
JP2013512572A (ja) * 2009-11-30 2013-04-11 アプライド マテリアルズ インコーポレイテッド 半導体用途のための結晶化処理
CN103219228A (zh) * 2013-03-11 2013-07-24 京东方科技集团股份有限公司 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法
CN104867812A (zh) * 2015-03-27 2015-08-26 京东方科技集团股份有限公司 多晶硅薄膜和半导体器件的制备方法、显示基板及装置
CN106229254A (zh) * 2016-08-31 2016-12-14 京东方科技集团股份有限公司 一种多晶硅的制作方法及多晶硅薄膜
CN107910263A (zh) * 2017-10-12 2018-04-13 惠科股份有限公司 低温多晶硅薄膜及晶体管的制造方法
WO2019071692A1 (zh) * 2017-10-12 2019-04-18 惠科股份有限公司 低温多晶硅薄膜及晶体管的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158779A (ja) * 2002-11-08 2004-06-03 Seiko Epson Corp 半導体薄膜の製造方法及び半導体装置の製造方法、並びに薄膜トランジスタの製造方法
JP2004336012A (ja) * 2003-04-18 2004-11-25 Seiko Epson Corp 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器
JP2005079209A (ja) * 2003-08-28 2005-03-24 Semiconductor Energy Lab Co Ltd 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158779A (ja) * 2002-11-08 2004-06-03 Seiko Epson Corp 半導体薄膜の製造方法及び半導体装置の製造方法、並びに薄膜トランジスタの製造方法
JP2004336012A (ja) * 2003-04-18 2004-11-25 Seiko Epson Corp 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器
JP2005079209A (ja) * 2003-08-28 2005-03-24 Semiconductor Energy Lab Co Ltd 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283480A (ja) * 2008-05-19 2009-12-03 Sumitomo Heavy Ind Ltd 歪シリコン膜の製造方法
US9455145B2 (en) 2009-11-30 2016-09-27 Applied Materials, Inc. Crystallization processing for semiconductor applications
JP2013512572A (ja) * 2009-11-30 2013-04-11 アプライド マテリアルズ インコーポレイテッド 半導体用途のための結晶化処理
US8906725B2 (en) 2009-11-30 2014-12-09 Applied Materials, Inc. Crystallization processing for semiconductor applications
US9290858B2 (en) 2009-11-30 2016-03-22 Applied Materials, Inc. Crystallization processing for semiconductor applications
US20130029499A1 (en) * 2011-07-29 2013-01-31 Applied Materials, Inc. Methods of thermally processing a substrate
WO2013019365A1 (en) * 2011-07-29 2013-02-07 Applied Materials, Inc. Methods of thermally processing a substrate
US20140057460A1 (en) * 2011-07-29 2014-02-27 Applied Materials, Inc. Methods of thermally processing a substrate
CN103219228A (zh) * 2013-03-11 2013-07-24 京东方科技集团股份有限公司 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法
WO2014139291A1 (zh) * 2013-03-11 2014-09-18 京东方科技集团股份有限公司 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法
US9269820B2 (en) 2013-03-11 2016-02-23 Ordos Yuansheng Optoelectronics Co., Ltd. Manufacturing method of polysilicon layer, and polysilicon thin film transistor and manufacturing method thereof
CN104867812A (zh) * 2015-03-27 2015-08-26 京东方科技集团股份有限公司 多晶硅薄膜和半导体器件的制备方法、显示基板及装置
WO2016155149A1 (zh) * 2015-03-27 2016-10-06 京东方科技集团股份有限公司 多晶硅薄膜制备方法、半导体器件、显示基板及显示装置
US10062566B2 (en) 2015-03-27 2018-08-28 Boe Technology Group Co., Ltd. Semiconductor device, display substrate, display device, and method for manufacturing polysilicon film
CN106229254A (zh) * 2016-08-31 2016-12-14 京东方科技集团股份有限公司 一种多晶硅的制作方法及多晶硅薄膜
CN107910263A (zh) * 2017-10-12 2018-04-13 惠科股份有限公司 低温多晶硅薄膜及晶体管的制造方法
WO2019071692A1 (zh) * 2017-10-12 2019-04-18 惠科股份有限公司 低温多晶硅薄膜及晶体管的制造方法
WO2019071694A1 (zh) * 2017-10-12 2019-04-18 惠科股份有限公司 低温多晶硅薄膜及晶体管的制造方法
US11342178B2 (en) 2017-10-12 2022-05-24 HKC Corporation Limited Methods of manufacturing low-temperature polysilicon thin film and transistor

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