JP2007533186A - マイクロフラップ型ナノ・マイクロ機械素子、及びその製造方法 - Google Patents

マイクロフラップ型ナノ・マイクロ機械素子、及びその製造方法 Download PDF

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Abstract

【課題】共振周波数を高めるために、メガヘルツ及びギガヘルツ帯の基本固有振動数を有するマイクロ及びナノメータサイズの共振器における機械素子操作の計測性を向上させること。また相補型金属酸化膜半導体(CMOS)回路との集積化を容易に行うこと。
【解決手段】下部電極1、1a、1b、上部電極層2、下部電極1、1a、1bと上部電極層2との間に配置された誘電体層3を有するマイクロフリップ型ナノ・マイクロ機械素子であって、この誘電体層3と上部電極層2とは層状体4を形成し、この層状体4は誘電体層3の側部に水平陥凹部5を、また、ギャップ5aを形成する陥凹部5の上方に薄肉の張出部6をそれぞれ有し、この張出部6はギャップ5aの上方に延在するマイクロフラップ6aを形成する。
【選択図】図1

Description

本発明は集積回路の技術分野に属し、特にナノ・マイクロサイズの高周波機械共振器に属する。
電子技術の分野において、従来、高周波機械共振器は大きさ、電力、及びコストを最小限にするとともに、機能を最大にするのに適した方法であると考えられてきた。近年、メガヘルツ及びギガヘルツ帯の基本固有振動数を有するマイクロ及びナノメータサイズの素子が、そのような目的で開発されてきた。そのような素子のサイズを最小化することによって、バネ定数と比較した実効質量がかなり減少し、これにより共振周波数が高まる。
そのような素子の寸法を減少させることは、所望の周波数に到達するために必要であるが、発信振幅がnm又はこれより小さい範囲であるため、機械素子の動作の計測可能性がこのための主要な問題であった。
この問題を解決するために、磁気作用を生じる手段によって効率的な読み出しを行うことが試みられてきた。この場合、梁に振動電流を流して大きなローレンツ力を与えることにより共振器を励起する。そして、梁全体の起磁力を計測することにより、読み出しを行う。しかし、これには、共にヘリウム温度(4.8K)を要する大きな磁界と低電流検出が必要となるという不利益がある。この例は、Y.T.ヤング等による「単結晶シリコン炭化物ナノ電気機械システム」応用物理論文集78(2)第162乃至第164ページ(2001年)や、A.N.クレランド等による「Si結晶塊製高周波ナノメータサイズ機械共振子」応用物理論文集69(28)第2653乃至第2655ページ(1996年)に開示されている。
他にも、容量性の読み出し系を用い、低温を用いない読み出しの改良の試みが、例えば、S.ポーカマリ等による「100ナノメータ以下の垂直容量ギャップを有するSOIベースHF及びVHF単結晶シリコン共振器」変換器の現状’03第837乃至第840ページ(2003年)や、ワング、Z.レン等による「自動調心1.14GHz振動ラジアルモード円盤形共振子」変換器の現状’03第947乃至第950ページ(2003年)等に開示されている。これらの試みは、共振している機械構造体と固定されている対向電極との間の容量変化の計測による機械動作の計測に基づいている。これによれば、低温での動作を回避することができるが、現在のところ、非常に低い電流信号が計測されているだけであり、放射状振動円盤共振子に基づくこれらの素子の製造は非常に複雑であって、それらを集積回路と共に集積化することは困難である。
本発明の目的は、マイクロ及びナノメータ尺度のサイズの容量性ベースの素子であって、製造が容易であり、GHzレンジの共振周波数を有し、素子によって生じる電流が改善された素子を提供することによって、従来の技術における上記の欠点を克服することである。
また、本発明の更なる目的は、機械的動作が室温で測定可能であり、集積回路とモノリシック集積化せずに相補型金属酸化膜半導体(CMOS)回路と容易に集積化可能な容量性ベースの素子を提供することである。
また、本発明の更なる目的は、上記の特徴を有する容量性ベースの素子を製造する方法である。
本発明のその他の目的及び利点は以下の記載より明らかとなろう。
本発明は、以下のマイクロフラップ型ナノ・マイクロ機械素子によって上記の目的を達成する。すなわち、下部電極と、上層厚さを有する上部電極層と、誘電体層厚さを有し、下部電極と上部層との間に配置された誘電体層とを有し、誘電体層と上部電極層とが本体幅、本体長、及び本体厚を有する層状体を構成し、前記層状体は誘電体層の側部に水平陥凹部と、陥凹部上に上部電極層の張出部とを有する。その陥凹部はギャップ厚さを有するギャップを形成する。張出部はギャップ上方に延在するマイクロフラップを形成し、このマイクロフラップはマイクロフラップ幅、マイクロフラップ厚さ、及びマイクロフラップ長を有し、張出部はマイクロフラップ長を規定する長さを有する。
ここで用いられている、「マイクロフリップ型ナノ・マイクロ機械素子」という用語は、上記のマイクロフリップを有する素子であり、マイクロフリップは電流が供給されると機械共振子として動作し、そのサイズはマイクロ、更にはナノメータの範疇である。
本発明の素子において、下部電極はドープ多結晶シリコンの層などの導電性塗膜であってもよく、このドープ多結晶シリコンはCMOS互換性の点で特に適している。また、ドープ多結晶ダイヤモンド、ドープ炭化ケイ素(SiC)のような材料も底部基板に好適に塗布される。底部基板は誘電体その他の材料である。又は、ドープシリコンの中から選択されるドープ基板でもよく、一般的には、金属など、いかなる導電性材料でもよい。上部電極層は金属、ドープ多結晶シリコン、ドープシリコン塊、ドープ多結晶ダイヤモンド、ドープ炭化ケイ素(SiC)、など、いかなる導電材料でもよい。一方、下部電極と上部電極とに挟まれた誘電体層は、金属酸化物、例えば、酸化アルミニウム、酸化ゲルマニウム、酸化ケイ素などのような誘電体材料から成る。概して、CMOS技術において用いられている材料や他の材料定数を有する材料が本発明の素子において使用可能である。
本発明によれば、マイクロフラップ幅は0.1μmから1000μmの範囲、マイクロフラップ長(fl)は0.01μmから100μmの範囲、及びマイクロフラップ厚さは0.001μmから10μmの範囲であってもよい。本体厚さは0.01μmから100μmの範囲であってもよい。下部電極が塗膜である場合には、その厚さは0.001μmから1000μmの範囲であってもよい。
本発明の素子の実施形態において、下部電極は底部基板上にギャップが下部電極層と層状体の張出部との間に位置するように配置された下部電極層であり、この層状体はギャップ上に張り出したマイクロフラップを形成している。ギャップ厚さは、従って、マイクロフラップを形成する張出部と底部基板上に残っている下部電極との間隔に対応している。この場合、マイクロフラップの厚さは従って、層状体の本体厚さからギャップ厚さを差し引いたものとなる。
本発明の他の実施形態において、下部電極は底部基板上に配置された下部電極層であり、下部電極層は誘電体層下方部分を除く全ての領域において底部基板から削除され。これにより、ギャップは底部基板と、ギャップ上方に張り出しているマイクロフラップを形成する層状体の張出部との間に位置する。この場合、ギャップ厚さは底部基板と張出部との間隔となる。
本発明の素子の更に他の実施形態においては、下部電極はドープ基板シートであり、ギャップが層状体の張出部とドープ基板シートとの間に位置するようになされる。この場合、ギャップ厚さはドープ基板シートとマイクロフラップを形成している層状体の張出部との間隔となる。そのドープ領域が下方へ延びてマイクロフラップの下部に達していれば、ドープシートは上部電極層のパターンと異なるパターンを有することが可能となる。また、シリコン基板の特定の領域のみにドーピングを行うことも可能である。
層状体は第1の本体部分と第2の本体部分とを有してもよい。マイクロフラップはこの第1の本体部分から水平方向に延在しており、第2の本体部分は第1の本体部分と隣接している。また、この場合、第1の本体部分はマイクロフラップ幅と等しい幅を有している。層状体の第2の本体部分はマイクロフラップ幅より小さい幅を有していてもよく、この場合にはマイクロフラップは横方向に第2の本体部分の一方又は両方の側部を越えて突出する。そして、マイクロフラップを含む層状体は、上平面図においてL又はT形状を呈する。下部電極がドープ多結晶シリコンの層などの下部電極層である場合には、下部電極層は底部基板上であって、第1の本体部分の下方であり、且つ実質的に第2の本体部分の下方ではない位置に置かれてもよい。
明らかなように、本発明の素子においては、マイクロフラップはマイクロフラップ幅、マイクロフラップ長、及びマイクロフラップ厚さを有する共振構造である。片持ち梁の共振周波数を求める等式を考慮すると、共振周波数がフラップの幅に依存せず、その長さ、厚さ及び材料定数に依存することが更にはっきり分かる。
Figure 2007533186
ここに、tはマイクロフラップ厚さ、lはマイクロフラップ長である。
更に、そのような構造のバネ定数は、以下の等式からも証明されるように、フラップ幅に線形依存する。
Figure 2007533186
ここに、tはマイクロフラップ厚さ、lはマイクロフラップ長、wはマイクロフラップ幅である。
幅を増加することにより、マイクロフラップと底部基板との間の静的な静電容量は増加するが、共振周波数はこれにより影響を受けない。バネ定数も増加するので、S.ポーカマリ等による「100ナノメータ以下の縦型容量性ギャップを有するSOIベースのHF及びVHF単結晶シリコン共振子」変換器の現状、’03、第837乃至840ページ(2003年)及びワング、Z.レン等による「自動調心1.14GHz振動ラジアルモード円盤形共振子」変換器の現状’03第947乃至第950ページ(2003年)によれば、空気中でのQファクタもまた上昇する。ここで、幅の増加に伴ってバネ定数が増加したとしても、静電気力もまたマイクロフラップ幅に線形依存することから、マイクロフラップを振動させるのに必要な動作電圧は増加しないことに留意されたい。
これに関連して、本発明の素子の振動は横方向ではなく、縦方向であるので、素子の側壁の構造は重要ではなく、このことは従来の放射型又は横型共振子とは逆であることに留意されたい。
以上に述べた事実に鑑みれば、本発明の素子において、高周波共振子と静止電極との間の静的な静電容量は、特にギャップ厚さが100nmより小さい場合には増加する。容量性の摂動はこのようにシステムの容量を最小化する必要なく十分に計測が可能である。更に、素子の単純化によって、層の追加を行うことなく、CMOS回路と容易に集積化を行うことができ、また、非常に少ない処理工程によって実現することができる。本発明の素子はこのように、CMOSと完全に集積化できるQファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム(MEMS)をCMOSに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
上記のマイクロフラップ型ナノ・マイクロ機械素子は以下の工程を有する簡素な方法により製造することができる。すなわち、誘電体層材料を下部電極材料の少なくとも一部の領域上に付与する第1の工程と、上部電極層材料を上記の誘電体層材料上に被着させる第2の工程と、少なくとも上部電極材料及び誘電体材料を所望のパターンにパターニングする第3の工程とである。本発明の方法によれば、上記第3の工程は、上部電極層材料を上部電極の最終的な形状にパターニングする工程と、誘電体層材料を上部電極層の最終形状に実質的に対応する中間形状にする工程と、酸化物材料を下部電極材料の上記一部の領域の上方に位置する誘電体層材料の少なくとも一方の側部から取り除き、水平陥凹部を誘電体層材料の上記少なくとも一方の側部に設け、これにより層状体を形成する工程とを有する。これにより、層状体が、陥凹部上方に突出した上部電極層の張出部と、この張出部と酸化物材料が取り除かれた下部電極材料の上記一部の領域との間のギャップとを有して形成される。これにより、下部電極材料の上記一部の領域は、少なくとも、上記ギャップの下部に位置する下部電極の上記部分となり、張出部はマイクロフラップを形成する。
CMOS技術と相性の良い本発明の実施形態において、下部電極は、例えばドープ多結晶シリコン若しくはドープシリコンの膜、又はドープシリコンのシート等の層であることが好ましく、誘電体層は酸化ケイ素又は酸化ゲルマニウムからなることが好ましく、また、上部電極は他のドープ多結晶シリコン層であることが好ましい。
下部電極が下部電極層である場合は、その層は酸化ケイ素やシリコン基板などの誘電体材料からなる底部基板上に配置される。そのような下部電極層はドープ多結晶シリコンから成っていてもよく、その場合には先ず多結晶シリコンが、例えばLPCVD(低圧化学蒸着法)によって底部基板上に被着され、それ自体従来の技術によってドーピングされ、導電性が確保される。下部電極層は、ドープシリコンの層であってもよい。底部基板がシリコンからなる場合には、そのようなドープシリコンの層は、例えば底部基板の上部にドーピングを行い導電性を確保することによって得られる。その多結晶シリコン下部電極を特定の形状にする場合には、その多結晶シリコン下部電極にCMOS技術において一般的な通常の紫外線リソグラフィ技術及びエッチング技術を施してもよい。
例えば誘電体層が酸化ケイ素からなる場合には、誘電体層はそれ自体従来の技術によって被着させるか又は成長させることができる。誘電体層材料の被着は、例えば熱酸化技術によって行うことができる。この技術には誘電体層の厚さを極めて正確に調節できるという利点がある。
上部電極も、従来から従来の技術を用いて被着され、さらに従来の技術を用いてドーピングが施され、導電性の確保がされてきたドープ多結晶シリコンとすることができる。多結晶シリコン上部電極層材料のパターニングはその後、例えばその材料にCMOS技術において一般的な通常の紫外線リソグラフィ技術及び乾式異方性シリコンエッチングを施すことにより行うことができる。異方性エッチングには誘電体層材料の酸化ケイ素に影響を及ぼさないという利点がある。
誘電体層材料内の水平陥凹部は従来の等方性湿式化学エッチングにより実現可能である。湿式エッチングの等方性により、下部及び上部の電極層に影響を与えず、マイクロフラップを形成する上部電極の張出部は、上部電極層のエッチングが進まないことから、単純且つ正確に実現できる。
マイクロフラップの長さは酸化物のエッチング量により決定され、従ってナノメータの精度で非常に正確に調整できる。
本発明の素子はこのように、CMOSと完全に集積化できるQファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム(MEMS)をCMOSに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
上述のように、マイクロフラップ素子およびその製造方法の本実施形態はCMOSとの相性がよく、またバッチ処理であるので高い歩留まりを容易に得ることができる。
図1及び図2は、本発明に係る素子の第1の実施形態の概略を示す。図示のとおり、本実施形態においては、素子は厚さltの下部電極1と厚さutの上部電極とに挟持された誘電体層3を有している。本実施形態においては、下部電極1はドープシリコン塊の基板シート1である。本図に示された具体的なシートの形状以外にも、マイクロフラップ6aの下部に延在する限り、ドープシートはいかなる形状であってもよい。
誘電体層3と上部電極層2とは、本体長bl、本体厚bt、及び本体幅bwの層状体4を形成する。
層状体4は誘電体層3の側部に水平陥凹部5を有し、ギャップ厚gtのギャップ5a上に上部電極層2の張出部6を有する。この張出部6はギャップ5a上に延在するマイクロフラップ6aを形成する。層状体4は本体長bl’’の第1本体部分4aを有し、マイクロフラップ6aはこの第1本体部分から水平に延び、マイクロフラップ幅fwと等しい幅を有する。第1本体部分4aに隣接して長さbl’の第2本体部分4bがあり、マイクロフラップ幅fwより小さい幅bwを有する。これにより、第1本体部分4a及びマイクロフラップ6aはこの第2本体部分4bの両側を越えて横方向に突出することとなる。
マイクロフラップ6aはマイクロフラップ幅fw、マイクロフラップ長fl、及びマイクロフラップ厚ftを有する。ギャップ厚gtはドープ基板シート1と、マイクロフラップ6aを形成している上部電極2の張出部6との距離である。
マイクロフラップ6aによって形成されている共振構造の共振周波数は、上記において参照した等式によれば、フラップの幅には依存せずに、その長さfl、厚さft、及び材料定数に依存し、また、そのような構造のバネ定数はフラップ幅fwに線形従属する。従って、幅を増すことにより、マイクロフラップと底部基板との間の静的な静電容量は、共振周波数に影響を与えずに増加し、また、バネ定数も増加することから、音響減衰は低下する。これにより、高周波共振子と静止電極との間の静的な静電容量は増加して、系の容量を最小化する必要なく、容量性の摂動が十分に計測されるようになる。
図3及び図4には層状体4及びマイクロフラップ6aの構造及び寸法が図1及び図2に示す第1の実施形態と等しいが、下部電極1は底部基板7上のマイクロフラップ6aの下部のみに塗布された下部電極層1aとなっている。下部電極層1aはマイクロフラップ6aから底部基板7の外縁まで延在している。下部電極層1aはドープ多結晶シリコンの膜であってもよい。
この第2の実施形態において、ギャップ厚gtは下部電極層1aと張出部6との距離であり、すなわち、本体厚btから下部層の厚さltを差し引き、更にマイクロフラップ厚ftを差し引いたものである。
図5及び図6に示す本発明の素子の第3の実施形態は、下部電極がシリコンの基板シート7の上部にドーピングを行って得られた下部電極層1bであることを除き、図1及び図2に示すものと同一である。下部電極層1bは底部基板7のドープシリコン下部電極層の上表面全体を覆って延在している。層状体4の寸法及び構造、並びにギャップ厚gtは図1及び図2に示す素子と同一である。また、マイクロフラップ6a下方に延在する限り、本図に示す具体的なシートの形状の代えて、いかなる形状のドープシートであってもよい。
図7及び図8は第4の実施形態を示している。この実施形態では、層状体4の第1本体部分4a、すなわちマイクロフラップ6aが第2本体部分4bの一方側のみを越えて突出しており、図1及び図2に示す素子がT形状なのに対し、素子がL形状であることを除き、基本構造及び寸法は図1及び図2に示す素子と同一である。
図9a乃至図9dには図3及び図4に示す実施形態に対応する素子をどのようにして図9aに示す層構造Aから得るかの例を示す。この層構造Aは底部基板7上に被着したドープ下部電極層1a’(例えばドープ多結晶シリコンなど)、誘電体層材料3’(例えば酸化ケイ素など)、及び上部層材料2’(例えばドープ多結晶シリコンなど)を有している。層構造Aは第1の方法工程及び第2の方法工程によって準備される。この第1の工程においては、ドープ下部電極層1a’がLPCVDによって底部基板7上に被着され、ドーピングが行われ、標準的な紫外線リソグラフィによってパターニングされる。また、誘電体層材料3’が熱酸化により基板7及びドープ下部電極層1a’の両方に被着される。また、第2の工程においては、上部電極層材料2’が誘電体層材料3’上に塗布され、ドーピングが行われる。
上部層材料2’を紫外線リソグラフィ及び乾式異方性シリコンエッチングによりパターニングして、図3及び図4の素子の上部電極層の最終的なT形状とした後、図9bに示す層構造Bが得られる。その後、誘電体層材料3’が標準的な湿式等方性化学エッチングによりパターニングされ、上部電極層2と同一のT形状とされる。これにより、図9cに示す層構造Cが得られる。
図9cに示す層構造Cにおいて、張出部5すなわちマイクロフリップ6aは誘電体層材料3’の側部を更なる湿式等方性化学エッチングにより取り除き、水平陥凹部5を誘電体層材料3’の側部に付与することによって形成される。これにより、図9dに示すように、張出部6がこの陥凹部5上に形成され、下部電極層1aは酸化物材料から解放され、そしてそこにギャップ5aが形成される。すなわち、上部電極層2から成るマイクロフラップ6aは解放される。
図10には本発明のマイクロフラップ型素子の第5の実施形態を示す。この素子は熱酸化物による誘電体層3であって、底部基板7上の領域に被着された誘電体層3と、ドープ多結晶シリコンによる下部電極1bであって、基板7上の隣接領域に被着される下部電極1bを有する。底部基板7は下部シリコン基板8上に配置されている。
ドープ多結晶シリコンから成る上部電極層2は誘電体層3上及び下部電極層1bの隣接部分に延在している。この下部電極層1bの隣接部分の近傍には、上部電極層2の上表面から持ち上がった上部電極層2の部分がある。この部分はマイクロフラップ6aを構成する張出部6を有しており、このマイクロフラップ6aは下部電極層1b内の領域上に水平方向に突出している。これにより、マイクロフラップと下部電極層1bとの間にギャップ5aが生じる。
図9a乃至図9dは図10に示す素子を製造する工程の概略を示している。これらの工程は、基本的には、以下のとおりである。
第1に、誘電体シリコンの誘電体層7がシリコン基板8上に被着される。そして、多結晶シリコンの層が誘電体層7の表面に被着され、導電性を確保するためにドーピングを行い、紫外線リソグラフィによってパターニングされて下部電極1bの最終的な形状となる。その結果得られる層構造を図11aに示す。第2に、誘電体層材料3’が図11aに示す層構造の上に被着され、その上表面全体を覆う。その結果得られる構造を図11bに示す。この構造において、下部電極層1bも誘電体層材料3’に覆われている。
第3に、多結晶シリコンによる上部層が図11bに示す構造の上表面全体に被着され、導電性を確保するためにドーピングが施され、紫外線リソグラフィによってパターニングされて上部電極2の最終的な形状となる。これにより、図11cに示す構造が得られる。以上に説明したように、紫外線リソグラフィによるパターニングは熱酸化物には影響を及ぼさない。図11cから明らかなように、誘電体層材料3’は底部基板7の上表面だけでなく下部電極1bをも覆う。
図11cに示す構造は、その後、湿式化学エッチングにさらされ、これにより誘電体層材料3’が底部基板7の上表面、及び下部電極層1bの上表面より取り除かれる。また、熱酸化物シリコン層材料3’の側部であって、上部電極層及び下部電極層(2、1b)の下方部分のエッチングは進行せず、電極2、1bの間にギャップ5aが形成され、また、ギャップ5aに張り出したマイクロフラップ6aが実現される。上記において既に説明したとおり、誘電体層3の化学等方性エッチングは多結晶シリコン層には影響を与えない。この結果得られる構造であって、図10に示す第5の実施形態に対応する構造を図11dに示す。
この第5の実施形態によれば、図10又は図1、図3、図5、又は図7の何れかに示すように、下部電極層1b及び底部基板7は、今度は順次接続されたマイクロフラップ型の素子(図10において図示せず)の要素を形成する。これにより、このような順次接続されたマイクロフラップ型の素子において、図10に示す誘電体酸化物材料である底部基板7を誘電体層として用い、下部電極層1bを上部電極層として用いてもよい。これは、本発明のマイクロフラップ型の素子が他のそのようなCMOS技術の素子と容易に相互接続できることを意味している。
図3及び図4に示す構造を有する素子の性能を決定するために、種々の異なる寸法についての素子特性を計算し、等価集中型モデルを用いてその電気特性をモデル化した。この等価集中型モデルはアバダール、G等による「高解像度且つ高感度な質量検出のためのナノカンチレバー型共振センサーの電気機械モデル」ナノテクノロジ12、第100乃至第104ページ(2001年)に記載されている。表1において、剛性、共振周波数、及び降伏電圧が、幅を1ミクロンから100ミクロンまで変化させたマイクロフラップについて計算されている。降伏電圧はマイクロフラップが平行する電極側に屈曲するために必要な電圧であり、電圧動作範囲の予兆である。これらの計算において、20nmのギャップ長が用いられている。この値はCMOSプロセスにおけるCMOS酸化物の厚みと類似の値である。
Figure 2007533186
表1から既に明らかなように、降伏電圧は剛性の大きさが数桁増加しても一定である。
AC駆動周波数に対する出力電流のSPICEモデルを図12に示す。結果は100というQファクタを用いて決定される。デイビス、Z.J.等による「質量検出用ナノ共振素子の製造及び特性決定」J.Vac.Technol.B,18(2)、第612乃至第616ページ(2000年)によれば、このQファクタは空気中、交流電圧1V及び直流電圧10Vにおける多結晶シリコン共振子の標準的な値である。図12によれば、素子の出力電流は幅が1μmのときの5μA程度から幅が100μmのときの数百μAまで増加している。
実際の系においては系の寄生容量は非常に大きく、すなわち1pF程度であるが、図12に対応するシミュレーションにおいては、寄生容量は含まれていない。従って、1pFの寄生容量が存在するとして素子をモデル化し、その結果を図13に示した。図13によれば、マイクロフラップ幅が1μmの素子においては、寄生容量によって信号がほぼ完全に吸収される一方、より大きなマイクロフラップ幅を有する素子においては、信号が寄生信号より大きいということが証明される。
本発明の素子はこのように、CMOSと完全に集積化できるQファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム(MEMS)をCMOSに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
第1の実施形態に係る本発明の素子の概略を示す側面斜視図である。 図1に示す素子のA−A’断面図である。 第2の実施形態に係る本発明の素子の概略を示す側面斜視図である。 図3に示す素子のB−B’断面図である。 第3の実施形態に係る本発明の素子の概略を示す側面斜視図である。 図5に示す素子のB−B’断面図である。 第4の実施形態に係る本発明の素子の概略を示す側面斜視図である。 図7に示す素子のC−C’断面図である。 図3に示す素子が、本発明の製造方法によって、層構造から始まってどのようにパターニングされるかの概略を示す図である。 本発明の素子の第5の実施形態の概略を示す図である。 図10に示す素子が、本発明の製造方法によって、層構造から始まってどのようにパターニングされるかの概略を示す図である。 マイクロフラップの幅を変化させ、寄生容量がない場合の、マイクロフラップのAC駆動周波数に対する出力電流を示すグラフ図である。 マイクロフラップの幅を変化させ、寄生容量が1pFの場合の、マイクロフラップのAC駆動周波数に対する出力電流を示すグラフ図である。
符号の説明
1 下部電極
1a、1b 下部電極層
1b’ 下部電極層ドープコート
2 上部電極層
2’ 上部電極層材料
3 誘電体層
3’ 誘電体層材料
4 層状体
4a 第1本体部分
4b 第2本体部分
5 水平陥凹部
5a ギャップ
6 張出部
6a マイクロフラップ
7 底部基板
8 シリコン基板
A 層状構造
B 層状構造
C 層状構造
bl 本体長
bl’ 第2本体部分長
bl’’ 第1本体部分長
bt 本体厚
bw 本体幅
fl マイクロフラップ長
ft マイクロフラップ厚
fw マイクロフラップ幅
gt ギャップ厚
lt 下部電極厚
ot 誘電体層厚
ut 上部層厚

Claims (25)

  1. 第1の導電材料の下部電極(1、1a、1b)と、
    上層厚さ(ut)を有する第2の導電材料の上部電極層(2)と、
    誘電体層厚さ(ot)を有し、前記上部電極層(2)の下方に接触して配置された誘電体材料の誘電体層(3)とを有し、
    前記誘電体層(3)と前記上部電極層(2)とが本体幅(bw)、本体長(bl)、及び本体厚(bt)を有する層状体(4)を構成するマイクロフラップ型ナノ・マイクロ機械素子であって、
    前記層状体(4)は前記誘電体層(3)の側部に水平陥凹部(5)と、前記陥凹部(5)上に前記上部電極層(3)の張出部(6)とを有し、
    前記下部電極(1、1a、1b)の少なくとも一部は、前記陥凹部(5)が前記張出部(6)と前記下部電極(1)の前記一部との間にギャップ厚さ(gt)のギャップ(5a)を形成するように、前記張出部の横方向部分の少なくとも一部の下方に位置しており、
    前記ギャップ(5a)上方に前記張出部(6)の前記横方向部分が、マイクロフラップ幅(fw)、マイクロフラップ厚さ(ft)、及びマイクロフラップ長(fl)の共振マイクロフラップ(6a)を形成して成る、マイクロフラップ型ナノ・マイクロ機械素子。
  2. 請求項1記載の素子において、
    前記下部電極(1)は下部電極厚さ(lt)を有する下部電極層(1a)であり、
    前記下部電極層(1a、1b)は底部基板(7)上に配置され、
    前記ギャップ(5a)は前記下部電極層(1a、1b)と前記層状体(4)の前記マイクロフラップ(6a)との間に位置し、
    前記ギャップ厚さ(gt)は前記マイクロフラップを形成する前記張出部(6)と前記下部電極層(1a、1b)との間隔に対応して成る、マイクロフラップ型ナノ・マイクロ機械素子。
  3. 請求項2記載の素子において、下部電極層(1a)は前記底部基板の表面全体の上に延在して成る、マイクロフラップ型ナノ・マイクロ機械素子。
  4. 請求項1記載の素子において、
    前記下部電極(1)はドープ基板シート(1)であり、
    前記ギャップ(5a)は前記マイクロフラップ(6a)と前記ドープ基板シート(1)との間に位置し、
    前記ギャップ厚さ(gt)は、前記ドープ基板シート(1)と前記層状体(4)の前記マイクロフラップ(6a)との間隔である、マイクロフラップ型ナノ・マイクロ機械素子。
  5. 請求項1乃至4の何れか1項に記載の素子において、前記層状体(4)は、第1の本体部分(4a)と第2の本体部分(4b)とを有し、前記マイクロフラップ(6a)は前記第1の本体部分から水平に延び、前記第2の本体部分(4b)は前記第1の本体部分(4a)に隣接しており、前記第1の本体部分(4a)は前記マイクロフラップ幅(fw)と等しい幅を有して成る、マイクロフラップ型ナノ・マイクロ機械素子。
  6. 請求項2記載の素子において、前記層状体(4)は、第1の本体部分(4a)と第2の本体部分(4b)とを有し、前記マイクロフラップ(6a)は前記第1の本体部分から水平に延び、前記第2の本体部分(4b)は前記第1の本体部分(4a)に隣接しており、前記第1の本体部分(4a)は前記マイクロフラップ幅(fw)と等しい幅を有し、更に、前記下部電極層(1a)は、前記底部基板7上であって、前記第1の本体部分(4a)の下方であり、且つ実質的に前記第2の本体部分(4b)の下方でない位置に配置されて成る、マイクロフラップ型ナノ・マイクロ機械素子。
  7. 請求項2記載の素子において、前記下部電極層(1a)は前記誘電体層(3)の下方には存在しない、マイクロフラップ型ナノ・マイクロ機械素子。
  8. 請求項5又は6記載の素子において、前記層状体(4)の前記第2の本体部分(4b)は、前記マイクロフラップ幅(fw)より小さい幅(bw)を有して成る、マイクロフラップ型ナノ・マイクロ機械素子。
  9. 請求項7記載の素子において、マイクロフラップ幅(fw)は、第1の本体部分(4a)及び前記マイクロフラップ(6a)が前記第2の本体部分(4b)を越えて横方向に突出するようにされて成る、マイクロフラップ型ナノ・マイクロ機械素子。
  10. 請求項1乃至9の何れか1項に記載の素子において、前記マイクロフラップ幅(fw)は、0.1乃至1000μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  11. 請求項1乃至4の何れか1項に記載の素子において、前記マイクロフラップ長(fl)は、0.01乃至100μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  12. 請求項1記載の素子において、前記マイクロフラップ厚さ(ft)は、0.01乃至100μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  13. 請求項1記載の素子において、前記ギャップ厚さ(gt)は、0.001乃至10μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  14. 請求項1記載の素子において、前記本体厚さ(bt)は、0.01乃至100μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  15. 請求項2又は3記載の素子において、前記下部電極厚さ(lt)は、0.001乃至1000μmである、マイクロフラップ型ナノ・マイクロ機械素子。
  16. 請求項1乃至3、又は6の何れか1項に記載の素子において、前記下部電極(1a、1b)はドープ多結晶シリコンである、マイクロフラップ型ナノ・マイクロ機械素子。
  17. 請求項1又は4に記載の素子において、前記下部電極(1)はドープシリコン塊である、マイクロフラップ型ナノ・マイクロ機械素子。
  18. 請求項1又は4に記載の素子において、前記平坦な下部電極(1)は、金属及びその合金から成るグループから選択されてなる、マイクロフラップ型ナノ・マイクロ機械素子。
  19. 請求項1記載の素子において、前記誘電体層(3)は、金属酸化物から選択される誘電体材料である、マイクロフラップ型ナノ・マイクロ機械素子。
  20. 請求項19記載の素子において、前記誘電体層(3)は、酸化アルミニウム又は酸化ゲルマニウムの何れかである、マイクロフラップ型ナノ・マイクロ機械素子。
  21. 請求項1記載の素子において、前記誘電体層(3)は、酸化ケイ素である、マイクロフラップ型ナノ・マイクロ機械素子。
  22. 請求項1記載の素子において、前記上部電極層(2)は、ドープシリコン塊、ドープシリコン、ドープ炭化ケイ素、ドープ多結晶ダイヤモンド、又はドープ多結晶シリコンの何れかである、マイクロフラップ型ナノ・マイクロ機械素子。
  23. 請求項1記載の素子において、前記上部電極層(2)は、金属である、マイクロフラップ型ナノ・マイクロ機械素子。
  24. 請求項1乃至22の何れか1項記載のマイクロフラップ型ナノ・マイクロ機械素子の製造方法であって、
    誘電体層材料(3’)を下部電極材料(1’、1b’)の少なくとも一部の領域上に付与する第1の工程と、
    上部電極層材料(2’)を前記誘電体層材料(3’)上に付与する第2の工程と、
    少なくとも前記上部電極層材料(2’)及び前記誘電体層材料(3’)を所望のパターンにパターニングする第3の工程とを有し、
    前記第3の工程は、
    前記上部電極材料(2’)を上部電極(2)の最終的な形状にパターニングする工程と、
    前記誘電体層材料(3’)を、前記上部電極層(2)の最終形状に実質的に対応する中間形状にする工程と、
    酸化物材料を前記下部電極材料(1'、1b)の前記一部の領域の上方に位置する前記誘電体層材料(3’)の少なくとも一方の側部から取り除き、前記水平陥凹部(5)を前記誘電体層材料(3’)の前記少なくとも一方の側部に設け、これにより前記層状体(4)を形成する工程とを有し、
    前記層状体(4)は、前記陥凹部(5)上に突出する前記上部電極層(2)の張出部(6)と、前記張出部(6)と前記酸化物材料が取り除かれた前記下部電極材料(1'、1b)の前記一部の領域との間の前記ギャップ(5a)とを有し、
    前記下部電極材料(1'、1b)の前記一部の領域は、前記ギャップ(5a)の下方に位置する前記下部電極(1、1a、1b)の少なくとも前記部分となり、前記張出部(6)は前記マイクロフラップ(6a)を形成する、製造方法。
  25. 請求項24記載の方法において、前記上部電極層材料(2’)はフォトリソグラフィ及び乾式エッチングによりパターニングされ、誘電体層材料(3’)は湿式エッチングによりパターニングされる、製造方法。
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