JP2007502023A - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法 Download PDF

Info

Publication number
JP2007502023A
JP2007502023A JP2006530821A JP2006530821A JP2007502023A JP 2007502023 A JP2007502023 A JP 2007502023A JP 2006530821 A JP2006530821 A JP 2006530821A JP 2006530821 A JP2006530821 A JP 2006530821A JP 2007502023 A JP2007502023 A JP 2007502023A
Authority
JP
Japan
Prior art keywords
photoresist
dielectric layer
layer
deformation
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006530821A
Other languages
English (en)
Inventor
川 有紀子 古
ロベルトゥス、アー.エム.ウォルタース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2007502023A publication Critical patent/JP2007502023A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

電子装置を製造する方法であって、193nmリソグラフィを用いて相互接続を構成する方法。低分子イオン中で解離するプラズマガスを使用する間、所望の線幅の変形が生じない。電子装置は、特には集積回路である。

Description

本発明は、複数の電気素子と、前記電子素子を所望のパターンに従って相互接続する相互接続構造とを備える電子装置を製造する方法において、
垂直相互接続は、
少なくとも1つの誘電体層を導電面に設け、
200nm程度の波長の照射に好適なフォトレジスト層を設け、
200nm程度の波長でフォトレジスト層に照射し、それを現像させ、および
誘電体層をパターン化する、
ことによって設けられる方法に関する。
そのような方法は、例えば、Habermas等、Proc.SPIE、4689(2002)、92〜101より知られている。その方法では、ArF源を起源とする、波長λが193nmの放射線が利用される。そのような放射線を使用して、回路設計の小型化のためのITRSの要件を満たす。
Habermasが述べているように、フォトレジストが変形を示し、その結果として、垂直相互接続の径が所望の径より制御不可能なほどに小さくなることが、知られている方法の問題である。その径の縮小(線幅収縮としても知られている)は20%を上回ることがある。
したがって、本発明の目的は、冒頭の段落で言及した種類の方法において、フォトレジストの変形が生じない方法を提供することである。
この目的は、原子質量がCFの原子質量と等しい程度のイオン中で解離するプラズマガスによりプラズマ点火ステップを実施する際に達成される。本発明に至る実験において、フォトレジスト層の変形は膨張効果によることがわかった。これらの膨張効果は、イオンボンバードメントによるフォトレジスト層の加熱によって生じる。したがって、ドライエッチング法の第1のステップを低分子イオンにより実施すると、フォトレジスト変形を防ぐことが可能であることが明らかになった。CFイオン中で解離するCFガスまたはArガスとは異なり、CFイオン中で解離するCFの使用およびNガスの使用は、フォトレジストの変形をもたらさない。
任意の所望のエッチング剤を、1つまたは複数の誘電体層をエッチングするのに使用できることが本発明の方法の利点である。特に、Ar/CH/Oのような蛍光体含有ガス(フッ素含有ガス)を使用することが可能である。
いずれの理論にも束縛されずに、発明者等は、上記の所見を以下のように説明することを試みる。すなわち、プラズマ点火ステップは、フォトレジストに対する化学的効果を有する。フォトレジストは化学的に改質されるため、プラズマ点火ステップ後の熱処理または高エネルギーイオンボンバードメントに敏感でなくなる。
また、フォトレジストがプラズマ点火ステップ中に変形すると、その変形はその後も消えない。
1つの可能な化学的効果は、反応基の不完全な変換の完全化である。(メタ)クリレートの場合は、これは不完全重合の完全化である。
その変形に対して与えられるさらなる説明は、フォトレジスト材料の軟化は、フォトレジストの重合体の主鎖における結合の開裂によって生じることである。
フォトレジスト層のパターン化のための好ましいプラズマガスは、NとHeである。これらの低分子ガスは、フォトレジストの有機物質と化学的に反応しないという利点がある。したがって、フォトレジストのあらゆる変形を防止するのが容易である。
200nm程度の波長での照射に好適なフォトレジスト層は、λ=248nmのような大きい波長での照射に使用される化学システムとは実質的に完全に異なる化学システムである。これらの短波長に使用されるフォトレジスト層は、下部層に影響することなく高エネルギー放射線に対処することが必要とされるより不安定な構造を有することが明らかになっている。このことは、これらの波長に対応するフォトレジストは、一般には、環状基を有する鎖、および極性側基を有する共重合体であることに起因しうる。極性基により、それらの鎖はより大きい相互作用を有すると考えられる。環状基により、それらの基はかさ高い。確かに、鎖は、248nmフォトレジストとして広く使用されているポリスチレンのようなビニル系重合体より不規則である。これは、より不安定な構造をもたらす。したがって、特に、熱供給は、著しい膨張、つまりは変形をもたらしうる。あるいは、フォトレジストはポリ(メチル)アクリレートであり、それらは、ガラス温度が低く、熱膨張係数が高く、変形に敏感でもある。
フォトレジストシステムの例としては、開環置換重合体、例えばエステルの共重合体、ならびにアルキル置換シクロペンチルエチレンおよびノルボルネン置換シクロペンチルエチレン(norbornene-substituted cyclopentylethylene)、またはポリ(置換シクロペンチルエチレン)もしくはポリ(置換シクロヘキシルエチレン)、置換基は例えば3、3−ジエステル、環状側基および極性側基を有する(メタ)クリレート、照射すると重合される、極性基、アルキル基および保護基で置換することができる、無水マレイン酸とノルボルネンのような環状オレフィンとの交互共重合体、エステルまたは他の保護基でさらに置換されるビニルエーテルと無水マレイン酸との交互共重合体、酸、エステル、アルキルのようなノルボルネンユニットに対する異なる置換基を有する、ノルボルネンのような環状オレフィンに基づく重合体に基づくシステムが挙げられる。
特に好適なのは、ポリアクリレートおよびポリメタクリレートの群から選択される物質を含むフォトレジストである。
好ましい実施形態において、一層だけでなく、誘電体の層の積層体(スタック)が導電面に設けられ、その積層体は少なくとも1つの低K物質を含む。低K物質(low-K materials)は、特にε≦2.5、好ましくはε≦2.0の極めて低い誘電率を有する物質である。それらは、極めて開口の大きい、または多孔質の内部構造を有する。よく知られている例としては、MSQ、HSQ、SiLK、ベンゾシクロブタンおよび有機改質多孔質シリカが挙げられる。そのような層に伴う問題は、積層体の機械的安定性である。しかし、様々な誘電体の薄膜を使用すると、この問題が克服される傾向にある。しかし、このアプローチは、エッチングをよりクリティカルにする。本発明の方法は、この種の積層体に完全に好適であることが明らかになった。
誘電体層のパターン化のために形成された接触窓に導電体が充電される結果として、垂直相互接続が得られる。例としては、アルミニウム、タングステン、ニッケル、金、銀および銅が挙げられる。接触窓の充填は、ダマシンまたは二重ダマシン法を用いて好適に行われうる。当業者に知られているように、TiNおよびTaNおよびメッキ基材のようなバリヤ層を、前記導電体を接触窓に充填する前に設けることができる。
得られる垂直相互接続は、好ましくは、10から25nmの範囲の径を有する。その側壁は真っ直ぐで、サイズは完全に予測可能である。この相互接続は、集積回路に特に有用であり、そこでは、電気素子は(主に)トランジスタである。しかし、この相互接続は、薄膜網、バイオセンサおよび他の用途での使用にも好適である。
本発明の方法のこれらおよび他の態様を、図面を参照しながらさらに説明する。
1.フォトレジストおよびスピンオン低k物質特性
図1は、該方法に使用される誘電体層2、3、4、5の積層体およびフォトレジスト層1の断面図を示す図である。フォトレジスト層1は、193nmフォトレジストである。それは、JSR AR414Jとして市販され、ポリアクリレートおよびポリメタクリレートを含む。比較のために、JSR TMX1265Gとして市販され、ESCAPを含む248nmフォトレジスト(環境的に安定した化学増幅フォトレジスト)による実験も行った。この248nmフォトレジストはポリスチレンの化合物である。誘電体2、3、4、5として、第1の層2、第2の層3、第3の層4、第4の層5の積層体を使用した。第1および第3の層2、4は、FF−02として知られる低Kスピンオンハードマスクを含む。FF−02は、誘電率が約3.3のポリアリレン系物質である。第2の層3は、誘電率が約2.2の多孔質MSQ型物質である低K物質JSR LKD−5109であった。第4の層5は、スピンオングラス物質で、特に誘電率が約3.0であるMSQ型物質の低Kスピンオンハードマスク(SoHM)であった。該物質は、SOG04およびSOG041として知られる。SOG041は改質SOG04で、193nmフォトレジストに適合する。
2.誘電体層の積層体およびパターニング
積層体を図1に示す。動的分配(dynamic dispense)により、TELクリーントラックACT8 SODを使用してLKD−5109、FF−02、SOG04およびSOG041を塗布した。248nmフォトレジストおよび193nmフォトレジストをSoHMの上面に塗布し、TELクリーントラックACT8を使用して現像し、それぞれASML PAS5500/750およびASML PAS5500/950を使用して露光した。LKD−5109、SOG04およびSOG41をLam Exelanでエッチングし、そこでは炭化フッ素化学系、Ar、O2およびN2を使用したのに対して、FF−02をLam Versysでエッチングするのに高密度TCPエッチング工具、N2/O2化学系を使用した。
3.248nmフォトレジストおよび193nmフォトレジストを使用した誘電体層のパターン化
図2に、パターン化手順(左)と、248nmフォトレジスト(図2a、左)および193nmフォトレジスト(図2b、右)を使用した各エッチングステップのx断面SEM写真を示す。248nmフォトレジストおよび193nmフォトレジストにより両積層体に対して同一のエッチング条件を適用した。それらのステップは、Ar/CF/CH/Oガスによる第4の層5のパターン化と、第3の層4のエッチングおよびN/Oガスを使用したフォトレジスト層1のストリッピングと、Ar/CF/CH/Oガスを使用した第2の層3のパターン化とを含むものであった。エッチング前の248nmフォトレジストおよび193nmフォトレジストの線幅は、それぞれ0.2μmおよび0.25μmである。MSQ型SoHMのエッチングの後で、193nmフォトレジストの変形およびSoHMの上面の側壁傾斜を観察した。248nmフォトレジストも上面にわずかな変形を示しているが、193nmフォトレジストほど過酷ではなく、傾斜側壁も観察されなかった。193nmフォトレジストを使用してSoHMの有機物のエッチングを行った後に、両SoHMの傾斜を観察した。LKD−5109のエッチングの後に、193nmフォトレジストを使用した0.25μm溝ターゲットに対して、約0.2μmの狭い線幅が得られたが、それは20%の線幅収縮である。248nmフォトレジストを使用すると、SoHM側壁の傾斜が観察されず、0.2μmの溝ターゲットに対する適切な線幅(約0.2μm)が得られた。
4.193nmフォトレジスト変形、およびMSQ型SoHMの上面の側壁傾斜に対するエッチング条件の効果
図3に、MSQ型SoHMの上面を、異なるエッチング条件で193nmフォトレジストを使用してエッチングした後のx断面SEM写真を示す。(標準処方として、200mTorrレンジの圧力、1kWレンジの27MHz出力、および0.5kWレンジの2MHz出力のAr/CF4/CH2F2/02化学系を選択した)。193nmフォトレジストを使用したMSQ型SoHMの上面のエッチングの後の0.25μm溝/0.25μm空間構造のSEM写真が示されている。図3(a)〜(c)は、エッチングの圧力および出力設定を同一とした異なる炭化フッ素化学系の効果を示す図である。図3(a)において、Ar/CF4/O2化学系は、フォトレジスト変形およびHM側壁の傾斜をほとんど与えない。フォトレジスト変形および側壁傾斜は、CH2F2へのCF4の部分置換によって生じ(図3b)、図3cにおいて、CH2F2による完全置換によって大きくなる。CH2F2のような重合性の化学系は、CF4のようなより重合性の低い化学系より大きなフォトレジスト変形を与える。図3(d)〜(f)は、Ar/CF/CH/O化学系によるエッチングの圧力および出力設定の効果を示す図である。図3(d)において、50%低威圧力、および(a)〜(c)と同じ出力設定が用いられている。図3(e)において、2倍の2MHz出力、同一圧力、および(a)〜(c)の27MHz出力設定が用いられている。図3(f)において、2倍の2MHz出力、50%低い27MHz出力で(a)〜(c)と同じ圧力が用いられている。
5.炭化フッ素化学系およびフォトレジスト被覆率に応じた193nmフォトレジスト変形現象
図4に、プラズマ点火から、Ar/CF4/O2化学系(図4(a)、(b))およびAr/CH2F2/O2化学系(図4(c)、(d))を使用した20秒間のエッチングまでの193nmフォトレジストの進行を示す。図4(a)、(c)は、0.25μm溝/0.25μm空間構造のSEM写真を示し、図4(b)、(d)は、(a)、(b)Ar/CF4/O2化学系、(c)、(d)Ar/CH2F2/O2化学系を使用したMSQ型SoHMの上面のエッチング後の0.15μm溝/0.35μm空間構造のSEM写真を示す図である。圧力および出力設定は、図3(a)〜(c)と同じである。
フォトレジスト変形は、Ar/CF4/O2およびAr/CH2F2/O2の両化学系を使用したプラズマ点火で始まる。より高いフォトレジスト被覆率を有する0.15μm溝/0.35μm空間構造は、より過酷なフォトレジスト変形を有する。ここで、微小負荷効果(micro-loading effect)は観察されなかった。Ar/CF4/O2化学系の場合は、SoHMの上面は、プラズマ点火において既にパターン化されており、フォトレジスト変形により丸い側壁が形成されていた。10秒間のエッチング(図4(a2)、(b2))の後も、特に0.15μm溝構造においてフォトレジスト変形がまだ観察された。しかし、SoHM側壁の傾斜はほとんど観察されなかった。溝サイズは目標内であった。20秒間のさらなるエッチングは、フォトレジストの突出部分をスパッタするため、フォトレジスト変形がより小さいようである(図4(a3)、(b3))。他方で、Ar/CH2F2/O2化学系は、Ar/CF4/O2化学系より大きいフォトレジスト変形および低いSoHMおよびフォトレジストのエッチング率を与える。プラズマ点火ステップにおいて、SoHMはわずかにパターン化され、フォトレジスト変形にかかわらず、溝サイズは目標以内であった(図4(c1)、(d1))。10秒間にわたるさらなるエッチングは、フォトレジストおよび側壁の重合によりフォトレジスト変形を大きくし、SoHMの上面の側壁傾斜が過酷になった(図4(c2)、(d2))。20秒間のエッチング後に、0.25μm溝が0.2μm未満に減少した(図4(c3)。一方、0.15μm溝構造は、過酷なフォトレジスト変形により60度の側壁傾斜、および閉鎖溝パターン化を有していた(図4(d3))。
6.Ar/CH2F2/O2化学系を使用したエッチング時の193nmフォトレジスト変形に対するArまたはN2プラズマ点火の効果
図5に、点火時におけるArおよびN2プラズマの193nmフォトレジスト変形の効果を示す。図5(a)および(c)は、0.25μm溝/0.25μm空間構造のSEM写真を示す図である。図5(b)および(d)は、0.15μm溝/0.35μm空間構造のSEM写真を示す図である。図5(a)、(b)に示される実験では、Arプラズマ点火を用い、図5(c)、(d)では、N2プラズマ点火を用いた。プラズマ点火後に、Ar/CH2F2/O2化学系を使用してエッチングを行った。圧力および出力設定は図3(a)〜(c)と同じである。
点火時のArプラズマ(図5(a1)、(b1))は、Ar/CH2F2/O2点火(図4(a1)、(b1))と同様のフォトレジスト変形を与えるとともに、SoHMの表面に対する改質を与えたため、10秒間にわたってエッチングを行った後の0.25μm溝構造に対して、SoHM上のパターン化は観察されなかった(図5(c2))。一方、0.15μm溝構造は、溝サイズが狭く、193nmフォトレジスト変形が過酷であるため、Arプラズマ点火による改質がより小さい(図5(b2))。点火時のN2プラズマは、より高いフォトレジスト被覆率の構造に対しても、フォトレジスト変形を与えなかった。続くAr/CH2F2/O2化学系を使用した10秒間のエッチングにより、わずかなフォトレジスト変形が生じた。0.25μm溝構造では真っ直ぐな側壁が得られ、0.15μm溝構造ではより傾斜の小さい側壁が得られた(図5(c2)、(d2))。
7.ドライエッチングによる193nmフォトレジスト変形の機構
主にポリアクリレートとポリメタクリレートとを含む193nmフォトレジストを使用し、また主にポリエチレンよりなる248nmフォトレジストを使用して実験を行った。プラズマエッチング中のイオンボンバードメントは、フォトレジストの表面を加熱し、フォトレジストは、誘電体層のような下部層と半導体材料とに熱が伝達されるまで急速に膨張する。ガラス温度(T)および膨張係数の差の結果として、193nmフォトレジストは、248nmフォトレジストより大きく変形した。イオンボンバードメントのエネルギーは、使用化学系の化学種の質量に依存する。したがって、Ar(m/e=40)と、主にCF2(m/e=50)に解離することになるCH2F2とによる点火は、N2(m/e=14(N)、m/e=28(N2))と、主にCF(m/e=31)に解離することになるCF4より過酷なフォトレジスト変形を与える。XPSの結果によって、N2による点火はフォトレジストの改質が小さいことが確認される。また、CF4およびCH2F2はフォトレジストと化学反応する。CF4化学系は、フォトレジストおよび下部誘電体層を除去するのに対して、CH2F2化学系は、フォトレジストおよび側壁に対する重合を生じさせる。図6に示されるように、プラズマ点火時に使用される化学系がフォトレジスト変形を決定づける。
図6Aは、いずれかのプラズマ点火前の状況を示す図である。図6Bおよび6Cは、プラズマ点火時(図6B)および冷却後(図6C)においてプラズマ点火に使用された異なるプラズマに対する状況を概略的に示す図である。状況Iは、プラズマガスNに関する。この場合は、主たる機構は、下部層への熱伝達であると想定される。状況IIは、プラズマガスArに関し、状況IVは、プラズマガスAr/CH/Oに関する。この場合は、フォトレジストの膨張がある。膨張に加えて、状況IVのプラズマガスは、重合の特性をも示す。状況IIIは、プラズマガスAr/CH/Oに関する。この場合は、プラズマ点火は、フォトレジストとハードマスクの両方の何らかのエッチングをもたらす。
要約すると、193nmフォトレジスト変形による20%を超える線幅収縮が、相互接続構造における誘電体層のパターン化を通じて観察される。Ar/CH2F2/O2のような重合生化学系は、著しい193nmのフォトレジスト変形を与え、60度の側壁傾斜をもたらす。193nmフォトレジスト変形は、N2、HeおよびCF4化学系のような低分子イオン中で解離するプラズマガスを用いたプラズマ点火ステップを実施することによって抑制することが可能である。
該方法に用いられる誘電体層の積層体およびフォトレジスト層の断面図を示す図である。 先行技術の方法のSEM写真を示す図である。 本発明による実験のSEM写真を示す図である。 本発明による実験のSEM写真を示す図である。 本発明による実験のSEM写真を示す図である。 使用するプラズマガスに依存する変形の断面図を示す図である。

Claims (9)

  1. 複数の電気素子と、前記電子素子を所望のパターンに従って相互接続する相互接続構造とを備え、前記構造は少なくとも1つの誘電体層を通じた垂直相互接続を含む電子装置を製造する方法において、
    垂直相互接続を設けることは、
    少なくとも1つの誘電体層を導電面に設け、
    200nm程度の波長での照射に好適なフォトレジスト層を設け、
    200nm程度の波長で前記フォトレジスト層に照射し、それを現像させ、
    前記誘電体層をパターン化する、
    ことを備える方法であって、
    前記誘電体層をパターン化する前に、原子質量がCFの原子質量と等しい程度のイオン中で解離するプラズマガスによりプラズマ点火処理を実施する
    ことを特徴とする方法。
  2. 前記プラズマガスは、N、He、CFの群から選択されることを特徴とする請求項1に記載の方法。
  3. 前記プラズマガスは、NまたはHeである請求項2に記載の方法。
  4. 前記フォトレジスト層は、ポリアクリレートおよびポリメタクリレートの群から選択される物質を含むことを特徴とする請求項1に記載の方法。
  5. 誘電体層の積層体が導電面に設けられ、該積層体は、少なくとも1つの低K物質の層を含むことを特徴とする請求項1に記載の方法。
  6. 前記誘電体層のパターン化の後に、得られるあらゆる接触窓に導電体を充填することによって、前記垂直相互接続を設けることを特徴とする請求項1に記載の方法。
  7. 前記電気素子はトランジスタで、前記電子装置は集積回路であることを特徴とする請求項1に記載の方法。
  8. 前記誘電体層をドライエッチングによってパターン化することを特徴とする請求項1、2または3に記載の方法。
  9. 前記誘電体層を、蛍光体含有物質を含むプラズマガスでエッチングすることを特徴とする請求項8に記載の方法。
JP2006530821A 2003-05-19 2004-05-12 電子デバイスの製造方法 Withdrawn JP2007502023A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03101395 2003-05-19
PCT/IB2004/050664 WO2004102279A2 (en) 2003-05-19 2004-05-12 Method of manufacturing an electronic device

Publications (1)

Publication Number Publication Date
JP2007502023A true JP2007502023A (ja) 2007-02-01

Family

ID=33442840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006530821A Withdrawn JP2007502023A (ja) 2003-05-19 2004-05-12 電子デバイスの製造方法

Country Status (5)

Country Link
US (1) US7605089B2 (ja)
JP (1) JP2007502023A (ja)
CN (1) CN100555085C (ja)
TW (1) TW200511380A (ja)
WO (1) WO2004102279A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726150B1 (ko) * 2005-12-29 2007-06-13 주식회사 하이닉스반도체 새들형 핀 트랜지스터 제조방법
DE102010003997A1 (de) 2010-01-04 2011-07-07 Benteler Automobiltechnik GmbH, 33102 Verwendung einer Stahllegierung
JP5708071B2 (ja) * 2011-03-11 2015-04-30 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5785754B2 (ja) * 2011-03-30 2015-09-30 富士フイルム株式会社 パターン形成方法、及び、電子デバイスの製造方法
WO2013055586A1 (en) * 2011-10-13 2013-04-18 Applied Materials, Inc. Method for etching euv reflective multi-material layers utilized to form a photomask
TWI473206B (zh) * 2012-07-03 2015-02-11 Powerchip Technology Corp 接觸窗的形成方法
US8778574B2 (en) 2012-11-30 2014-07-15 Applied Materials, Inc. Method for etching EUV material layers utilized to form a photomask
CN113053805B (zh) * 2021-03-11 2022-06-10 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113184800B (zh) * 2021-04-14 2023-11-14 北京北方华创微电子装备有限公司 微机电系统器件的制造方法及微机电系统器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5417831A (en) * 1977-07-11 1979-02-09 Fuji Photo Film Co Ltd Light image recording material and dry type light image recording method using this
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
US6103445A (en) * 1997-03-07 2000-08-15 Board Of Regents, The University Of Texas System Photoresist compositions comprising norbornene derivative polymers with acid labile groups
US6183940B1 (en) 1998-03-17 2001-02-06 Integrated Device Technology, Inc. Method of retaining the integrity of a photoresist pattern
US6103457A (en) 1998-05-28 2000-08-15 Philips Electronics North America Corp. Method for reducing faceting on a photoresist layer during an etch process
JP2000091318A (ja) * 1998-09-09 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
JP2000214575A (ja) * 1999-01-26 2000-08-04 Sharp Corp クロムマスクの形成方法
US6680157B1 (en) * 2000-10-12 2004-01-20 Massachusetts Institute Of Technology Resist methods and materials for UV and electron-beam lithography with reduced outgassing
US6720247B2 (en) * 2000-12-14 2004-04-13 Texas Instruments Incorporated Pre-pattern surface modification for low-k dielectrics using A H2 plasma
US6806021B2 (en) * 2001-04-02 2004-10-19 Kabushiki Kaisha Toshiba Method for forming a pattern and method of manufacturing semiconductor device
KR100780594B1 (ko) * 2001-11-19 2007-11-29 주식회사 하이닉스반도체 반도체장치의 건식 식각 방법

Also Published As

Publication number Publication date
WO2004102279A2 (en) 2004-11-25
US20070032086A1 (en) 2007-02-08
CN1791840A (zh) 2006-06-21
CN100555085C (zh) 2009-10-28
WO2004102279A3 (en) 2005-01-20
US7605089B2 (en) 2009-10-20
TW200511380A (en) 2005-03-16

Similar Documents

Publication Publication Date Title
US7385287B2 (en) Preventing damage to low-k materials during resist stripping
US6207583B1 (en) Photoresist ashing process for organic and inorganic polymer dielectric materials
US8461678B2 (en) Structure with self aligned resist layer on an interconnect surface and method of making same
US6909195B2 (en) Trench etch process for low-k dielectrics
KR20010051286A (ko) 반도체 장치의 제조방법
KR20010042419A (ko) 낮은 k 유전체를 에칭하는 방법
JPS63104338A (ja) 複合絶縁層に傾斜のついた開口を形成する方法
KR20080109886A (ko) 손상된 유전체 재료를 제거하는 제거 방법
EP1697984A2 (en) Method of preventing damage to porous low-k materials during resist stripping
JP2004503088A (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
WO2006020344A1 (en) Method for stripping photoresist from etched wafer
EP1683194A2 (en) Line edge roughness reduction for trench etch
TW200405417A (en) Method for fabricating semiconductor device
US20050032354A1 (en) Method for selectively controlling damascene CD bias
JP2007502023A (ja) 電子デバイスの製造方法
US6647994B1 (en) Method of resist stripping over low-k dielectric material
US6969683B2 (en) Method of preventing resist poisoning in dual damascene structures
TWI342045B (en) Methods of reducing photoresist distortion while etching in a plasma processing system
KR101197070B1 (ko) 유기실리케이트 유리용 아산화질소 스트립 프로세스
TWI255504B (en) A method to modulate etch rate in slam
US7192531B1 (en) In-situ plug fill
US20060068594A1 (en) Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching
US6162586A (en) Method for substantially preventing footings in chemically amplified deep ultra violet photoresist layers
KR101068062B1 (ko) 도핑된 실리콘 카바이드에 대해 오르가노실리케이트유리를 선택적으로 에칭하는 방법
Furukawa et al. Linewidth-narrowing due to 193 nm resist deformation during etch of spin-on low-k dielectrics

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070510

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080619

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20091007