JP2007336037A - リセット信号制御装置 - Google Patents

Abstract

【課題】ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を実現する。
【解決手段】ＣＰＵ２は水晶４が接続された発振回路５を備え、発振回路５はクロック信号７を発生するＰＬＬ回路６を備える。ＰＬＬ回路６のクロック信号はフィードバック信号８としてリセット信号制御回路１に供給される。リセット制御回路１はＣＰＵ２にリセット指令信号３を出力しフィードバック信号８をモニターする。クロック信号７が安定状態となるまでの時間とＣＰＵ２が安定するための最低時間Ｔfixが経過した時点でリセット指令３を終了する。従来技術のように設定された安定時間Ｔoscが経過するまでリセット指令を継続する必要がなく、早期にＣＰＵ２の動作を開始することができる。
【選択図】図１

Description

本発明は、マイクロプロセッサ等のリセット信号制御装置に関する。

多くのマイクロプロセッサには、所望の初期状態とするためのリセットパルス信号が用いられている。このリセット信号は、ＣＰＵ内部又は外部に設けられたリセット制御回路から出力される（特許文献１、２、３参照）。

そして、リセット制御回路は、そのＣＰＵ等が使用されるシステムにおける、バッテリ電圧、ＣＰＵの電源電圧、電流、温度等のパラメータをモニターし、リセットパルス信号を固定パルス期間Ｔrstだけ発生する。

この固定パルス期間Ｔrstは、水晶の最低スタートアップ時間Ｔxtalと、発振回路のクロック信号が安定する時間Ｔoscと、ＣＰＵが安定するための最低時間Ｔfixとが考慮されて決定される。つまり、固定パルス期間Ｔrstは、時間Ｔxtalと、時間Ｔoscと、時間Ｔfixとを加算した時間以上の時間となるように設定される。

米国特許第６９８２５７７号公報 米国特許第６９０３６１６号公報 米国特許第６７４７４９３号公報

ところで、発振回路のスタート時間（Ｔxtal＋Ｔosc）は、ＣＰＵに要求される最低リセット時間（Ｔfix）に比較して、非常に長いため、次の２つの問題点が存在する。

（１）通常、水晶発振器は、安定時間Ｔoscよりも早期にスタートし、クロックも早期に安定する。しかしながら、水晶発振器が早期にスタートし、クロックも早期に安定した場合であっても、設定された安定時間Ｔoscが経過するまでリセット信号が継続するため、マイクロプロセッサ等の動作を開始することができなかった。

（２）発振器のスイッチオフ以外の理由でリセットされた場合、例えば、ウォッチドッグタイマによりリセットされたり、他のソフトウエアによりリセットされた場合には、発振器のクロックは失われてはおらず、発振回路の安定時間（Ｔxtal＋Ｔosc）の経過は不要であるにも拘わらず、この安定期間の経過を待ってからではないと、マイクロプロセッサ等の動作を開始することができなかった。

マイクロプロセッサ等を早期にスタートアップすることができれば、このマイクロプロセッサを使用したシステムの動作制御等も早期に開始することができる。

例えば、自動車のエンジン制御においては、アクセサリースイッチがオンとされてから、早期にマイクロプロセッサをスタートアップできれば、燃料ポンプの動作制御も早期に開始して適切な圧力とすることができる。

また、自動車の他の動作制御も早期に実行することが可能となる。
さらに、医療機器等においても、機器の早期の動作開始又は復帰は非常に重要な事項である。

本発明の目的は、ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を実現することである。

本発明のリセットパルス制御装置は、マイクロプロセッサのクロック信号をフィードバックする。リセットパルス信号をマイクロプロセッサに供給してから、フィードバックされたクロック信号が安定状態となったか否かを判断し、安定状態となったと判断すると、その判断後、マイクロプロセッサの安定時間経過後にリセットパルス信号の供給を停止する。

ＣＰＵ等のクロック信号をフィードバックして、安定状態となったかか否かを判断することにより、固定パルス期間Ｔrstの経過を待つこと無く、ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を実現することができる。

以下、本発明の実施形態について、添付図面を参照して説明する。
図１、図２、図３は、本発明の原理説明図である。

図１において、ＣＰＵ２は、水晶４が接続された発振回路５を備え、この発振回路５は、クロック信号７を発生するＰＬＬ回路６を備えている。ＰＬＬ回路６が発生するクロック信号は、フィードバック信号８として、リセット信号制御回路１に供給される。

図２に示すように、ＣＰＵ２が使用されたシステムの通常の動作開始において、リセット制御回路１は、ＣＰＵ２にリセット指令信号３を出力し、フィードバック信号８をモニターする。そして、ＰＬＬ回路６から発生されるクロック信号７が安定状態となるまでの時間と、ＣＰＵ２が安定するための最低時間Ｔfixが経過した時点でリセット指令３を終了する。

この場合、ＰＬＬ回路６が発生するクロック信号をモニターしているので、従来技術のように、設定された安定時間Ｔoscが経過するまで、リセット指令を継続する必要がなく、早期にＣＰＵ２の動作を開始することができる。

通常、クロック信号が安定するまでの時間は１０ｍｓ程度であるが、クロック信号をモニターしていない従来技術にあっては、安全のため、最低２０ｍｓ程度必要としていた。

時間Ｔfixは、約１２５ｎｓであり、これは、従来技術と本発明とは同一であるので、リセット開始からＣＰＵ２の動作開始までの時間は、従来技術では、最低で２０ｍｓ必要であったに対して、本発明では、１０ｍｓ＋１２５ｎｓでＣＰＵ２の動作開始が可能である。

また、図３に示すように、例えば、ウォッチドッグタイマ等によるリセット指令の場合は、ＰＬＬ回路６からのクロック信号はそれ以前から安定状態を維持しているので、クロック信号が安定となるまでの時間は省略でき、ＣＰＵ２が安定するための最低時間Ｔfixが経過した時点でリセット指令を終了する。

この場合、図２に示した場合よりも、さらに早期にＣＰＵ２の動作を開始することができ、リセット開始からＣＰＵの動作開始までの時間は１２５ｎｓとなる。

図４は、本発明の一実施形態によるリセット信号制御装置の概略構成図である。

図４において、ＣＰＵ２内における発振回路５のＰＬＬ回路６からのクロック信号がフィードバック信号として、リセットパルス制限回路５１の遅延回路５１１及び否定回路５１２を介して、オア回路５１３の一方の入力端子に供給される。

また、パワーサプライＩＣ５４の標準リセット回路５４１から、標準固定パルス期間Ｔrst（例えば、２０ｍｓ）のリセット信号が、リセットパルス制限回路５１のオア回路５１３の他方の入力端子に供給される。

そして、オア回路５１３の出力信号がリセット信号としてＣＰＵ２に供給される。なお、遅延回路５１１の遅延時間は、最低時間Ｔfix（１２５ｎｓ）以上となっている。

図４に示したリセット信号制御装置により、図２、図３に示したようなリセット信号を発生することができる。そして、図４に示した例は、標準のパワーサプライＩＣ５４を使用可能となっているので、ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を低価格で実現することができる。

図５は、図４に示したリセットパルス制限回路の他の例を示す図である。この図５に示したリセットパルス制限回路５２は、図４に示したパワーサプライＩＣ５４から標準リセット信号が供給され、ＣＰＵ２からフィードバック信号が供給される。

図５において、ＣＰＵ２内における発振回路５のＰＬＬ回路６からのクロック信号がフィードバック信号として、リセットパルス制限回路５２の遅延回路５２１を介して、トランジスタ５２２のベースに供給される。このトランジスタ５２２のエミッタは接地され、コレクタには電源電圧ＶＣＣが供給されている。

そして、トランジスタ５２２のコレクタは、ダイオード５２３を介してトランジスタ５２５のベースに接続されている。また、パワーサプライＩＣ５４からの標準リセット信号は、ダイオード５２４を介してトランジスタ５２５のベースに供給される。

トランジスタ５２５のエミッタは接地され、コレクタには電源電圧ＶＣＣが供給されている。トランジスタ５２５のコレクタは、トランジスタ５２６のベースに接続されている。そして、トランジスタ５２６のエミッタは接地されており、コレクタからの出力信号がリセット信号としてＣＰＵ２に供給される。なお、遅延回路５２１の遅延時間は、遅延回路５１１と同様に、最低時間Ｔfix（１２５ｎｓ）以上となっている。

図５に示した回路により、図２、図３に示したようなリセット信号を発生することができる。そして、図４に示した例と同様に、標準のパワーサプライＩＣ５４を使用可能となっているので、ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を低価格で実現することができる。

図６は、図４に示したリセットパルス制限回路のさらに他の例を示す図である。
図６において、ＣＰＵ２内における発振回路５のＰＬＬ回路６からのクロック信号がフィードバック信号として、リセットパルス制限回路５３のトランジスタ５３２のベースに供給される。トランジスタ５３２のエミッタは接地され、コレクタには電源電圧ＶＣＣが供給されている。そして、トランジスタ５３２のコレクタは遅延回路５３１を介してトランジスタ５３３のベースに接続される。

トランジスタ５３３のエミッタは接地され、コレクタには電源電圧ＶＣＣが供給されている。そして、トランジスタ５３３のコレクタはトランジスタ５３５のベースに接続される。

また、パワーサプライＩＣ５４からの標準リセット信号は、トランジスタ５３４のベースに供給される。トランジスタ５３４のエミッタは接地され、コレクタは、トランジスタ５３５のベースに接続されている。そして、トランジスタ５３５のエミッタは接地されており、コレクタからの出力信号がリセット信号としてＣＰＵ２に供給される。なお、遅延回路５３１の遅延時間は、遅延回路５１１と同様に、最低時間Ｔfix（１２５ｎｓ）以上となっている。

図６に示した回路により、図２、図３に示したようなリセット信号を発生することができる。そして、図４に示した例と同様に、標準のパワーサプライＩＣ５４を使用可能となっているので、ＣＰＵ等を安定してスタートアップ可能であり、かつ、リセットパルス信号の出力期間を短縮可能なリセット信号制御装置を低価格で実現することができる。

図７、図８は、実験により得られた、自動車の燃料ポンプ制御における電源オン時から、燃料ポンプの動作開始までのタイミングチャートである。図７は、本発明を適用しない場合の例であり、図８は、本発明を適用した場合の例である。

本発明が適用されない図７の例の場合、リセットパルスの固定パルス期間Ｔrstは１９．１ｍｓであり、電源オン時から、固定パルス期間１９．１ｍｓが経過した後、８．９ｍｓ後に燃料ポンプの動作が開始される（電源オン時から２８ｍｓ後）。

この場合、ＰＬＬのクロック信号は、電源オン時から、１ｍｓ以下で安定となっているにも拘わらず、リセットパルスの固定パルス期間Ｔrstである１９．１ｍｓの経過以降に燃料ポンプの動作開始となってしまっている。

これに対して、本発明を適用した場合は、リセットパルスは、クロック信号が安定した後、直ちにハイレベルとなっており、電源オン時から、９．２ｍｓで燃料ポンプの動作を開始することができる。

なお、本発明を適用しない場合において、ＣＰＵの動作開始前に強制的に燃料ポンプの動作を開始し、早期の動作を確保した上で、ＣＰＵの動作開始後にＣＰＵによる燃料ポンプの動作制御を行うことも考えられる。

しかしながら、ＣＰＵの動作開始前に燃料ポンプの動作を開始することは、ＣＰＵによる動作制御を行えない期間が発生するため、好ましいものではなく、ＣＰＵの動作開始後に燃料ポンプを動作開始すべきである。

したがって、本発明により、ＣＰＵを安定してかつ、早期にスタートアップされせる技術は、自動車の燃料ポンプ制御に有効である。

なお、本発明は、電子燃料噴射方式の内燃機関制御システム（内燃機関の燃料噴射システム）におけるＥＣＵのリセットパルス制御装置に適用することも可能である。

さらに、本発明は、自動車のエンジンの動作制御用のみならず、その他の機器の動作制御用のＣＰＵ等にも適用可能である。

例えば、カメラのオートフォーカス制御用のＣＰＵにも適用でき、電源オン時から早期の焦点位置制御が可能となる。

本発明の原理説明図である。 本発明の原理を説明するタイムチャートである。 本発明の原理を説明するタイムチャートである。 本発明の一実施形態であるリセット信号制御装置の回路図である。 本発明の一実施形態におけるリセット制限回路の他の例を示す回路図である。 本発明の一実施形態におけるリセット制限回路のさらに他の例を示す回路図である。 本発明が適用されない場合の燃料ポンプの動作開始までのタイミングチャートである。 本発明が適用された場合の燃料ポンプの動作開始までのタイミングチャートである。

符号の説明

１ リセット制御回路
２ ＣＰＵ
３ リセット指令
４ 水晶
５ 発振回路
６ ＰＬＬ回路
７ クロック信号
８ フィードバック信号
５１、５２、５３ リセットパルス制限回路
５４ パワーサプライＩＣ
５１１、５２１ 遅延回路
５１２ 否定回路
５１３ オア回路
５２２、５２５ トランジスタ
５２３、５２４ ダイオード
５２６、５３２ トランジスタ
５３１ 遅延回路
５３３、５３４ トランジスタ
５３５ トランジスタ
５４１ 標準リセット回路

Claims (3)

1. マイクロプロセッサを初期状態に設定するリセットパルス信号を発生するリセットパルス制御装置において、
   リセットパルス信号をマイクロプロセッサに供給してから、このマイクロプロセッサのクロック信号が安定状態となったか否かを判断し、上記クロック信号が安定状態となった後であって、上記マイクロプロセッサの安定時間経過後に上記リセットパルス信号の供給を停止することを特徴とするリセットパルス制御装置。
2. 請求項１記載のリセットパルス制御装置において、
   リセットパルス信号発生手段と、
   上記リセットパルス信号発生手段からのリセットパルス信号が供給されると共に、上記マイクロプロセッサからのクロック信号が供給され、上記リセットパルス信号を上記マイクロプロセッサに供給し、上記クロック信号が安定状態となった後であって、上記マイクロプロセッサの安定時間経過後に上記リセットパルス信号の供給を停止するリセットパルス信号制限手段と、
   を備えることを特徴とするリセットパルス制御装置。
3. 請求項２記載のリセットパルス制御装置において、
   上記リセットパルス信号制限手段は、
   上記マイクロプロセッサからのクロック信号を、上記マイクロプロセッサの安定時間以上遅延させる遅延手段と、
   上記遅延手段からの出力信号と上記リセット信号発生手段からのリセットパルス信号が供給されるオア回路と、
   を備え、上記オア回路からの出力信号を上記マイクロプロセッサに供給することを特徴とするリセットパルス制御装置。

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