JP2007330539A - 遊技機用制御基板 - Google Patents

Abstract

【課題】 ノイズの影響による遊技者への不利益を防止することができる。
【解決手段】 電源投入時（パワーオンリセット時）にレジスタの初期設定を行うものであると、つじつまが合わないどころか、遊技をできなくなるおそれがあるが、上述したように、必ず、主ＣＰＵ２００がシリパラＩＦチップ２１５よりも速くリセットがかかるため、主ＣＰＵ２００は初期設定プログラムを実行することで再度初期設定することができる。これにより、ノイズの影響によって主ＣＰＵ２００およびシリパラＩＦチップ２１５にリセットがかかっても、主ＣＰＵ２００とシリパラＩＦチップ２１５とのＩＣ間では、常につじつまが合った状態となるように、主ＣＰＵ２００およびシリパラＩＦチップ２１５が起動するため、ノイズの影響による遊技者への不利益を防止することができる。
【選択図】 図６

Description

本発明は、ノイズ対策が施された遊技機用制御基板に関するものである。

従来より、遊技機としてのパチンコ機の背面上方には、パチンコ島設備から供給される遊技球を受け止めて貯留する球タンクが設けられている。この球タンクの下方には、球タンクから払出装置に向けて遊技球が転動するよう傾斜した状態でタンクレールが設けられている。払出装置はパチンコ機の前面に設けられた上皿又は下皿に遊技球を払い出している。パチンコ機の中央には遊技盤が装着されるため球タンク、タンクレールおよび払出装置は、遊技盤と干渉しないようパチンコ機の背面周囲に配置されている。

遊技盤に区画形成された遊技領域に打ち込まれた遊技球は、普通入賞口、始動入賞口および大入賞口等の各種入賞口に入球したり又はアウト口で回収される。各種入賞口に入球した遊技球やアウト口で回収された遊技球は、各種通路を通ってパチンコ島設備に戻り、再び球タンクに貯留されて循環するようになっている。遊技球は循環中等、互いにこすれ合って帯電する。帯電した遊技球がパチンコ機内で静電放電すると、ノイズが発生してパチンコ機の各種制御基板が正常でないデータを出力したりする場合がある。

ＣＰＵのリセット端子にリセット信号を直接接続する一方、出力ポートのリセット端子にそのリセット信号に遅延回路を介して接続するパチンコ遊技機が提案されている（例えば、特許文献１）。このパチンコ遊技機では、ＣＰＵの動作が可能になるまでの間、出力ポートの動作開始時点を遅らせる遅延回路によって出力ポートから正常でないデータを出力しないようにしている。
特開平１１―４７４０８号公報（図５）

しかしながら、遅延回路の出力端子と出力ポートのリセット端子との接続間にノイズが進入すると、このノイズがリセット信号として出力ポートのリセット端子に入力されて出力ポートがリセットされる。そうすると、例えば電源投入後、遅延回路の出力端子と出力ポートのリセット端子との接続間にノイズが進入して出力ポートがリセットされると、ＣＰＵは出力ポートがリセットされたことを把握できない。このため、ＣＰＵは出力ポートにデータを出力し続けることとなる。

例えば遊技者が大当り状態（大当り遊技中）である場合には、ＣＰＵは遊技者に遊技球を払い出すよう出力ポートにデータを出力し続けるが、出力ポートがリセットされたときには遊技球を払い出せない。このため、遊技者に払い出された遊技球の球数はＣＰＵが指示した遊技球の払出数より少なくなり、遊技者に不利益を与えることとなる。

本発明は、このような事情に鑑みてなされたものであり、その目的とするところは、ノイズの影響による遊技者への不利益を防止することができる遊技機用制御基板を提供することにある。

上述の目的を達成するための有効な解決手段を以下に示す。なお、必要に応じてその作用等の説明を行う。また、理解の容易のため、発明の実施の形態において対応する構成等についても適宜示すが、何ら限定されるものではない。

（解決手段１）
種々の演算処理を行うＣＰＵと、該ＣＰＵにより外部との信号の入出力制御が行われるＩ／Ｏと、前記ＣＰＵおよび前記Ｉ／Ｏに共通のリセット信号を出力する共通パワーオンリセット回路と、を備える遊技機用制御基板であって、該遊技機用制御基板には、前記ＣＰＵおよび前記Ｉ／Ｏに共通のシステムクロック信号を出力する共通発振回路を備え、前記ＣＰＵには、前記共通のリセット信号および前記共通のシステムクロックに基づいて、当該共通のシステムクロック信号が予め定めたＮクロック数以上連続して当該共通のリセット信号が入力された際に、当該ＣＰＵに起動をかけるＣＰＵ側起動回路を備え、前記Ｉ／Ｏには、前記共通のリセット信号および前記共通のシステムクロックに基づいて、当該共通のシステムクロック信号が予め定めたＭクロック数以上連続して当該共通のリセット信号が入力された際に、当該Ｉ／Ｏに起動をかけるＩ／Ｏ側起動回路を備え、前記予め定めたＭクロック数は、前記予め定めたＮクロック数より多いことを特徴とする遊技機用制御基板。

この遊技機用制御基板では、ＣＰＵ、Ｉ／Ｏ、共通パワーオンリセット回路を備えており、ＣＰＵは種々の演算処理を行い、Ｉ／ＯはそのＣＰＵによる入出力制御により外部との信号の入出力を行い、共通パワーオンリセット回路はＣＰＵおよびＩ／Ｏに共通のリセット信号を出力する。

遊技機用制御基板には共通発振回路を備えており、この共通発振回路はＣＰＵおよびＩ／Ｏに共通のシステムクロック信号を出力する。ＣＰＵにはＣＰＵ側起動回路を備えており、このＣＰＵ側起動回路は共通のリセット信号および共通のシステムクロックに基づいて、その共通のシステムクロック信号が予め定めたＮクロック数以上連続してその共通のリセット信号が入力された際に、ＣＰＵに起動をかける。つまり、ＣＰＵにリセットがかかり起動がかかることとなる。Ｉ／ＯにはＩ／Ｏ側起動回路を備えており、このＩ／Ｏ側起動回路は共通のリセット信号および共通のシステムクロックに基づいて、その共通のシステムクロック信号が、予め定めたＮクロック数より多い、予め定めたＭクロック数以上連続してその共通のリセット信号が入力された際に、Ｉ／Ｏに起動をかける。つまり、Ｉ／Ｏにリセットがかかり起動がかかることとなる。

このように、ノイズが遊技機用制御基板に進入すると、そのノイズの影響を受けて、例えば共通のリセット信号のラインにノイズが乗ると、ＣＰＵはＩ／Ｏより速くリセットがかかることとなる。つまりＩ／Ｏにリセットがかかるときには、ＣＰＵに既にリセットがかかった状態となる。これにより、Ｉ／Ｏにリセットがかかるときには、必ずＣＰＵにリセットがかかっており、ＣＰＵとＩ／ＯとのＩＣ間では、つじつまが合わなくならないようになっている（ＣＰＵはＩ／Ｏより速くリセットがかかり、Ｉ／Ｏより速く起動することによって、例えばＣＰＵが指令していない信号をＩ／Ｏから出力しないようになっている）。

電源投入時（パワーオンリセット時）にレジスタの初期設定を行うものであると、つじつまが合わないどころか、遊技をできなくなるおそれがあるが、上述したように、必ず、ＣＰＵがＩ／Ｏよりも速くリセットがかかるため、ＣＰＵは初期設定プログラムを実行することで再度初期設定することができる。これにより、ノイズの影響によってＣＰＵおよびＩ／Ｏにリセットがかかっても、ＣＰＵとＩ／ＯとのＩＣ間では、常につじつまが合った状態となるように、ＣＰＵおよびＩ／Ｏが起動するため、ノイズの影響による遊技者への不利益を防止することができる。

本実施形態では、図６の主ＣＰＵ２００および払出ＣＰＵ７００がＣＰＵに相当し、図６のシリパラＩＦチップ２１５およびシリパラＩＦチップ７２０がＩ／Ｏに相当し、図６のパワーオンリセット回路２９４およびパワーオンリセット回路７９４が共通パワーオンリセット回路に相当し、図６の主制御基板２０および払出制御基板７０が遊技機用制御基板に相当し、図６の発振器２９２および発振器７９２が共通発振回路に相当し、予め定めたＮクロック数が３クロックに相当し、図６のノイズ除去部２９０およびノイズ除去部７１２がＣＰＵ側起動回路に相当し、予め定めたＭクロック数が１０クロックに相当し、図６のノイズ除去部２９８およびノイズ除去部７９０がＩ／Ｏ側起動回路に相当する。

（解決手段２）
解決手段１に記載の遊技機用制御基板であって、前記ＣＰＵには、前記予め定めたＮクロック数を、予め定めた複数のクロック数のうちいずれかを択一的に設定する外部端子を備えることを特徴とする遊技機用制御基板。

例えば、Ｎクロック数を択一的に設定する専用レジスタを設けてプログラムによりそのＮクロック数を変更するタイプのＣＰＵでは、ノイズの影響を受けるとその専用レジスタの値が突然変化したりするが、外部端子をショートピン等によりグランドに電気的に接続するタイプのＣＰＵでは、ノイズの影響に強く、そのノイズの影響を気にすることなくＮクロック数を択一的に設定することができる。

本実施形態では、主ＣＰＵ２００の図示しない複数の外部端子、払出ＣＰＵ７００の図示しない複数の外部端子が外部端子に相当する。

本発明の遊技機用制御基板においては、ノイズの影響による遊技者への不利益を防止することができる。

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。

Ａ．パチンコ機１０の構成：
本発明の実施例の１つであるパチンコ機１０の構成について説明する。図１はパチンコ機１０の全体構成を示す正面図であり、図２はパチンコ機１０の背面構成を示す図であり、図３は遊技球をパチンコ機１０内に誘導する各種誘導通路を示す図であり、図４は遊技球をパチンコ機１０外に排出する各種排出通路を示す図である。まず、パチンコ機１０の正面構成について説明し、続いてパチンコ機１０の背面構成について説明する。

パチンコ機１０は、図１に示すように、パチンコ店のいわゆる島に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技盤１３、遊技盤１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技盤１３に遊技球を発射するための遊技者による操作を受け付けるハンドル１５、パチンコ機１０の裏面に配置されパチンコ島設備（図示しない）から供給される払出用の遊技球を貯留する球タンク１７，遊技者に対して払い出された遊技球を貯留する上皿１６および下皿１９，プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット９０などを備える。

遊技盤１３の中央部には、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、以下、ＬＣＤという）３５を備えるセンター役物装置３４が設けられ、このセンター役物装置３４の下方には、遊技球の入賞を受け付ける始動入賞口６１が設けられている。この始動入賞口６１は、入賞した遊技球を検知する遊技球センサ６５、所定の場合に遊技球の導入経路を拡縮する遊技板駆動部６６を備える。始動入賞口６１の左方および右方には普通入賞口６３、下方には大入賞口６４がそれぞれ配置されている。

パチンコ機１０は、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＬＥＤ）を有する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技盤１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。また、ガラス枠１４の上部の左には、遊技球の払い出しに関する状態を表示する状態表示部７２が設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。

次に、パチンコ機１０の背面構成について説明する。パチンコ機１０の背面には、図２に示すように、上側に球タンク１７、その右側に払出装置７６がそれぞれ装着されている。球タンク１７の下方に、球タンク１７から払出装置７６に向けて遊技球が転動するよう傾斜した状態（図２中、右下がりの勾配を持たせた状態）でタンクレール１８が設けられている。球タンク１７は図示しないパチンコ島設備から供給される遊技球を受け、この遊技球はタンクレール１８を転動して払出装置７６で取り込まれる。

タンクレール１８の下方には、図１に示した遊技盤１３が配置されている。この遊技盤１３の裏面中央上寄りには図１に示したセンター役物装置３４が配置されており、このセンター役物装置３４の後部にはＬＣＤ３５が取り付けられている。このＬＣＤ３５はＬＣＤ３５の表示制御を行う図柄制御基板３０とモジュール化されており、図柄制御基板ボックス３１に収容されている。

遊技盤１３の裏面下側には、ボックス装着台３９が配置されている。このボックス装着台３９は、サブ制御基板４０が収容されたサブ制御基板ボックス４１と、主制御基板２０が収容された主制御基板ボックス２１と、が装着されている。具体的には、サブ制御基板ボックス４１に重ね合わされた状態で主制御基板ボックス２１が装着されている。ボックス装着台３９は、サブ制御基板ボックス４１および主制御基板ボックス２１が装着された状態でもサブ制御基板ボックス４１および主制御基板ボックス２１が遊技盤１３の外郭より外側にはみ出さないように配置されている。

このように、タンクレール１８の下方には、図柄制御基板ボックス３１および主制御基板ボックス２１等が突出している。このため、球タンク１７から落下した遊技球による損傷又は電気的な短絡が生じないよう後カバー４２が設けられている。この後カバー４２は、図柄制御基板ボックス３１と、主制御基板ボックス２１の上側と、を覆いかぶさる大きさの矩形状に形成されており、図示しないカバーヒンジ機構により開閉および着脱可能に装着されている。なお、後カバー４２は半透明の合成樹脂材により形成されており、後カバー４２が閉状態であっても、例えば作業者が図柄制御基板ボックス３１等を目視できるようになっている。

主制御基板ボックス２１は、その上側のみが後カバー４２に覆われており、上側以外は露出されている。主制御基板２０は、その下側に検査用コネクタ２２およびＲＡＭクリアスイッチ２３を備えており、検査用コネクタ２２およびＲＡＭクリアスイッチ２３が主制御基板ボックス２１から露出されている。このため、後カバー４２が閉状態であっても、検査用コネクタ２２に図示しない基板検査装置のコネクタを差し込むことができ、主制御基板２０の検査を行うことができる。また、ＲＡＭクリアスイッチ２３を操作して、主制御基板２０から遊技に関する各種情報を消去（クリア）することができる。

パチンコ機１０の背面下側領域（以下、単に「下側領域」と記載する。）には、その左側に発射装置４３が装着されている。この発射装置４３は、発射モータ４４および発射ハンマー４６を備えて構成されている。発射モータ４４は、発射ハンマー４６を作動させて遊技球を、遊技盤１３に区画形成された遊技領域に向けて発射する（打ち込む）。下側領域の中央には、払出制御基板７０が収容された払出制御基板ボックス７１が装着されている。払出制御基板７０は、払出装置７６の駆動源である払出駆動部７５（本実施形態では、ステッピングモータを用いている。）の駆動制御を行って払出制御を行う。下側領域の右側には、インターフェース基板４７が収容されたインターフェース基板ボックス４８が装着されている。インターフェース基板４７は、パチンコ機１０に隣接して設置されている、図１に示したカードユニット９０と払出制御基板７０とを電気的に接続し、球貸に関する信号を送受信する。

次に、パチンコ機１０およびパチンコ島設備の遊技球の循環について説明する。球タンク１７に貯留した遊技球は、図３に示すように、タンクレール１８を転動して払出装置７６で取り込まれる。この取り込まれた遊技球は、払出駆動部７５の出力軸と一体となって回転する球切り出し部材７７により上皿用誘導通路１６ａ又は球抜き排出通路１６ｂのいずれかに切り出される。

上皿用誘導通路１６ａに切り出された遊技球は、上皿１６と連通する上皿球貯留部１６ｃに誘導されて落下する。そして上皿１６および上皿球貯留部１６ｃが満タンとなり、さらに遊技球が落下してくると、上皿球貯留部１６ｃから溢れた遊技球は、仕切壁１６ｄを超えて下皿用誘導通路１９ａを通って下皿１９と連通する下皿球貯留部１９ｂに誘導されて落下する。

一方、球抜き排出通路１６ｂに切り出された遊技球は、図４に示すように、抜き球として抜き球排出通路１６ｅを通ってパチンコ島設備へ誘導される。なお、図１に示した始動入賞口６１、大入賞口６２および普通入賞口６３に入球した遊技球はセーフ球としてセーフ球排出通路１６ｆを通ってパチンコ島設備へ誘導される。また、図１に示したアウト口６４で回収された遊技球は、アウト球としてアウト球排出通路１６ｇを通ってパチンコ島設備へ誘導される。パチンコ島設備に誘導された抜き球、セーフ球およびアウト球は図３に示した球タンク１７に再び供給されており、パチンコ機１０およびパチンコ島設備では、遊技球が循環するようになっている。この循環する遊技球は、互いにこすれ合って帯電し、静電放電してノイズが発生する。

抜き球排出通路１６ｅ、セーフ球排出通路１６ｆおよびアウト球排出通路１６ｇは、上皿用誘導通路１６ａおよび下皿用誘導通路１９ａに連通しないよう配置されている。このように、図２に示した払出制御基板ボックス７１の裏面には、抜き球排出通路１６ｅ、セーフ球排出通路１６ｆ、アウト球排出通路１６ｇ、上皿用誘導通路１６ａおよび下皿用誘導通路１９ａが配置されており、払出制御基板ボックス７１に収容された払出制御基板７０はノイズの影響を極めて受けやすい環境下にある。

図５は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御基板２０と、主制御基板２０からのコマンドに基づいて遊技球の払出を制御する払出制御基板７０と、遊技進行に応じてＬＣＤ３５やスピーカ４５，電飾５５〜５９を用いた演出を制御するサブ制御基板４０と、ＬＣＤ３５における動画像表示を制御する（表示制御を行う）図柄制御基板３０とを備える。払出制御基板７０は、遊技球の払い出しを実行する払出駆動部７５と、上述した払い出しに関する状態を表示する状態表示部７２とに接続されている。

主制御基板２０，払出制御基板７０，サブ制御基板４０，図柄制御基板３０の各基板は、種々の演算処理を行うセントラルプロセッシングユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央演算処理装置、以下、ＣＰＵという），ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、ＲＯＭという），ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、ＲＡＭという）などの各基板に応じた電子部品が実装された回路基板である。

主制御基板２０と払出制御基板７０との間では、種々のコマンドがシリアルで送信される。主制御基板２０と払出制御基板７０との間のコマンドは、２バイト単位で構成され、１バイト単位に分割してシリアルで送信される。コマンドを正常に受信した基板は、コマンドを送信した基板に対して、正常にコマンドを受け取ったことを伝える確認信号であるＡＣＫ（アック、Ａｃｋｎｏｗｌｅｄｇｅ）信号を送信する。主制御基板２０と払出制御基板７０との間のコマンドの送受信について詳しくは後述する。

主制御基板２０からサブ制御基板４０に対してや、サブ制御基板４０から図柄制御基板３０に対しては、それぞれ種々のコマンドがパラレルで送信される。主制御基板２０からサブ制御基板４０に対する主なコマンドとしては、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示するコマンドがある。サブ制御基板４０から図柄制御基板３０に対する主なコマンドとしては、主制御基板２０からのコマンドに基づくＬＣＤ３５における動画像の表示態様を指示するコマンドがある。

図６は、主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。主制御基板２０は、主制御基板２０における種々の演算処理を行う主ＣＰＵ２００と、外部とのシリアル通信およびパラレル通信を行う回路が形成されたシリパラＩＦチップ２１５と、主ＣＰＵ２００およびシリパラＩＦチップ２１５に共通クロック信号としてクロック信号ＣＬＫａを出力する発振器２９２と、主ＣＰＵ２００およびシリパラＩＦチップ２１５に共通リセット信号としてリセット信号ＲＳＴａを出力するパワーオンリセット回路２９４とを備える。なお、本実施形態では、クロック信号ＣＬＫａが主ＣＰＵ２００の外部クロック信号である。このため、クロック信号ＣＬＫａは主ＣＰＵ２００のシステムクロック信号φａとなる。クロック信号ＣＬＫａ（φａ）として８ＭＨｚが設定されている。パワーオンリセット回路２９４は、電源投入時、電源電圧が安定な規定電圧に達するまでの間、主ＣＰＵ２００の動作を強制的に停止させるよう主ＣＰＵ２００にリセット信号ＲＳＴａを出力するとともに、シリパラＩＦチップ２１５にもリセット信号ＲＳＴａを出力する。

クロック信号には、自身の周波数の整数倍の周波数成分（高周波）を含んでいる。例えば発振器２９２のクロック信号ＣＬＫａが８ＭＨｚであるときには、１６ＭＨｚ、３２ＭＨｚ、…、と高い周波数成分を含んでいる。このように、デジタル回路では、クロック信号が最も周波数が高く、ノイズ源になりやすい。そこで本実施形態では、主ＣＰＵ２００およびシリパラＩＦチップ２１５に発振器２９２からクロック信号ＣＬＫａ（φａ）をそれぞれに出力することによって、つまり発振器２９２からのクロック信号ＣＬＫａ（φａ）を共通化することによって、クロック信号が原因となって生じるノイズを低減している。

主ＣＰＵ２００には、演算処理を行う演算処理部２１０と、所定の帯域周波数成分を除去するノイズ除去部２９０とが回路構成されている。このノイズ除去部２９０には、発振器２９２からのクロック信号ＣＬＫａ（φａ）およびパワーオンリセット回路２９４からのリセット信号ＲＳＴａがそれぞれ入力されている。ノイズ除去部２９０は、クロック信号ＣＬＫａ（φａ）に基づいて所定の帯域周波数成分をリセット信号ＲＳＴａから除去するフィルタ処理を行う（ノイズ除去部２９０は、いわゆるデジタル方式のノイズ除去回路である）。フィルタ処理されたリセット信号ＲＳＴａ’は演算処理部２１０に入力されている。このように、ノイズの影響によるインパルス状のリセット信号ＲＳＴａが演算処理部２１０に直接入力されないようになっており、ノイズの影響によるリセットが働かないようになっている。

シリパラＩＦチップ２１５には、外部とのシリアル通信を行うシリアルＩＦ部２２０と、外部とのパラレル通信を行うパラレルＩＦ部２３０と、所定の帯域周波数成分を除去するノイズ除去部２９８が回路構成されており、これらシリパラＩＦチップ２１５の構成回路は１チップに集積されている。

なお、詳細な説明は後述するが、ノイズ除去部２９８には発振器２９２からのクロック信号ＣＬＫａ（φａ）およびパワーオンリセット回路２９４からのリセット信号ＲＳＴａがそれぞれ入力されている。ノイズ除去部２９８は、クロック信号ＣＬＫａ（φａ）に基づいて所定の帯域周波数成分をリセット信号ＲＳＴａから除去するフィルタ処理を行う（ノイズ除去部２９８は、いわゆるデジタル方式のノイズ除去回路である）。フィルタ処理されたリセット信号ＲＳＴａ’はシリアルＩＦ部７２０およびパラレル部２３０に入力されている。このように、ノイズの影響によるインパルス状のリセット信号ＲＳＴａがシリアルＩＦ部２２０およびパラレルＩＦ部２３０に入力されないようになっており、ノイズの影響によるリセットがシリアルＩＦ部２２０およびパラレルＩＦ部２３０に働かないようになっている。

シリアルＩＦ部２２０は、演算処理部２１０からパラレルデータＴＤａを受け取り記憶する送信バッファレジスタ２４０と、送信バッファレジスタ２４０に記憶されたデータを受け取りシリアルデータＤａｂに変換して払出制御基板７０にシリアルで送信する送信シフトレジスタ２５０と、払出制御基板７０からシリアルデータＤｂａを受け取り記憶する受信シフトレジスタ２６０と、受信シフトレジスタ２６０に記憶されたデータを受け取り演算処理部２１０によってパラレルデータＲＤａとして読み出し可能に記憶する受信バッファレジスタ２７０と、シリアルＩＦ部２２０における各部の動作状態を管理するシリアル管理部２８０と、を備える。送信バッファレジスタ２４０，送信シフトレジスタ２５０，受信シフトレジスタ２６０，受信バッファレジスタ２７０は、それぞれ１バイトの記憶容量を有するレジスタである。

シリアル管理部２８０は、送信シフトレジスタ２５０および送信バッファレジスタ２４０に関して、送信シフトレジスタ２５０がシリアルの送信中でない場合に、送信バッファレジスタ２４０から送信シフトレジスタ２５０へのデータの受け渡しを許可しデータが受け渡された後、送信バッファレジスタ２４０からデータを消去するように回路構成されている。

シリアル管理部２８０は、受信シフトレジスタ２６０および受信バッファレジスタ２７０に関して、受信バッファレジスタ２７０にデータが記憶されていない場合に、受信シフトレジスタ２６０から受信バッファレジスタ２７０へのデータの受け渡しを許可し、演算処理部２１０が受信バッファレジスタ２７０からパラレルデータＲＤａを読み出した後に、受信バッファレジスタ２７０からデータを消去するように回路構成されている。

なお、シリパラＩＦチップ２１５には、分周器２９６が内蔵されている。この分周器２９６は、発振器２９２から出力されたクロック信号ＣＬＫａ（φａ）を分周して生成した基準クロック信号ＳＣＬＫａをシリアルＩＦ部２２０に供給する。シリアルＩＦ部２２０は、この供給される基準クロック信号ＳＣＬＫａに基づいて後述する払出コマンドを払出制御基板７０にシリアルで送信する送信レートと、後述する動作状態コマンドを払出制御基板７０からシリアルで受信する受信タイミング用クロックと、を設定する。

主ＣＰＵ２００（演算処理部２１０）は、送信バッファレジスタ２４０に対して書き込み信号＃ＷＲａを立ち下げることによって、送信バッファレジスタ２４０へのパラレルデータＴＤａの書き込みを行い、受信バッファレジスタ２７０に対して読み出し信号＃ＲＥａを立ち下げることによって、受信バッファレジスタ２７０からのパラレルデータＲＤａの読み出しを行う。

演算処理部２１０は、シリアルＩＦ部２２０における種々の状態を示す信号を、シリアル管理部２８０から受ける。演算処理部２１０がシリアル管理部２８０から受ける信号としては、送信バッファレジスタ２４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥａと、送信シフトレジスタ２５０がシリアルで送信中である際にハイレベルとされるシリアル送信中信号ＴＣａと、受信バッファレジスタ２７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦａとがある。

図６に示すように、払出制御基板７０は、払出制御基板７０における種々の演算処理を行う払出ＣＰＵ７００と、外部とのシリアル通信およびパラレル通信を行う回路が形成されたシリパラＩＦチップ７２０と、払出ＣＰＵ７００およびシリパラＩＦチップ７２０に共通クロック信号としてクロック信号ＣＬＫｂを出力する発振器７９２と、払出ＣＰＵ７００およびシリパラＩＦチップ７２０に共通リセット信号としてリセット信号ＲＳＴｂを出力するパワーオンリセット回路７９４とを備える。なお、本実施形態では、クロック信号ＣＬＫｂが払出ＣＰＵ７００の外部クロック信号である。このため、クロック信号ＣＬＫｂは払出ＣＰＵ７００のシステムクロック信号φｂとなる。クロック信号ＣＬＫｂ（φｂ）として８ＭＨｚが設定されている。パワーオンリセット回路７９４は、電源投入時、電源電圧が安定な規定電圧に達するまでの間、払出ＣＰＵ７００の動作を強制的に停止させるよう払出ＣＰＵ７００にリセット信号ＲＳＴｂを出力するとともに、シリパラＩＦチップ７２０にもリセット信号ＲＳＴｂを出力する。

上述したように、クロック信号には、自身の周波数の整数倍の周波数成分（高周波）を含んでいる。例えば発振器７９２のクロック信号ＣＬＫｂが８ＭＨｚであるときには、１６ＭＨｚ、２４ＭＨｚ、…、と高い周波数成分を含んでいる。このように、デジタル回路では、クロック信号が最も周波数が高く、ノイズ源になりやすい。そこで本実施形態では、払出ＣＰＵ７００およびシリパラＩＦチップ７２０に発振器７９２からクロック信号ＣＬＫｂ（φｂ）をそれぞれに出力することによって、つまり発振器７９２からのクロック信号ＣＬＫｂ（φｂ）を共通化することによって、クロック信号が原因となって生じるノイズを低減している。

払出ＣＰＵ７００には、演算処理を行う演算処理部７１０と、所定の帯域周波数成分を除去するノイズ除去部７１２とが回路構成されている。このノイズ除去部７１２には、発振器７９２からのクロック信号ＣＬＫｂ（φｂ）およびパワーオンリセット回路７９４からのリセット信号ＲＳＴｂがそれぞれ入力されている。ノイズ除去部７１２は、クロック信号ＣＬＫｂ（φｂ）に基づいて所定の帯域周波数成分をリセット信号ＲＳＴｂから除去するフィルタ処理を行う（ノイズ除去部７１２は、いわゆるデジタル方式のノイズ除去回路である）。フィルタ処理されたリセット信号ＲＳＴｂ’は演算処理部７１０に入力されている。このように、ノイズの影響によるインパルス状のリセット信号ＲＳＴｂが演算処理部７１０に直接入力されないようになっており、ノイズの影響によるリセットが働かないようになっている。

シリパラＩＦチップ７２０には、外部とのシリアル通信を行うシリアルＩＦ部７２２と、外部とのパラレル通信を行うパラレルＩＦ部７３０と、所定の帯域周波数成分を除去するノイズ除去部７９０とが回路構成されており、これらシリパラＩＦチップ７２０の構成回路は１チップに集積されている。

なお、詳細な説明は後述するが、ノイズ除去部７９０には発振器７９２からのクロック信号ＣＬＫｂ（φｂ）およびパワーオンリセット回路７９４からのリセット信号ＲＳＴｂがそれぞれ入力されている。ノイズ除去部７９０は、クロック信号ＣＬＫｂ（φｂ）に基づいて所定の帯域周波数成分をリセット信号ＲＳＴｂから除去するフィルタ処理を行う（ノイズ除去部７９０は、いわゆるデジタル方式のノイズ除去回路である）。フィルタ処理されたリセット信号ＲＳＴｂ’はシリアルＩＦ部７２２およびパラレル部７５０に入力されている。このように、ノイズの影響によるインパルス状のリセット信号ＲＳＴｂがシリアルＩＦ部７２２およびパラレルＩＦ部７３０に入力されないようになっており、ノイズの影響によるリセットがシリアルＩＦ部７２２およびパラレルＩＦ部７３０に働かないようになっている。

シリアルＩＦ部７２２は、演算処理部７１０からパラレルデータＴＤｂを受け取り記憶する送信バッファレジスタ７４０と、送信バッファレジスタ７４０に記憶されたデータを受け取りシリアルデータＤｂａに変換して主制御基板２０にシリアルで送信する送信シフトレジスタ７５０と、主制御基板２０からシリアルデータＤａｂを受け取り記憶する受信シフトレジスタ７６０と、受信シフトレジスタ７６０に記憶されたデータを受け取り演算処理部７１０によってパラレルデータＲＤｂとして読み出し可能に記憶する受信バッファレジスタ７７０と、シリパラＩＦチップ７２０における各部の動作状態を管理するシリアル管理部７８０とを備える。送信バッファレジスタ７４０，送信シフトレジスタ７５０，受信シフトレジスタ７６０，受信バッファレジスタ７７０は、それぞれ１バイトの記憶容量を有するレジスタである。

シリアル管理部７８０は、受信バッファレジスタ７７０にデータが記憶されていない場合に、受信シフトレジスタ７６０から受信バッファレジスタ７７０へのデータの受け渡しを許可するように回路構成されている。また、シリアル管理部７８０は、送信シフトレジスタ７５０および送信バッファレジスタ７４０に関して、送信シフトレジスタ７５０がシリアルで送信中でない場合に、送信バッファレジスタ７４０から送信シフトレジスタ７５０へのデータの受け渡しを許可しデータが受け渡された後に、送信バッファレジスタ７４０からデータを消去するようにも回路構成されている。

なお、シリパラＩＦチップ７２０には、分周器７９６が内蔵されている。この分周器７９６は、発振器７９２から出力されたクロック信号ＣＬＫｂ（φｂ）を分周して生成した基準クロック信号ＳＣＬＫｂをシリアルＩＦ部７２２に供給する。シリアルＩＦ部７２２は、この供給される基準クロック信号ＳＣＬＫｂに基づいて後述する動作状態コマンドを主制御基板２０にシリアルで送信する送信レートと、後述する払出コマンドを主制御基板２０からシリアルで受信する受信タイミング用クロックと、を設定する。

払出ＣＰＵ７００（演算処理部７１０）は、送信バッファレジスタ７４０に対して書き込み信号＃ＷＲｂを立ち下げることによって、送信バッファレジスタ７４０へのパラレルデータＴＤｂの書き込みを行い、受信バッファレジスタ７７０に対して読み出し信号＃ＲＥｂを立ち下げることによって、受信バッファレジスタ７７０からのパラレルデータＲＤｂの読み出しを行う。

演算処理部７１０は、シリパラＩＦチップ７２０における種々の状態を示す信号を、シリアル管理部７８０から受ける。演算処理部７１０がシリアル管理部７８０から受ける信号としては、送信バッファレジスタ７４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥｂと、送信シフトレジスタ７５０がシリアルで送信中である際にハイレベルとされるシリアル送信中信号ＴＣｂと、受信バッファレジスタ７７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦｂとがある。

主制御基板２０が払出制御基板７０に送信するコマンドは、遊技球の払い出しに関する払出コマンドである。払出コマンドは、例えば、遊技球の払い出し個数を指定するコマンドであり、複数ビットのコマンドである。払出コマンドは、送信シフトレジスタ２５０から受信シフトレジスタ７６０にシリアルで送信される。払出ＣＰＵ７００は、払出コマンドを正常に受信したと判断すると、アック信号を主制御基板２０に送信する。アック信号は、パラレルＩＦ部７３０からパラレルＩＦ部２３０にパラレルで送信される。図示は省略したが、パラレルＩＦ部７３０とパラレルＩＦ部２３０には複数のパラレルポートが備えられている。アック信号は１ビットの信号であり、パラレルＩＦ部７３０とパラレルＩＦ部２３０の間で、各々複数のパラレルポートのうち１ビット分のポートを利用して送受信される。

払出制御基板７０が主制御基板２０に送信するコマンドは、払出ＣＰＵ７００が検知するパチンコ機１０の動作状態を、主制御基板２０に通知するための動作状態コマンドである。払出コマンドは複数ビットのコマンドであり、動作状態コマンドには、例えば、遊技球が賞球ユニット内に十分ないことを示す球切れ情報と、カードユニット９０がパチンコ機１０に接続されていないことを示す情報と、主制御基板２０と払出制御基板７０の間でコマンドを正常に送受信できないことを示す情報が含まれる。動作状態コマンドは、送信シフトレジスタ７５０から受信シフトレジスタ２６０にシリアルで送信される。主ＣＰＵ２００は、動作状態コマンドを正常に受信したと判断すると、アック信号を払出制御基板７０に送信する。アック信号は１ビットの信号であり、パラレルＩＦ部２３０とパラレルＩＦ部７３０の間で、各々複数のパラレルポートのうち１ビット分のポートを利用して送受信される。

次に、主ＣＰＵ２００に内蔵されているノイズ除去部２９０、シリパラＩＦチップ２１５に内蔵されているノイズ除去部２９８、払出ＣＰＵ７００に内蔵されているノイズ除去部７１２およびシリパラＩＦチップ７２０に集積（内蔵）されているノイズ除去部７９０について説明する。ノイズ除去部２９０，２９８，７１２，７９０は、シフトレジスタ群を中心として構成されている。このシフトレジスタ群はフリップフロップ回路を多段に接続して構成されており、ノイズ除去部２９０，７１２は３段のフリップフロップ回路によりシフトレジスタ群が構成され、ノイズ除去部２９８，７１２は１０段のリップフロップ回路によりシフトレジスタ群が構成されている。

ノイズ除去部２９０は、３段のフリップフロップ回路によりシフトレジスタ群が構成されているが、これは、主ＣＰＵ２００の図示しない複数の外部端子のうち、所定の外部端子をショートピン（「ジャンパーピン」ともいう。）によりグランドに電気的に接続することによって設定している。例えば、５段のフリップフロップ回路によりシフトレジスタ群を構成するときには所定の外部端子をショートピンによりグランドに電気的に接続することによって設定することができ、１０段のフリップフロップ回路によりシフトレジスタ群を構成するときには所定の外部端子をショートピンによりグランドに電気的に接続することによって設定することができる。ノイズ除去部７１２も３段のフリップフロップ回路によりシフトレジスタ群が構成されているが、ノイズ除去部２９０と同様に、払出ＣＰＵ７００の図示しない複数の外部端子のうち、所定の外部端子をショートピンによりグランドに電気的に接続することによって設定している。例えば、５段のフリップフロップ回路によりシフトレジスタ群を構成するときには所定の外部端子をショートピンによりグランドに電気的に接続することによって設定することができ、１０段のフリップフロップ回路によりシフトレジスタ群を構成するときには所定の外部端子をショートピンによりグランドに電気的に接続することによって設定することができる。

このように、主ＣＰＵ２００および払出ＣＰＵ７００は、所定の外部端子をショートピンによりグランドに電気的に接続することによってフリップフロップ回路の段数を択一的に設定することできる。これにより、例えば主ＣＰＵ２００および払出ＣＰＵ７００に、フリップフロップ回路の段数を択一的に設定する専用レジスタを設けてプログラムによりその段数を変更するタイプのＣＰＵでは、ノイズの影響を受けるとその専用レジスタの値が突然変化したりするが、本実施形態のように、所定の外部端子をショートピンによりグランドに電気的に接続するタイプのＣＰＵ（主ＣＰＵ２００および払出ＣＰＵ７００）では、ノイズの影響に強く、そのノイズの影響を気にすることなくフリップフロップ回路の段数を択一的に設定することができる。

なお、シリパラＩＦチップ２１５，７２０は、主ＣＰＵ２００および払出ＣＰＵ７００と異なり、フリップフロップ回路の段数を設定できる外部端子はなく、本実施形態ではシフトレジスタ群のフリップフロップ回路の段数が１０段と固定されている。

ノイズ除去部２１０，２９８，７１２，７９０は、同一のフリップフロップ回路により構成されており、その動作も同一である。ここでは、その構成および動作の一例としてシリパラＩＦチップ７２０に内蔵されているノイズ除去部７９０について説明する。図７は主ＣＰＵ２００側のノイズ除去部２９０および払出ＣＰＵ７００側のノイズ除去部７９０の回路構成の一例を示す概略構成図であり、図８はノイズ除去部７９０の動作を示すタイミングチャートである。

シフトレジスタ群７９０ａのＣＫ端子には図６に示した発振器７９２からのクロック信号ＣＬＫｂが入力され、シフトレジスタ群７９０ａのＡ端子には図６に示したパワーオンリセット回路７９４からのリセット信号ＲＳＴｂがインバータ７９０ｂを介してその論理が反転され、この反転リセット信号ＲＳＴｂが入力されている。シフトレジスタ群７９０ａは、Ａ端子に入力された反転リセット信号ＲＳＴｂを、クロック信号ＣＬＫｂが入力されるごとにデータとして取り込む。そしてこの取り込んだデータは、クロック信号ＣＬＫｂが入力されるごとに隣接するフリップフロップ回路に１つずつ移動して出力端子から信号を出力する。これによって、移動したデータに基づいてフリップフロップ回路の出力端子であるＱ₀端子、Ｑ₁端子、・・・、そしてＱ₉から順に信号が出力される。具体的には、Ｑ₁端子はＱ₀端子より反転リセット信号ＲＳＴｂの１クロック分遅れて出力され、Ｑ₂端子はＱ₁端子より反転リセット信号ＲＳＴｂの１クロック分遅れて出力され、・・・、Ｑ₉端子はＱ₈端子より反転リセット信号ＲＳＴｂの１クロック分遅れて出力される。このように、Ｑ₉端子はＱ₀端子から反転リセット信号ＲＳＴｂの１０クロック分遅れて信号を出力する。

Ｑ₀端子〜Ｑ₉端子から出力された信号はアンド回路７９０ｃに入力され、これらの信号からアンド回路７９０ｃは論理積をとる。この演算結果はインバータ７９０ｄを介して論理が反転され（図中、Ｘ点）、リセット信号ＲＳＴｂ’としてシリアルＩＦ部７２２およびパラレルＩＦ部７３０に出力される。なお、インバータ７９０ｄで論理が反転されることでノイズ除去部７９０に入力されたリセット信号ＲＳＴｂの論理に戻る。

次に、リセット信号ＲＳＴｂが入力された状態におけるノイズ除去部７９０の動作について説明する。シフトレジスタ群７９０ａは、図８に示すように、ＣＫ端子にクロック信号ＣＬＫｂが入力されると、Ａ端子に入力される反転リセット信号ＲＳＴｂをデータとして取り込み始める（タイミングｔ０）。次のクロック信号ＣＬＫｂの立ち上がり（「アップエッジ」という。）で取り込んだデータに基づいてＱ₀端子から信号をアンド回路７９０ｃに出力する（タイミングｔ１）。続いて次のアップエッジでＱ₀端子を有するフリップフロップ回路からＱ₁端子を有するフリップフロップ回路にデータを移動し、この移動したデータに基づいてＱ₁端子から信号をアンド回路７９０ｃに出力する（タイミングｔ２）。またこのタイミングｔ２でもＱ₀端子を有するフリップフロップ回路がＡ端子に入力される反転リセット信号ＲＳＴｂをデータとして取り込み、この取り込んだデータに基づいてＱ₀端子から信号をアンド回路７９０ｃに出力する。

続いて次のアップエッジでＱ₁端子を有するフリップフロップ回路からＱ₂端子を有するフリップフロップ回路にデータを移動し、この移動したデータに基づいてＱ₂端子から信号をアンド回路７９０ｃに出力する（タイミングｔ３）。またこのタイミングｔ３でもＱ₀端子を有するフリップフロップ回路からＱ₁端子を有するフリップフロップ回路にデータを移動し、この移動したデータに基づいてＱ₁端子から信号をアンド回路７９０ｃに出力する。またＱ₀端子を有するフリップフロップ回路は、Ａ端子に入力される反転リセット信号ＲＳＴｂをデータとして取り込み、この取り込んだデータに基づいてＱ₀端子から信号をアンド回路７９０ｃに出力する。

その後、クロック信号ＣＬＫｂによるアップエッジが続いて、タイミングｔ１でＱ₀端子から信号が出力されてから１０回目のアップエッジでＱ₈端子を有するフリップフロップ回路からＱ₉端子を有するフリップフロップ回路にデータを移動し、この移動したデータに基づいてＱ₉端子から信号をアンド回路７９０ｃに出力する。タイミングｔ０から反転リセット信号ＲＳＴｂがＡ端子に入力された状態であるためＱ₀端子〜Ｑ₉端子から出力された信号によって演算結果が初めて真となってインバータ７９０ｃに出力される。そして、このインバータ７９０ｃでは、入力された信号の論理を反転し、Ｘ点でリセット信号ＲＳＴｂ’として図６に示した、シリアルＩＦ部７２２およびパラレルＩＦ部７３０に出力する（タイミングｔ４）。

このように、タイミングｔ１〜タイミングｔ４までの期間は反転クロック信号ＣＬＫｂの１０クロック分になっており、Ｑ₉端子はＱ₀端子から反転リセット信号ＲＳＴｂの１０クロック分遅れて信号を出力する。クロック信号ＣＬＫｂが８ＭＨｚであるときには、１クロックが０．１２５マイクロ秒（μｓ）となるため１０クロックで１．２５μｓとなる。つまり、少なくとも１０クロック分の信号がＡ端子に入力されないと、Ｘ点においてリセット信号ＲＳＴｂ’としてシリアルＩＦ部７２２およびパラレルＩＦ部７３０に出力されないようになっている。したがって、１μｓ幅までのノイズは、ノイズ除去部７９０で取り除くことができる。シリパラＩＦチップ２１５に内蔵されているノイズ除去部２９８も、上述したノイズ除去部７９０と同一の構成であり、その動作も同一であるため、１μｓ幅までのノイズは、ノイズ除去部２９８で取り除くことができる。

なお、払出ＣＰＵ７００に内蔵されているノイズ除去部７１２の動作は、タイミングｔ１〜ｔ３までの期間は反転クロック信号ＣＬＫｂの３クロック分になっており、Ｑ₂端子はＱ₀端子から反転リセット信号ＲＳＴａの３クロック分遅れて信号を出力する。クロック信号ＣＬＫｂが８ＭＨｚであるときには、１クロックが０．１２５μｓとなるため３クロックで０．３７５μｓとなる。つまり、少なくとも３クロック分の信号がＡ端子に入力されないと、Ｘ点においてリセット信号ＲＳＴｂ’として演算処理部７１０に出力されないようになっている。したがって、０．３７５μｓ幅までのノイズは、ノイズ除去部７１２で取り除くことができる。

このように、ノイズが払出制御基板７０に進入すると、そのノイズの影響を受けて、例えばリセット信号ＲＳＴｂのラインにノイズが乗ると、払出ＣＰＵ７００はシリパラＩＦチップ７２０より速くリセットがかかることとなる。つまりシリパラＩＦチップ７２０にリセットがかかるときには、払出ＣＰＵ７００に既にリセットがかかった状態となる。シリパラＩＦチップ７２０にリセットがかかるときには、必ず払出ＣＰＵ７００にリセットがかかっており、払出ＣＰＵ７００とシリパラＩＦチップ７２０とのＩＣ間では、つじつまが合わなくならないようになっている（払出ＣＰＵ７００はシリパラＩＦチップ７２０より速くリセットがかかり、シリパラＩＦチップ７２０より速く起動することによって、例えば払出ＣＰＵ７００が指令していない信号をシリパラＩＦチップ７２０から出力しないようになっている）。

特に、電源投入時（パワーオンリセット時）にレジスタの初期設定を行うものであると、つじつまが合わないどころか、遊技をできなくなるおそれがあるが、上述したように、必ず、払出ＣＰＵ７００がシリパラＩＦチップ７２０よりも速くリセットがかかるため、払出ＣＰＵ７００は初期設定プログラムを実行することで再度初期設定することができる。これにより、ノイズの影響によって払出ＣＰＵ７００およびシリパラＩＦチップ７２０にリセットがかかっても、払出ＣＰＵ７００とシリパラＩＦチップ７２０とのＩＣ間では、常につじつまが合った状態となるように、払出ＣＰＵ７００とシリパラＩＦチップ７２０が起動するため、ノイズの影響による遊技者への不利益を防止することができる。

主ＣＰＵ２００に内蔵されているノイズ除去部２９０も、上述したように、ノイズ除去部７１２と同一の構成であり、その動作も同一であるため、０．３７５μｓ幅までのノイズは、ノイズ除去部２９０で取り除くことができる。また、ノイズが主制御基板２０に進入すると、そのノイズの影響を受けて、例えばリセット信号ＲＳＴａのラインにノイズが乗ると、主ＣＰＵ２００はシリパラＩＦチップ２１５より速くリセットがかかることとなる。つまりシリパラＩＦチップ２１５にリセットがかかるときには、主ＣＰＵ２００に既にリセットがかかった状態となる。シリパラＩＦチップ２１５にリセットがかかるときには、必ず主ＣＰＵ２００にリセットがかかっており、主ＣＰＵ２００とシリパラＩＦチップ２１５とのＩＣ間では、つじつまが合わなくならないようになっている。これにより、ノイズの影響によって主ＣＰＵ２００およびシリパラＩＦチップ２１５にリセットがかかっても、主ＣＰＵ２００とシリパラＩＦチップ２１５とのＩＣ間では、常につじつまが合った状態となるように、主ＣＰＵ２００とシリパラＩＦチップ２１５が起動するため、ノイズの影響による遊技者への不利益を防止することができる。

Ｂ．パチンコ機１０の動作：
Ｂ−１．払出制御基板７０による払出定時割り込み処理：
パチンコ機１０の動作の一つとして、払出制御基板７０における払出定時割り込み処理について説明する。図９は、払出制御基板７０による払出定時割り込み処理を示すフローチャートである。払出定時割り込み処理は、払出制御基板７０の払出ＣＰＵ７００によって、所定の間隔（本実施形態では、１ミリセカンド（以下、ｍｓと表記））で繰り返し実行される。

払出制御基板７０の払出ＣＰＵ７００（演算処理部７１０）は、払出定時割り込み処理において種々の処理を実行する。本実施形態では、払出ＣＰＵ７００は、アック出力処理（ステップＳ１０）、ＣＲ通信処理（ステップＳ２０）、満タン・球切れチェック処理（ステップＳ３０）、コマンド受信処理（ステップＳ４０）、コマンド解析処理（ステップＳ５０）、払出処理（ステップＳ６０）、状態表示処理（ステップＳ７０）、コマンド送信処理（ステップＳ８０）の順に種々の処理を実行する。払出定時割り込み処理における各処理（ステップＳ１０〜Ｓ８０）は、遊技の進行状態に応じて処理内容が異なってくるため、完了までに要する時間が遊技の進行に応じて変動する。払出定時割り込み処理におけるアック出力処理（ステップＳ１０）の処理は、他の処理（ステップＳ２０〜Ｓ８０）の処理に優先し、本実施形態では、アック出力処理（ステップＳ１０）の処理は、払出定時割り込み処理の先頭で実行される。

アック出力処理（ステップＳ１０）は、主制御基板２０からコマンドを正常に受信した際に主制御基板２０に対してアック信号を出力するための処理である。アック出力処理（ステップＳ１０）の詳細は後述する。

ＣＲ通信処理（ステップＳ２０）は、カードユニット９０と間で遊技球の貸し出しに関するデータをやり取りするための処理である。満タン・球切れチェック処理（ステップＳ３０）は、下皿１９に貯留されている遊技球が満杯となっていないか、球タンク１７に貯留されている遊技球が空となっていないかを確認することによって、遊技球の払い出しに障害となる物理的な状態を検出するための処理である。

コマンド受信処理（ステップＳ４０）は、主制御基板２０から１バイト単位でシリアルで送信された払出コマンドを受信するための処理である。コマンド受信処理（ステップＳ４０）の詳細は後述する。コマンド解析処理（ステップＳ５０）は、コマンド受信処理（ステップＳ４０）にて受信された払出コマンドの内容を解析するための処理である。具体的には、コマンド解析処理（ステップＳ５０）では、払出コマンドが示す払い出し個数が正常値（例えば１個〜１５個）の範囲内であるか否か判断し、正常値の範囲内でなければ、遊技球の払い出しを行わないものとして、払出コマンドを無視する。払い出し個数が正常値の範囲内であれば、払出コマンドが示す払い出し個数を、払い出し個数バッファで記憶している総払い出し個数に加算する。払い出し個数バッファは、パチンコ機１０が払い出すべき遊技球の総数を記憶するバッファである。

払出処理（ステップＳ６０）は、遊技球の払い出しを実行するための処理である。払出処理（ステップＳ６０）において、ＣＲ通信処理（ステップＳ２０）にて得られた貸し出しの指示や、払い出し個数バッファの内容に応じて、払出ＣＰＵ７００は、図２に示した払出装置７６の払出駆動部７５に対して動作を指示するための払出信号を、図６に示したシリパラＩＦチップ７２０を介して出力する。本実施形態では、カードユニット９０や主制御基板２０から払い出しを要求された遊技球の個数に異常な変化があった場合や、満タン・球切れチェック処理（ステップＳ３０）にて物理的な障害が確認された場合には、払出ＣＰＵ７００は、遊技球の払い出しを一時的に停止する。

状態表示処理（ステップＳ７０）は、状態表示部７２に払出ＣＰＵ７００が検知するパチンコ機１０の動作状態を表示させるための処理である。本実施形態では、状態表示部７２における動作状態の表示は、各状態に対応する数字を表示することによって行われ、例えば、主制御基板２０と払出制御基板７０とのコマンドの送受信に異常が発生した場合には状態表示部７２に「０」が表示され、球タンク１７において球切れが発生した場合には状態表示部７２に「１」が表示され、カードユニット９０が払出制御基板７０に接続されていない場合には状態表示部７２に「７」が表示される。

コマンド送信処理（ステップＳ８０）は、払出制御基板７０から主制御基板２０に２バイト単位の動作状態コマンドを１バイト単位で送信するための処理である。コマンド送信処理の詳細は後述する。

Ｂ−２．払出定時割り込み処理におけるコマンド受信処理：
図１０は、払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。コマンド受信処理（ステップＳ４０）は、前述した通り、図９に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７００（演算処理部７１０）によって実行される。コマンド受信処理は、主制御基板２０からシリアルで送信された払出コマンドを受信するための処理である。

払出ＣＰＵ７００は、図１０に示したコマンド受信処理を開始すると、「受信データ有り信号ＤＦｂがハイレベル」であるか否か、すなわち、「受信バッファレジスタ７７０にデータが記憶されている場合」であるか否かを判断する（ステップＳ４１０）。ここで、コマンド受信処理において「受信データ有り信号ＤＦｂがハイレベル」であると判断される場合（ステップＳ４１０）には、主制御基板２０から払出制御基板７０に対して送信された２バイトの払出コマンドのうち、１バイト目が受信バッファレジスタ７７０に記憶された状態である。

「受信データ有り信号ＤＦｂがハイレベル」である場合（ステップＳ４１０）には、払出ＣＰＵ７００は、受信バッファレジスタ７７０に記憶されている払出コマンドの１バイト目を読み出す（ステップＳ４１２）。この払出コマンドの１バイト目を読み出すと、シリパラＩＦチップ７２０のシリアル管理部７８０は受信バッファレジスタ７７０に記憶された払出コマンドの１バイト目をクリアし、受信シフトレジスタ７６０に記憶されていた払出コマンドの２バイト目を受信バッファレジスタ７７０に受け渡す。

ステップＳ４１２に続けて払出ＣＰＵ７００は、受信バッファレジスタ７７０に記憶されている払出コマンドの２バイト目を読み出す（ステップＳ４２２）。この払出コマンドの２バイト目を読み出すと、シリパラＩＦチップ７２０のシリアル管理部７８０は受信バッファレジスタ７７０に記憶された払出コマンドの２バイト目をクリアする。

ステップＳ４２２に続けて払出ＣＰＵ７００は、ステップＳ４１２で読み出した払出コマンドの１バイト目と、ステップＳ４２２で読み出したコマンドの２バイト目とを照合して（ステップＳ４４０）、両者が整合するか否かを判断する（ステップＳ４４５）。本実施形態では、払出コマンドの２バイト目は、主制御基板２０において払出コマンドの１バイト目の各ビットを反転して生成されたデータである。読み出した払出コマンドの１バイト目と２バイト目とが整合する場合には（ステップＳ４４５）、払出ＣＰＵ７００は、主制御基板２０に対してアック信号を送信するためのアックフラグＦａをセットし（ステップＳ４５０）、コマンド送信処理を終了する。アックフラグＦａは、前述したアック出力処理（ステップＳ１０）において用いられ、払出ＣＰＵ７００に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。アックフラグＦａは、払出ＣＰＵ７００の起動時には「０」に設定されている。

一方、読み出したコマンドの１バイト目と２バイト目とが整合しない場合には（ステップＳ４４５）、払出ＣＰＵ７００は、アックフラグＦａをセットすることなくコマンド受信処理を終了する。これによって、払出コマンドが正常でない場合、アック信号は主制御基板２０に出力されず、主制御基板２０側では、アック信号が返信されないことにより払出コマンドの送信に異常が生じたことを判断することができる。

図１１は、コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。なお、説明の便宜上、図１１では、払出コマンドの１バイト目と２バイト目とのシリアルの送信時間のスケールは、払出ＣＰＵ７００（演算処理部７１０）の演算処理時間のスケールと比べ縮小されている。

図１０に示したコマンド受信処理にて、読み出し信号＃ＲＥｂの立ち下がりによって、「受信データ有り信号ＤＦｂがハイレベル」であると判断されると（図１０中のステップＳ４１０）、受信バッファレジスタ７７０からパラレルデータＲＤｂに払出コマンドの１バイト目が出力され、払出コマンドの１バイト目が、払出ＣＰＵ７００によって受信バッファレジスタ７７０から読み出される。この払出コマンドの１バイト目が読み出されると、受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ１１〜ｔｂ１２，図１０中のステップＳ４１２）。そして、受信シフトレジスタ７６０から受信バッファレジスタ７７０へと払出コマンドの２バイト目が受け渡されると、受信データ有り信号ＤＦｂはハイレベルとなる（タイミングｔｂ１３）。

その後、払出コマンドの２バイト目が、コマンドの１バイト目と同様にして受信バッファレジスタ７７０から読み出される。この払出コマンドの２バイト目が読み出されると、受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ２１〜ｔｂ２２，図１０中のステップＳ４２２）。

本実施形態では、シリパラＩＦチップ７２０の受信タイミング用クロックは、上述したように、送信レート（１２００ｂｐｓ）の１６倍である１９．２ｋＨｚに設定されている。またシリパラＩＦチップ７２０は、スタートビットＳＴ，払出コマンドの各データビットＤ０〜Ｄ７，ストップビットＳＰのビット毎に、それぞれ３回のサンプリングを行い、この３回のサンプリングで検出された値を多数決判定する。これによって、払出コマンド受信の信頼性の向上が図られている。

Ｂ−３．払出定時割り込み処理におけるアック出力処理：
図１２は、払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。アック出力処理（ステップＳ１０）は、前述した通り、図９に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７００（演算処理部７１０）によって実行される。

払出ＣＰＵ７００は、図１２に示したアック出力処理（ステップＳ１０）を開始すると、アックフラグＦａがセットされている場合には（ステップＳ１１０）、アック信号をシリパラＩＦチップ７２０のパラレルＩＦ部７３０を介して主制御基板２０に出力する（ステップＳ１２０）。その後、払出ＣＰＵ７００は、アックフラグＦａをリセットした後（ステップＳ１３０）、アック出力処理を終了する。アックフラグＦａがセットされていない場合には（ステップＳ１１０）、払出ＣＰＵ７００は、アック信号を出力せずにアック出力処理を終了する。

アックフラグＦａがセットされている場合とは、図１０に示したコマンド受信処理（ステップＳ４０）において、払出コマンドが正常に受信された際にアックフラグＦａがセットされた場合（図１０中のステップＳ４５０）である。図９に示したように、定時割り込み処理において、アック出力処理（ステップＳ１０）の処理は、コマンド受信処理（ステップＳ４０）の処理に優先して先に実行されるため、アックフラグＦａがセットされた際には、次回の定時割り込み処理におけるアック出力処理（ステップＳ１０）にてアック信号が出力されることとなる。

Ｂ−４．払出定時割り込み処理におけるコマンド送信処理：
図１３は、払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。コマンド送信処理（ステップＳ８０）は、前述した通り、図９に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７００（演算処理部７１０）によって実行される。コマンド送信処理は、動作状態コマンドを主制御基板２０にシリアルで送信するための処理である。

払出ＣＰＵ７００は、図１３に示したコマンド送信処理を開始すると、送信ジョブフラグＦｊの値を判断する（ステップＳ８１０）。送信ジョブフラグＦｊは、コマンド送信処理における状態を示すフラグであり、払出ＣＰＵ７００の起動時には「０」に設定されており、払出ＣＰＵ７００に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。

「送信ジョブフラグＦｊ＝０」の場合には、払出ＣＰＵ７００は、主制御基板２０に対して送信すべき動作状態コマンドを準備するためのコマンド準備処理（ステップＳ８１５）を実行する。コマンド準備処理では、払出ＣＰＵ７００は、シリパラＩＦチップ７２０の複数のポートに入力される各センサからの信号に基づいて、動作状態コマンドを送信する必要があると判断すると、該センサからの信号に基づいて動作状態コマンドの１バイト目を生成する。そして、送信ジョブフラグＦｊを「１」に設定した後、コマンド準備処理（ステップＳ８１５）を終了する。

「送信ジョブフラグＦｊ＝１」の場合には、払出ＣＰＵ７００は、主制御基板２０に対して２バイト単位の動作状態コマンドを出力するためのコマンド出力処理を実行し（ステップＳ８２０）、「送信ジョブフラグＦｊ＝２」の場合には、主制御基板２０からのアック信号を確認するためのアック待ち処理を実行する（ステップＳ８６０）。払出ＣＰＵ７００は、コマンド準備処理（ステップＳ８１５），コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）のいずれかを終了した後、コマンド送信処理（ステップＳ８０）を終了する。なお、コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）の詳細については後述する。

図１４は、コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。払出ＣＰＵ７００（演算処理部７１０）は、図１４に示すコマンド出力処理（ステップＳ８２０）を開始すると、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」であるか否か、すなわち、「送信バッファレジスタ７４０にデータが記憶されていない場合」かつ「送信シフトレジスタ７５０がシリアルでの送信中でない場合」であるか否かを判断する（ステップＳ８２２）。「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」である場合（ステップＳ８２２）には、払出ＣＰＵ７００は、動作状態コマンドの１バイト目の各ビットを反転して、すなわち、１バイト目のビットのうち、「０」であるビットを「１」とし、「１」であるビットを「０」として、動作状態コマンドの残りの下位１バイトである２バイト目を生成する（ステップＳ８３４）。本実施形態では、動作状態コマンドの１バイト目は、動作状態コマンドとしての実質的な意味を持つデータであり、動作状態コマンドの２バイト目は、主制御基板２０側で動作状態コマンドの正誤を判断するためのデータである。

そして、動作状態コマンドの２バイト目を生成した後（ステップＳ８３４）、動作状態コマンドの１バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４２）。その後、予め設定された書込待機期間Ｌｗａの待機を行った後（ステップＳ８４４）、生成した動作状態コマンドの２バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４６）。払出ＣＰＵ７００は、動作状態コマンドを出力した後（ステップＳ８４６）、送信ジョブフラグＦｊを「２」に設定し（ステップ８５０）、コマンド出力処理を終了する。

ここで、書込待機期間Ｌｗａは、送信バッファレジスタ７４０への動作状態コマンドの１バイト目の書き込みから、この１バイト目が送信シフトレジスタ７５０へと受け渡しされるまでの期間である送信レジスタ引渡期間Ｌｂｓよりも長い期間であり、その定時割り込み処理の終了までに２バイト目の書き込み処理（図１４のステップＳ８４６）を実行可能な十分な時間を残す期間であり、次の定時割り込み処理の開始まで長引くような期間ではない。また、書込待機期間Ｌｗａは、動作状態コマンドの１バイト目のシリアルでの送信が完了するまでの期間であるシリアル送信期間Ｌｓｃよりも短い期間であり、定時割り込み処理の間隔である１ｍｓよりも短い期間である。本実施形態では、書込待機期間Ｌｗａは、２．５マイクロセカンドに設定されている。なお、本実施形態のシリパラＩＦチップ７２０のハードウェア仕様による送信レジスタ引渡期間Ｌｂｓは、約１．２５マイクロセカンドである。また、２バイト目の書き込み処理（図１４のステップＳ８４６）に要する払出ＣＰＵ７００の演算処理時間が、シリパラＩＦチップ７２０の送信レジスタ引渡期間Ｌｂｓ以上である場合には、図１４に示したコマンド待機処理のソフトウェアによる待機処理（ステップＳ８４４）は不要である。

図１５は、コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。図１４に示したコマンド出力処理にて、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」であると判断され（図１４中のステップＳ８２２）、１バイト目の書き込みが実行される場合には（図１４中のステップＳ８４２）、パラレルデータＴＤｂに動作状態コマンドの１バイト目の出力が開始され（タイミングｔａ１）、その後、書き込み信号＃ＷＲｂの立ち下がりによって、送信バッファレジスタ７４０に動作状態コマンドの１バイト目が書き込まれる（タイミングｔａ２）

送信バッファレジスタ７４０は、書き込まれた動作状態コマンドの１バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされる。送信シフトレジスタ７５０は、送信バッファレジスタ７４０から受け取った動作状態コマンドの１バイト目をシリアルデータＤｂａに出力する。シリアル送信中のシリアルデータＤｂａには、スタートビットＳＴに続いて、コマンドの１ビット目Ｄ０から８ビット目Ｄ７までの各ビットが続き、最後にストップビットＳＰが出力される。このように、動作状態コマンドの１バイト目のシリアルでの送信が開始されると、シリアル送信中信号ＴＣｂはハイレベルとなる（タイミングｔａ３）。

動作状態コマンドの１バイト目の書き込み（タイミングｔａ２，図１４中のステップＳ８４２）から、書込待機期間Ｌｗａの待機を経た後（図１４中のステップＳ８４４）、動作状態コマンドの１バイト目と同様に、送信バッファレジスタ７４０に動作状態コマンドの２バイト目が書き込まれる（タイミングｔａ４，図１４中のステップＳ８４６）。この際、送信シフトレジスタ７５０は、動作状態コマンドの１バイト目をシリアルで送信中であり、動作状態コマンドの２バイト目を送信バッファレジスタ７４０から受け取ることができないため、送信バッファレジスタ７４０は、書き込まれた動作状態コマンドの２バイト目を記憶して保持し、送信バッファ空き信号ＴＥｂはローレベルとなる（タイミングｔａ４）。

その後、送信シフトレジスタ７５０による動作状態コマンドの１バイト目のシリアルでの送信が終了すると、送信バッファレジスタ７４０は、記憶する動作状態コマンドの２バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされ、送信バッファ空き信号ＴＥｂはハイレベルとなる（タイミングｔａ５）。その後、送信シフトレジスタ７５０は、動作状態コマンドの１バイト目と同様に、送信バッファレジスタ７４０から受け取った動作状態コマンドの２バイト目をシリアルデータＤｂａに出力する（タイミングｔａ６〜ｔａ７）。

本実施形態では、払出ＣＰＵ７００は、１ｍｓの間隔で定時割り込み処理を繰り返し実行するのに対し、シリパラＩＦチップ７２０は、１２００ｂｐｓ（Ｂｉｔ Ｐｅｒ Ｓｅｃｏｎｄ）の送信レートでシリアルでの送信を実行する。１２００ｂｐｓは、比較的安価なフォトカプラなどの、応答速度が低速の送受信素子を使用することができ、かつ、電気的ノイズの影響を受けない低速の通信速度である。シリアル送信における送信レートを１２００ｂｐｓとすると、電気的ノイズに対するコマンドの送信の信頼性を確保できる。送信レートが１２００ｂｐｓなので、本実施形態では、シリパラＩＦチップ７２０が２バイトの動作状態コマンドをシリアルで送信する時間は約１６．７ｍｓとなり、払出ＣＰＵ７００は、その間に定時割り込み処理を約１６回繰り返し実行することとなる。このように、払出ＣＰＵ７００は、送信バッファレジスタ７４０にコマンドを書き込んでしまえば、主制御基板２０に対する動作状態コマンドのシリアルでの送信をシリパラＩＦチップ７２０に任せることができる。つまり、払出ＣＰＵ７００は、シリアルでの送信中（送信バッファレジスタ７４０に動作状態コマンドが有る状態）であっても、制御処理を中断することなく実行することができる。

図１６は、コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。払出ＣＰＵ７００（演算処理部７１０）は、図１６に示すアック待ち処理を開始すると、パラレルＩＦ部７３０が主制御基板２０からのアック信号を検出したか否かを判断する（ステップＳ８６２）。アック信号を検出した場合には（ステップＳ８６２）、払出ＣＰＵ７００は、コマンドが主制御基板２０へと正常に送信されたと判断し（ステップＳ８７０）、送信ジョブフラグＦｊを「０」に設定し（ステップＳ８８０）、アック待ち処理を終了する。

一方、アック信号を検出しない場合には（ステップＳ８６２）、払出ＣＰＵ７００は、コマンドの書き込み（図１４中のステップＳ８４６）を終えてから所定の時間が経過したか否かを判断する（ステップＳ８６４）。この所定の時間は、主制御基板２０からのアック信号の返答を待つ時間であり、本実施形態では、１００ｍｓに設定されている。所定の時間が経過していない場合には（ステップＳ８６４）、払出ＣＰＵ７００は、そのままアック待ち処理を終了し、所定の時間が経過している場合には（ステップＳ８６４）、主制御基板２０へのコマンド送信がエラーであると判断し（ステップＳ８７５）、送信ジョブフラグＦｊを「０」に設定した後（ステップＳ８８０）、アック待ち処理を終了する。本実施形態では、払出ＣＰＵ７００は、動作状態コマンドの主制御基板２０への送信がエラーであると判断した場合には（ステップＳ８７５）、送信エラーとなった動作状態コマンドを再送する。

ところで、主ＣＰＵ２００が払出コマンドを払出制御基板７０に送信した場合も、上記と同様にアック待ち処理を実行する。なお、主ＣＰＵ２００は、アック待ち処理中に入賞口６１に遊技球が入賞した場合、払出コマンドを生成する必要がある。主ＣＰＵ２００は、アック待ち処理において、所定時間以上アック信号を受信せずに、払出コマンドの払出制御基板７０への送信がエラーであると判断した場合には、払出コマンドの再送に代えて、払出制御基板７０からアック信号が返ってくるか否かを再度確認するための確認コマンドを送信する。払出コマンドを再送すると、計２回送信された払出コマンドに基づき、払出制御基板７０が払出コマンド２回分の賞球を払い出す可能性があるためである。払出制御基板７０は、該確認コマンドを受信した場合は、主制御基板２０にアック信号を送信する。払出制御基板７０は、該確認コマンドを受信した場合は、動作状態コマンドを送信するものとしても良い。主ＣＰＵ２００は、アック信号を受信すると、次の払出コマンドを払出制御基板７０に送信する。

以上では、払出ＣＰＵ７００における定時割り込み処理について説明したが、主ＣＰＵ２００においても同様に定時割り込み処理を実行しており、該定時割り込み処理の中で、動作状態コマンドを受信する処理や、アック信号を送信する処理や、払出コマンドを送信する処理や、アック待ち処理を実行する。

なお、主制御基板２０が、払出制御基板７０に対して払出コマンドやアック信号を送信する動作は、払出ＣＰＵ７００に代えて演算処理部２１０、送信バッファレジスタ７４０に代えて送信バッファレジスタ２４０、送信シフトレジスタ７５０に代えて送信シフトレジスタ２５０、パラレルＩＦ部７３０に代えてパラレルＩＦ部２３０が、それぞれ上述した払出制御基板７０のアック出力処理（ステップＳ１０）やコマンド送信処理（ステップＳ８０）と同様の動作を行うことによって実現される。

また、主制御基板２０が、払出制御基板７０から動作状態コマンドやアック信号を受信する動作は、払出ＣＰＵ７００に代えて演算処理部２１０、受信シフトレジスタ７６０に代えて受信シフトレジスタ２６０、受信バッファレジスタ７７０に代えて受信バッファレジスタ２７０、パラレルＩＦ部７３０に代えてパラレルＩＦ部２３０が、それぞれ上述した払出制御基板７０のコマンド受信処理（ステップＳ４０）やアック待ち処理（ステップＳ８６０）と同様の動作を行うことによって実現される。

以上説明した本実施形態のパチンコ機１０によれば、主制御基板２０では、主ＣＰＵ２００、シリパラＩＦチップ２１５、パワーオンリセット回路２９４を備えており、主ＣＰＵ２００は種々の演算処理を行い、シリパラＩＦチップ２１５は外部とのシリアル通信およびパラレル通信を行い、パワーオンリセット回路２９４は主ＣＰＵ２００およびシリパラＩＦチップ２１５に共通リセット信号としてリセット信号ＲＳＴａを出力する。一方、払出制御基板７０では、払出ＣＰＵ７００、シリパラＩＦチップ７２０、パワーオンリセット回路７９４を備えており、払出ＣＰＵ７００は種々の演算処理を行い、シリパラＩＦチップ７２０は外部とのシリアル通信およびパラレル通信を行い、パワーオンリセット回路７９４は払出ＣＰＵ７００およびシリパラＩＦチップ７２０に共通リセット信号としてリセット信号ＲＳＴｂを出力する。

主制御基板２０には主ＣＰＵ２００およびシリパラＩＦチップ２１５に共通クロック信号としてクロック信号ＣＬＫａ（φａ）を出力する発振器２９２を備えている。主ＣＰＵ２００にはノイズ除去部２９０を備えており、このノイズ除去部２９０はリセット信号ＲＳＴａおよびクロック信号ＣＬＫａ（φａ）に基づいて、そのクロック信号ＣＬＫａ（φａ）が３クロック以上連続してそのリセット信号ＲＳＴａが入力された際に、主ＣＰＵ２００に起動をかける。つまり、主ＣＰＵ２００にリセットがかかり起動がかかることとなる。シリパラＩＦチップ２１５にはノイズ除去部２９８を備えており、このノイズ除去部２９８はリセット信号ＲＳＴａおよびクロック信号ＣＬＫａ（φａ）に基づいて、そのクロック信号ＣＬＫａ（φａ）が１０クロック以上連続してそのリセット信号ＲＳＴａが入力された際に、シリパラＩＦチップ２１５に起動をかける。つまり、シリパラＩＦチップ２１５にリセットがかかり起動がかかることとなる。

一方、払出制御基板７０には払出ＣＰＵ７００およびシリパラＩＦチップ７２０に共通クロック信号としてクロック信号ＣＬＫｂ（φｂ）を出力する発振器７９２を備えている。払出ＣＰＵ７００にはノイズ除去部７１２を備えており、このノイズ除去部７１２はリセット信号ＲＳＴｂおよびクロック信号ＣＬＫｂ（φｂ）に基づいて、そのクロック信号ＣＬＫｂ（φｂ）が３クロック以上連続してそのリセット信号ＲＳＴｂが入力された際に、払出ＣＰＵ７００に起動をかける。つまり、払出ＣＰＵ７００にリセットがかかり起動がかかることとなる。シリパラＩＦチップ７２０にはノイズ除去部７９０を備えており、このノイズ除去部７９０はリセット信号ＲＳＴｂおよびクロック信号ＣＬＫｂ（φｂ）に基づいて、そのクロック信号ＣＬＫｂ（φｂ）が１０クロック以上連続してそのリセット信号ＲＳＴｂが入力された際に、シリパラＩＦチップ７２０に起動をかける。つまり、シリパラＩＦチップ７２０にリセットがかかり起動がかかることとなる。

このように、ノイズが主制御基板２０または払出制御基板７０に進入すると、そのノイズの影響を受けて、例えば主制御基板２０のリセット信号ＲＳＴａのラインにノイズが乗ると、主ＣＰＵ２００はシリパラＩＦチップ２１５より速くリセットがかかることとなる。つまりシリパラＩＦチップ２１５にリセットがかかるときには、主ＣＰＵ２００に既にリセットがかかった状態となる。これにより、シリパラＩＦチップ２１５にリセットがかかるときには、必ず主ＣＰＵ２００にリセットがかかっており、主ＣＰＵ２００とシリパラＩＦチップ２１５とのＩＣ間では、つじつまが合わなくならないようになっている（主ＣＰＵ２００はシリパラＩＦチップ２１５より速くリセットがかかり、シリパラＩＦチップ２１５より速く起動することによって、例えば主ＣＰＵ２００が指令していない信号をシリパラＩＦチップ２１５から出力しないようになっている）。

電源投入時（パワーオンリセット時）にレジスタの初期設定を行うものであると、つじつまが合わないどころか、遊技をできなくなるおそれがあるが、上述したように、必ず、主ＣＰＵ２００がシリパラＩＦチップ２１５よりも速くリセットがかかるため、主ＣＰＵ２００は初期設定プログラムを実行することで再度初期設定することができる。これにより、ノイズの影響によって主ＣＰＵ２００およびシリパラＩＦチップ２１５にリセットがかかっても、主ＣＰＵ２００とシリパラＩＦチップ２１５とのＩＣ間では、常につじつまが合った状態となるように、主ＣＰＵ２００およびシリパラＩＦチップ２１５が起動するため、ノイズの影響による遊技者への不利益を防止することができる。

また、主ＣＰＵ２００および払出ＣＰＵ７００は、所定の外部端子をショートピンによりグランドに電気的に接続することによってフリップフロップ回路の段数を択一的に設定することできるため、ノイズの影響に強く、そのノイズの影響を気にすることなくフリップフロップ回路の段数を択一的に設定することができる。なお、例えば主ＣＰＵ２００および払出ＣＰＵ７００に、フリップフロップ回路の段数を択一的に設定する専用レジスタを設けてプログラムによりその段数を変更するタイプのＣＰＵでは、ノイズの影響を受けるとその専用レジスタの値が突然変化したりすることとなる。

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。

例えば、上述した実施形態では、パチンコ機１０を例にとって説明したが、本発明が適用できる遊技機はパチンコ機に限定されるものではなく、パチンコ機以外の遊技機、例えばスロットマシン又はパチンコ機とスロットマシンとを融合させた融合遊技機（遊技球を用いてスロット遊技を行うもの。）などにも適用することができる。

パチンコ機１０の全体構成を示す正面図である。 パチンコ機１０の背面構成を示す図である。 遊技球をパチンコ機１０内に誘導する各種誘導通路を示す図である。 遊技球をパチンコ機１０外に排出する各種排出通路を示す図である。 パチンコ機１０の電気的な概略構成を示すブロック図である。 主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。 主ＣＰＵ２００側のノイズ除去部２９０および払出ＣＰＵ７００側のノイズ除去部７９０の回路構成の一例を示す概略構成図である。 ノイズ除去部７９０の動作を示すタイミングチャートである。 払出制御基板７０による払出定時割り込み処理を示すフローチャートである。 払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。 コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。 払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。 払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。 コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。 コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。 コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。

符号の説明

１０…パチンコ機、１１…外枠、１２…内枠、１３…遊技盤、１４…ガラス枠、１５…ハンドル、１６…上皿、１６ａ…上皿用誘導通路、１６ｂ…球抜き排出通路、１６ｅ…抜き球排出通路、１６ｆ…セーフ球排出通路、１６ｇ…アウト球排出通路、１７…球タンク、１８…タンクレール、１９…下皿、１９ａ…下皿用誘導通路、２０…主制御基板（遊技機用制御基板）、３０…図柄制御基板、３５…ＬＣＤ、４０…サブ制御基板、４５…スピーカ、５５，５６，５７，５８，５９…電飾、６１…入賞口、６５…遊技球センサ、６６…遊技板駆動部、７０…払出制御基板（遊技機用制御基板）、７２…状態表示部、７５…払出駆動部、７６…払出装置、９０…カードユニット、２００…主ＣＰＵ（ＣＰＵ）、２１５…シリパラＩＦチップ（Ｉ／Ｏ）、２１０…演算処理部、２２０…シリアルＩＦ部、２３０…パラレルＩＦ部、２４０…送信バッファレジスタ、２５０…送信シフトレジスタ、２６０…受信シフトレジスタ、２７０…受信バッファレジスタ、２８０…シリアル管理部、２９０…ノイズ除去部（ＣＰＵ側起動回路）、２９２…発振器（共通発振回路）、２９４…パワーオンリセット回路（共通パワーオンリセット回路）、２９６…分周器、２９７…分周器、２９８…ノイズ除去部（Ｉ／Ｏ側起動回路）、７００…払出ＣＰＵ（ＣＰＵ）、７１０…演算処理部、７１２…ノイズ除去部（ＣＰＵ側起動回路）、７２０…シリパラＩＦチップ（Ｉ／Ｏ）、７２２…シリアルＩＦ部、７３０…パラレルＩＦ部、７４０…送信バッファレジスタ、７５０…送信シフトレジスタ、７６０…受信シフトレジスタ、７７０…受信バッファレジスタ、７８０…シリアル管理部、７９０…ノイズ除去部（Ｉ／Ｏ側起動回路）、７９２…発振器（共通発振回路）、７９４…パワーオンリセット回路（共通パワーオンリセット回路）、７９６…分周器、ＣＢｂ…セット信号、ＣＬＫａ…クロック信号、ＣＬＫｂ…クロック信号、ＲＳＴａ…リセット信号、ＲＳＴｂ…リセット信号、Ｆａ…アックフラグ、Ｆｊ…ジョブフラグ、Ｄａｂ…シリアルデータ、Ｄｂａ…シリアルデータ、Ｌｂｓ…送信レジスタ引渡期間、Ｌｓｃ…シリアル送信期間、Ｌｗａ…書込待機期間。

Claims (1)

1. 種々の演算処理を行うＣＰＵと、
   該ＣＰＵにより外部との信号の入出力制御が行われるＩ／Ｏと、
   前記ＣＰＵおよび前記Ｉ／Ｏに共通のリセット信号を出力する共通パワーオンリセット回路と、
   を備える遊技機用制御基板であって、
   該遊技機用制御基板には、
   前記ＣＰＵおよび前記Ｉ／Ｏに共通のシステムクロック信号を出力する共通発振回路
   を備え、
   前記ＣＰＵには、
   前記共通のリセット信号および前記共通のシステムクロックに基づいて、当該共通のシステムクロック信号が予め定めたＮクロック数以上連続して当該共通のリセット信号が入力された際に、当該ＣＰＵに起動をかけるＣＰＵ側起動回路
   を備え、
   前記Ｉ／Ｏには、
   前記共通のリセット信号および前記共通のシステムクロックに基づいて、当該共通のシステムクロック信号が予め定めたＭクロック数以上連続して当該共通のリセット信号が入力された際に、当該Ｉ／Ｏに起動をかけるＩ／Ｏ側起動回路
   を備え、
   前記予め定めたＭクロック数は、前記予め定めたＮクロック数より多いことを特徴とする遊技機用制御基板。
   
   

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