JP2006280474A - 遊技機における払出制御技術 - Google Patents

Abstract

【課題】 主制御基板と払出制御基板との間でコマンドを分割してシリアル転送する際におけるコマンド転送の信頼性を向上させることができる払出制御技術を提供する。
【解決手段】 払出制御基板７０は、主制御基板２０との間で２バイトのコマンドを１バイト単位に分割してシリアル転送し、払出制御基板７０の払出ＣＰＵ７１０は、定時割り込み処理において、コマンドの正常な受信に応じて主制御基板２０に対するアック信号を出力するアック出力処理（ステップＳ１０）を、完了までに要する時間が遊技の進行に応じて割り込み処理毎に変動する時間変動処理に優先して実行する。
【選択図】 図４

Description

本発明は、遊技機における払出制御技術に関し、詳しくは、遊技の進行を制御する主制御基板からシリアル転送されたコマンドに基づいて遊技球または遊技メダルの払出を制御する払出制御基板に関する。

近年、遊技機においては、信号線に不正な加工を施すことによって不正な払い出しが行われること（いわゆるゴト行為）を防止するため、主制御基板から払出制御基板に対するコマンドの転送をシリアル転送によって行うことが提案されている。遊技機には種々の電子機器が密集して搭載され、また、遊技球または遊技メダルとその通路との間の摩擦、遊技球同士の摩擦、帯電した人体との接触などによって静電気が発生することがある。これら電子機器の密集や静電気の発生に起因する電気的ノイズに対してコマンド転送の信頼性を確保するため、各基板間のコマンド転送の転送速度は、各基板における演算処理速度に比べて制限される。

従来、各基板間でシリアル転送されるコマンドのワード長が、一回のシリアル転送で転送可能なハードウェア構成上の容量を超える場合に、一回のシリアル転送で転送可能なワード長に、コマンドを分割してシリアル転送することが提案されている。下記特許文献１には、各基板間で、コマンドを分割してシリアル転送する遊技機が開示されている。

特開２００３−１１１９４１号公報

しかしながら、遊技機において特に信頼性が求められる遊技球や遊技メダルの払い出しに関するコマンド転送には、主制御基板と払出制御基板との間で正常にコマンド転送が行われたか否かの確認が重要であるにも拘らず、従来、十分な検討がなされていなかった。

本発明は、上記した課題を踏まえ、主制御基板との間でコマンドを分割してシリアル転送する際におけるコマンド転送の信頼性を向上させることができる払出制御技術を提供することを目的とする。

上記した課題を解決するため、本発明の払出制御基板は、遊技機に搭載され、遊技の進行を制御する主制御基板から１バイト単位でシリアル転送された２バイト単位のコマンドに基づいて遊技球または遊技メダルの払出を制御する払出制御基板であって、払出に関する割り込み処理を定時的に繰り返し実行する中央演算処理装置と、主制御基板とのデータのやり取りを行うインタフェース装置とを備え、インタフェース装置は、１バイトの記憶容量を有し、主制御基板からシリアル転送されたコマンドをパラレルデータに変換して記憶するシフトレジスタと、１バイトの記憶容量を有し、記憶状態がクリアである場合に、シフトレジスタに記憶されたコマンドを受け取って記憶するバッファレジスタと、中央演算処理装置から出力されるセット信号に応じて、バッファレジスタをクリアするバッファクリア部と、中央演算処理装置がコマンドを正常に受信した際に中央演算処理装置から出力される確認信号を主制御基板に転送する確認転送部とを備え、中央演算処理装置は、割り込み処理において、バッファレジスタに記憶されたコマンドを読み出し、バッファクリア部に対してセット信号を出力し、確認信号を出力するための確認フラグをセットするコマンド受信手段と、割り込み処理において、セットされた確認フラグに応じて、確認転送部に確認信号を出力する確認出力手段と、割り込み処理において、完了までに要する時間が遊技の進行に応じて変動する処理を実行する時間変動処理手段とを備え、一回の割り込み処理における確認出力手段の処理は、コマンド受信手段および時間変動処理手段の処理に優先することを特徴とする。なお、本発明の払出制御基板を備える遊技機は、パチンコ機やスロットマシンであっても良い。

本発明の払出制御基板によれば、払出制御基板側において、コマンドを受信してから確認信号（アック信号、ＡＣＫ信号）を出力するまでの期間が一定であるため、毎回同じタイミングで主制御基板に対する確認信号を確実に出力することができる。したがって、払出制御を滞らせることなくコマンド転送の正常性の確認を確実に実施することができる。その結果、主制御基板と払出制御基板との間でコマンドを分割してシリアル転送する際におけるコマンド転送の信頼性を向上させることができる。

上記の構成を有する本発明の払出制御基板は、以下の態様を採ることもできる。時間変動処理手段は、払出を実行する払出駆動部に対して動作を指示する処理を実行する払出手段を含み、一回の割り込み処理におけるコマンド受信手段の処理は、払出手段の処理に優先することとしても良い。これによって、払出制御基板においてコマンドを受信した割り込み処理の期間内に、払出駆動部に対してコマンドに応じた動作を迅速に指示することができる。

また、インタフェース装置は、バッファクリア部がバッファレジスタをクリアするのに応じて、バッファクリア部をリセットするバッファリセット部を備えても良い。これによって、払出制御基板の中央演算処理装置は、バッファクリア部に対してセット信号を出力した後に、リセット信号を出力する必要がないため、中央演算処理装置の処理を簡素化することができる。

また、確認出力手段は、確認転送部に確認信号が出力されるのに応じて、セットされた確認フラグをリセットする確認リセット手段を備えても良い。これによって、後続のコマンドを受信した際の確認信号の出力に備えることができる。

また、コマンド受信手段は、バッファレジスタに記憶されたコマンドを複数回読み取る読取手段と、複数回読み取ったコマンド同士が一致する場合に、該コマンドを正常に受信したと判断する一致検証手段とを備えても良い。これによって、バッファレジスタから中央演算処理装置へとコマンドが読み出される際に、ノイズなどの影響によって書き換えられてしまった異常なコマンドに基づいて処理が行われてしまうことを防止することができる。

なお、本発明の態様は、払出制御基板に限るものではなく、遊技機の払出制御基板を制御する制御方法や、遊技機の払出制御基板を制御するプログラム、払出制御基板を備える遊技機などの種々の態様に適用することができる。

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。

Ａ．パチンコ機１０の構成：
本発明の実施例の１つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。図１に示すように、パチンコ機１０は、パチンコ店のいわゆる島に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技板１３、遊技板１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技板１３に遊技球を発射するための遊技者による操作を受け付けるハンドル１５、パチンコ機１０の裏面に配置され払出用の遊技球を貯留する球タンク１７，遊技者に対して払い出された遊技球を貯留する下皿１９，プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット９０などを備える。

遊技板１３の中央部には、液晶ディスプレイ（Liquid Crystal Display、以下、ＬＣＤという）３５が設けられ、このＬＣＤ３５の下方には、遊技球の入賞を受け付ける入賞口６１が設けられている。この入賞口６１は、入賞した遊技球を検知する遊技球センサ６５、所定の場合に遊技球の導入経路を拡縮する遊技板駆動部６６を備える。パチンコ機１０は、発光ダイオード（Light Emitting Diode、ＬＥＤ）を有する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技板１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。

図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御基板２０と、主制御基板からのコマンドに基づいて遊技球の払出を制御する払出制御基板７０と、遊技進行に応じてＬＣＤ３５やスピーカ４５，電飾５５〜５９を用いた演出を制御するサブ制御基板４０と、ＬＣＤ３５における動画像表示を制御する図柄制御基板３０とを備える。払出制御基板７０は、遊技球の払い出しを実行する払出駆動部７５と、遊技球の払い出しに関する状態をＬＥＤによって外部に表示する状態表示部７２とに接続されている。これら各基板および払出駆動部７５，状態表示部７２は、図１に示した内枠１２の裏面（図示しない）に設けられている。

主制御基板２０，払出制御基板７０，サブ制御基板４０，図柄制御基板３０の各基板は、種々の演算処理を行うセントラルプロセッシングユニット（Central Processing Unit、中央演算処理装置、以下、ＣＰＵという），ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、ＲＯＭという），ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、ＲＡＭという）などの各基板に応じた電子部品が実装された回路基板である。

主制御基板２０と払出制御基板７０との間では、種々のコマンドがシリアル転送によって送信される。主制御基板２０と払出制御基板７０との間のコマンドは、２バイト単位で構成され、１バイト単位に分割してシリアル転送される。コマンドを正常に受信した基板は、コマンドを送信した基板に対して、正常にコマンドを受け取ったことを伝える確認信号であるＡＣＫ（アック、Acknowledge）信号を送信する。

主制御基板２０から払出制御基板７０に対する主なコマンドとしては、遊技球の払い出しに関するコマンドや、払出制御基板７０に動作状態を示すコマンドがある。遊技球の払い出しに関するコマンドとしては、例えば、遊技球の払い出し個数を指定するコマンドがある。払出制御基板７０から主制御基板２０に対する主なコマンドとしては、払出制御基板７０の動作状態を伝えるコマンドがある。なお、主制御基板２０および払出制御基板７０の電気的な構成の詳細については後述する。

主制御基板２０からサブ制御基板４０に対してや、サブ制御基板４０から図柄制御基板３０に対しては、それぞれ種々のコマンドがパラレル転送によって送信される。主制御基板２０からサブ制御基板４０に対する主なコマンドとしては、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示するコマンドがある。サブ制御基板４０から図柄制御基板３０に対する主なコマンドとしては、主制御基板２０からのコマンドに基づくＬＣＤ３５における動画像の表示態様を指示するコマンドがある。

図３は、主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。主制御基板２０は、主制御基板２０における種々の演算処理を行うＣＰＵとして、外部とのシリアル通信機能およびパラレル通信機能を有する主ＣＰＵ２００を備える。主ＣＰＵ２００には、演算処理を行う演算処理部２１０と、外部とのシリアル通信を行うシリアル転送部としてのシリアルＩＦ部２２０と、外部とのパラレル通信を行うパラレルＩＦ部２３０とが回路構成されている。払出制御基板７０とのコマンドのやり取りは、シリアルＩＦ部２２０を介して行われ、払出制御基板７０とのアック信号のやり取りは、パラレルＩＦ部２３０を介して行われる。

シリアルＩＦ部２２０は、演算処理部２１０からパラレルデータＴＤａを受け取り記憶する送信バッファレジスタ２４０と、送信バッファレジスタ２４０に記憶されたデータを受け取りシリアルデータＤａｂに変換して払出制御基板７０にシリアル転送する送信シフトレジスタ２５０と、払出制御基板７０からシリアルデータＤｂａを受け取り記憶する受信シフトレジスタ２６０と、受信シフトレジスタ２６０に記憶されたデータを受け取り演算処理部２１０によってパラレルデータＲＤａとして読み出し可能に記憶する受信バッファレジスタ２７０と、シリアルＩＦ部２２０における各部の動作状態を管理するシリアル管理部２８０とを備え、これらシリアルＩＦ部２２０の構成回路は１チップに集積されている。送信バッファレジスタ２４０，送信シフトレジスタ２５０，受信シフトレジスタ２６０，受信バッファレジスタ２７０は、それぞれ１バイトの記憶容量を有するレジスタである。

シリアル管理部２８０は、送信シフトレジスタ２５０および送信バッファレジスタ２４０に関して、送信シフトレジスタ２５０がシリアル転送中でない場合に、送信バッファレジスタ２４０から送信シフトレジスタ２５０へのデータの受け渡しを許可しデータが受け渡された後、送信バッファレジスタ２４０からデータを消去するように回路構成されている。

シリアル管理部２８０は、受信シフトレジスタ２６０および受信バッファレジスタ２７０に関して、受信バッファレジスタ２７０にデータが記憶されていない場合に、受信シフトレジスタ２６０から受信バッファレジスタ２７０へのデータの受け渡しを許可し、演算処理部２１０が受信バッファレジスタ２７０からパラレルデータＲＤａを読み出した後に、受信バッファレジスタ２７０からデータを消去するように回路構成されている。

なお、シリアルＩＦ部２２０によるシリアル転送の転送レートは、主ＣＰＵ２００を動作させるためのクロック信号を分周した信号に基づいて決定される。この転送レートを決定するクロック信号の分周比は、シリアルＩＦ部２２０に内蔵されたレジスタ（図示しない）の値によって設定することができる。

演算処理部２１０は、送信バッファレジスタ２４０に対して書き込み信号＃ＷＲａを立ち下げることによって、送信バッファレジスタ２４０へのパラレルデータＴＤａの書き込みを行い、受信バッファレジスタ２７０に対して読み出し信号＃ＲＥａを立ち下げることによって、受信バッファレジスタ２７０からのパラレルデータＲＤａの読み出しを行う。

演算処理部２１０は、シリアルＩＦ部２２０における種々の状態を示す信号を、シリアル管理部２８０から受ける。演算処理部２１０がシリアル管理部２８０から受ける信号としては、送信バッファレジスタ２４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥａと、送信シフトレジスタ２５０がシリアル転送中である際にハイレベルとされるシリアル転送中信号ＴＣａと、受信バッファレジスタ２７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦａとがある。

図３に示すように、払出制御基板７０は、払出制御基板７０における種々の演算処理を行う払出ＣＰＵ７１０と、外部とのシリアル通信およびパラレル通信を行う回路が形成されたシリパラＩＦチップ７２０とを備える。主制御基板２０とのコマンドおよびアック信号のやり取りは、シリパラＩＦチップ７２０を介して行われる。

シリパラＩＦチップ７２０は、払出ＣＰＵ７１０からパラレルデータＴＤｂを受け取り記憶する送信バッファレジスタ７４０と、送信バッファレジスタ７４０に記憶されたデータを受け取りシリアルデータＤｂａに変換して主制御基板２０にシリアル転送する送信シフトレジスタ７５０と、主制御基板２０からシリアルデータＤａｂを受け取り記憶する受信シフトレジスタ７６０と、受信シフトレジスタ７６０に記憶されたデータを受け取り払出ＣＰＵ７１０によってパラレルデータＲＤｂとして読み出し可能に記憶する受信バッファレジスタ７７０と、シリパラＩＦチップ７２０における各部の動作状態を管理するシリアル管理部７８０と、外部とのパラレル通信を行うパラレルＩＦ部７３０とを備え、これらシリパラＩＦチップの構成回路は１チップに集積されている。送信バッファレジスタ７４０，送信シフトレジスタ７５０，受信シフトレジスタ７６０，受信バッファレジスタ７７０は、それぞれ１バイトの記憶容量を有するレジスタである。パラレルＩＦ部７３０は、主制御基板２０に対するアック信号の転送を行うアック転送部として動作する。

シリアル管理部７８０は、受信バッファレジスタ７７０をクリアするために払出ＣＰＵ７１０から出力されるセット信号ＣＢｂを受けてセットされるクリアレジスタ７８２を備える。シリアル管理部７８０は、クリアレジスタ７８２がセットされた場合に、受信バッファレジスタ７７０からデータを消去し、受信バッファレジスタ７７０からデータがクリアされるのに応じて、クリアレジスタ７８２をリセットするように回路構成されている。シリアル管理部７８０は、受信バッファレジスタ７７０にデータが記憶されていない場合に、受信シフトレジスタ７６０から受信バッファレジスタ７７０へのデータの受け渡しを許可するようにも回路構成されている。

シリアル管理部７８０は、送信シフトレジスタ７５０および送信バッファレジスタ７４０に関して、送信シフトレジスタ７５０がシリアル転送中でない場合に、送信バッファレジスタ７４０から送信シフトレジスタ７５０へのデータの受け渡しを許可しデータが受け渡された後に、送信バッファレジスタ７４０からデータを消去するように回路構成されている。

なお、シリパラＩＦチップ７２０がシリアル転送されたコマンドをサンプリングするタイミングは、主制御基板２０の主ＣＰＵ２００を動作させるためのクロック信号を分周回路（図示しない）によって分周したサンプリングクロックに基づいて決定される。このサンプリングクロックを決定するクロック信号からの分周比は、分周回路がシリパラＩＦチップ７２０に内蔵される場合には、シリパラＩＦチップ７２０に内蔵されたレジスタ（図示しない）の値を変更することによって設定可能に構成しても良い。

払出ＣＰＵ７１０は、送信バッファレジスタ７４０に対して書き込み信号＃ＷＲｂを立ち下げることによって、送信バッファレジスタ７４０へのパラレルデータＴＤｂの書き込みを行い、受信バッファレジスタ７７０に対して読み出し信号＃ＲＥｂを立ち立ち下げることによって、受信バッファレジスタ７７０からのパラレルデータＲＤｂの読み出しを行う。

払出ＣＰＵ７１０は、シリパラＩＦチップ７２０における種々の状態を示す信号を、シリアル管理部７８０から受ける。払出ＣＰＵ７１０がシリアル管理部７８０から受ける信号としては、送信バッファレジスタ７４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥｂと、送信シフトレジスタ７５０がシリアル転送中である際にハイレベルとされるシリアル転送中信号ＴＣｂと、受信バッファレジスタ７７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦｂとがある。

Ｂ．パチンコ機１０の動作：
Ｂ−１．払出制御基板７０による払出定時割り込み処理：
パチンコ機１０の動作の一つとして、払出制御基板７０における払出定時割り込み処理について説明する。図４は、払出制御基板７０による払出定時割り込み処理を示すフローチャートである。払出定時割り込み処理は、払出制御基板７０の払出ＣＰＵ７１０によって、所定の間隔（本実施例では、１ミリセカンド（以下、ｍｓと表記））で繰り返し実行される。

払出制御基板７０の払出ＣＰＵ７１０は、払出定時割り込み処理において種々の処理を実行する。本実施例では、払出ＣＰＵ７１０は、アック出力処理（ステップＳ１０）、ＣＲ通信処理（ステップＳ２０）、満タン・球切れチェック処理（ステップＳ３０）、コマンド受信処理（ステップＳ４０）、コマンド解析処理（ステップＳ５０）、払出処理（ステップＳ６０）、状態表示処理（ステップＳ７０）、コマンド送信処理（ステップＳ８０）の順に種々の処理を実行する。払出定時割り込み処理における各処理（ステップＳ１０〜Ｓ８０）は、遊技の進行状態に応じて処理内容が異なってくるため、完了までに要する時間が遊技の進行に応じて変動する。払出定時割り込み処理におけるアック出力処理（ステップＳ１０）の処理は、他の処理（ステップＳ２０〜Ｓ８０）の処理に優先し、本実施例では、アック出力処理（ステップＳ１０）の処理は、払出定時割り込み処理の先頭で実行される。

アック出力処理（ステップＳ１０）は、主制御基板２０からコマンドを正常に受信した際に主制御基板２０に対してアック信号を出力するための処理である。アック出力処理（ステップＳ１０）の詳細は後述する。

ＣＲ通信処理（ステップＳ２０）は、カードユニット９０と間で遊技球の貸し出しに関するデータをやり取りするための処理である。満タン・球切れチェック処理（ステップＳ３０）は、下皿１９に貯留されている遊技球が満杯となっていないか、球タンク１７に貯留されている遊技球が空となっていないかを確認することによって、遊技球の払い出しに障害となる物理的な状態を検出するための処理である。

コマンド受信処理（ステップＳ４０）は、主制御基板２０から１バイト単位でシリアル転送されたコマンドを受信するための処理である。コマンド受信処理（ステップＳ４０）の詳細は後述する。コマンド解析処理（ステップＳ５０）は、コマンド受信処理（ステップＳ４０）にて受信されたコマンドの内容を解析するための処理である。

払出処理（ステップＳ６０）は、遊技球の払い出しを実行するための処理である。払出処理（ステップＳ６０）において、ＣＲ通信処理（ステップＳ２０）にて得られた貸し出しの指示や、コマンド解析処理（ステップＳ５０）にて解析されたコマンドの内容に応じて、払出ＣＰＵ７１０は、払出駆動部７５に対して動作を指示するための信号を出力する。本実施例では、カードユニット９０や主制御基板２０から払い出しを要求された遊技球の個数に異常な変化があった場合や、満タン・球切れチェック処理（ステップＳ３０）にて物理的な障害が確認された場合には、払出ＣＰＵ７１０は、遊技球の払い出しを一時的に停止する。

状態表示処理（ステップＳ７０）は、状態表示部７２に遊技球の払い出しに関する状態を表示させるための処理である。本実施例では、状態表示部７２における遊技球の払い出しに関する状態の表示は、各状態に対応する数字を表示することによって行われ、例えば、主制御基板２０と払出制御基板７０とのコマンド転送に異常が発生した場合には状態表示部７２に「０」が表示され、球タンク１７において球切れが発生した場合には状態表示部７２に「１」が表示され、カードユニット９０が払出制御基板７０に接続されていない場合には状態表示部７２に「７」が表示される。

コマンド送信処理（ステップＳ８０）は、払出制御基板７０から主制御基板２０に２バイト単位のコマンドを１バイト単位で送信するための処理である。コマンド送信処理の詳細は後述する。

Ｂ−２．払出定時割り込み処理におけるコマンド受信処理：
図５は、払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。コマンド受信処理（ステップＳ４０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。

払出ＣＰＵ７１０は、図５に示したコマンド受信処理を開始すると、「受信データ有り信号ＤＦｂがハイレベル」であるか否か、すなわち、「受信バッファレジスタ７７０にデータが記憶されている場合」であるか否かを判断する（ステップＳ４１０）。ここで、コマンド受信処理において「受信データ有り信号ＤＦｂがハイレベル」であると判断される場合（ステップＳ４１０）には、主制御基板２０から払出制御基板７０に対して送信された２バイトのコマンドのうち、コマンドの１バイト目が受信バッファレジスタ７７０に記憶された状態である。

「受信データ有り信号ＤＦｂがハイレベル」である場合（ステップＳ４１０）には、払出ＣＰＵ７１０は、受信バッファレジスタ７７０に記憶されているコマンドの１バイト目を読み出した後（ステップＳ４１２）、再び受信バッファレジスタ７７０に記憶されているコマンドの１バイト目を読み出す（ステップＳ４１４）。その後、払出ＣＰＵ７１０は、１回目に読み出したコマンドの１バイト目と、２回目に読み出したコマンドの１バイト目とを照合して（ステップＳ４１６）、両者が一致するか否かを判断する（ステップＳ４１８）。

読み出したコマンドの１バイト目が１回目と２回目とで一致する場合には（ステップＳ４１８）、払出ＣＰＵ７１０は、シリパラＩＦチップ７２０のクリアレジスタ７８２にセット信号を出力し、クリアレジスタ７８２のビットをセットする（ステップＳ４２０）。クリアレジスタ７８２がセットされることによって、シリパラＩＦチップ７２０のシリアル管理部７８０は、受信バッファレジスタ７７０に記憶されたコマンドの１バイト目をクリアし、受信シフトレジスタ７６０に記憶されていたコマンドの２バイト目が、受信バッファレジスタ７７０に受け渡される。その後、クリアレジスタ７８２は自動的にリセットされる。

払出ＣＰＵ７１０は、クリアレジスタ７８２をセットした後（ステップＳ４２０）、受信バッファレジスタ７７０に記憶されているコマンドの２バイト目を、コマンドの１バイト目と同様に、２回の読み出しの後に照合を行い（ステップＳ４２２，Ｓ４２４，Ｓ４２６）、１回目と２回目とが一致する場合には（ステップＳ４２８）、シリパラＩＦチップ７２０のクリアレジスタ７８２にセット信号ＣＢｂを出力し、クリアレジスタ７８２のビットをセットする（ステップＳ４３０）。これによって、シリパラＩＦチップ７２０のシリアル管理部７８０は、受信バッファレジスタ７７０に記憶されたコマンドの２バイト目をクリアする。

払出ＣＰＵ７１０は、クリアレジスタ７８２をセットした後（ステップＳ４３０）、読み出したコマンドの１バイト目と、読み出したコマンドの２バイト目とを照合して（ステップＳ４４０）、両者が整合するか否かを判断する（ステップＳ４４５）。本実施例では、コマンドの２バイト目は、主制御基板２０においてコマンドの１バイト目の各ビットを反転して生成されたデータである。読み出したコマンドの１バイト目と２バイト目とが整合する場合には（ステップＳ４４５）、払出ＣＰＵ７１０は、主制御基板２０に対してアック信号を送信するためのアックフラグＦａをセットし（ステップＳ４５０）、コマンド送信処理を終了する。アックフラグＦａは、前述したアック出力処理（ステップＳ１０）において用いられ、払出ＣＰＵ７１０に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。アックフラグＦａは、払出ＣＰＵ７１０の起動時には「０」に設定されている。

一方、読み出したコマンドの１バイト目または２バイト目が１回目と２回目とで一致しない場合には（ステップＳ４１８，Ｓ４２８）、払出ＣＰＵ７１０は、次回のコマンド受信に備え受信シフトレジスタ７６０および受信バッファレジスタ７７０に記憶されているコマンドをクリアするために、クリアレジスタ７８２のビットをセットした後（ステップＳ４９２，Ｓ４９４）、コマンド送信処理を終了する。また、読み出したコマンドの１バイト目と２バイト目とが整合しない場合にも（ステップＳ４４５）、払出ＣＰＵ７１０は、アックフラグＦａをセットすることなくコマンド送信処理を終了する。これによって、コマンドが正常でない場合、アック信号は主制御基板２０に出力されず、主制御基板２０側では、アック信号が返信されないことによりコマンド転送に異常が生じたことを判断することができる。

図６は、コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。なお、説明の便宜上、図６では、コマンドの１バイト目と２バイト目とのシリアル転送時間のスケールは、払出ＣＰＵ７１０の演算処理時間のスケールと比べ縮小されている。

図５に示したコマンド受信処理にて、読み出し信号＃ＲＥｂの立ち下がりによって、「受信データ有り信号ＤＦｂがハイレベル」であると判断されると（図５中のステップＳ４１０）、受信バッファレジスタ７７０からパラレルデータＲＤｂにコマンドの１バイト目が出力され、コマンドの１バイト目が、払出ＣＰＵ７１０によって受信バッファレジスタ７７０から読み出される（タイミングｔｂ１１〜ｔｂ１２，図５中のステップＳ４１２）。その後、更にコマンドの１バイト目が、１回目と同様にして読み出される（タイミングｔｂ１３〜ｔｂ１４，図５中のステップＳ４１４）。

コマンドの１バイト目の２回の読み出しが完了した後、クリアレジスタ７８２のセットに応じて受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ１５，図５中のステップＳ４２０）。その後、受信シフトレジスタ７６０から受信バッファレジスタ７７０へとコマンドの２バイト目が受け渡されると、受信データ有り信号ＤＦｂはハイレベルとなる（タイミングｔｂ１６）。

その後、コマンドの２バイト目が、コマンドの１バイト目と同様にして受信バッファレジスタ７７０から読み出される（タイミングｔｂ２１〜ｔｂ２４，図５中のステップＳ４２２，Ｓ４２４）。コマンドの２バイト目の読み出しが完了した後、クリアレジスタ７８２のセットに応じて受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ２５，図５中のステップＳ４３０）。

本実施例では、シリパラＩＦチップ７２０のサンプリングタイミングは、転送レート（１２００ｂｐｓ）の１６倍である１９．２キロヘルツ（ｋＨｚ）に設定されている。本実施例では、シリパラＩＦチップ７２０は、スタートビットＳＴ，コマンドの各データビットＤ０〜Ｄ７，ストップビットＳＰのビット毎に、それぞれ３回のサンプリングを行い、この３回のサンプリングで検出された値を多数決判定する。これによって、コマンド受信の信頼性の向上が図られている。

Ｂ−３．払出定時割り込み処理におけるアック出力処理：
図７は、払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。アック出力処理（ステップＳ１０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。

払出ＣＰＵ７１０は、図７に示したアック出力処理（ステップＳ１０）を開始すると、アックフラグＦａがセットされている場合には（ステップＳ１１０）、アック信号をシリパラＩＦチップ７２０のパラレルＩＦ部７３０を介して主制御基板２０に出力する（ステップＳ１２０）。その後、払出ＣＰＵ７１０は、アックフラグＦａをリセットした後（ステップＳ１３０）、アック出力処理を終了する。アックフラグＦａがセットされていない場合には（ステップＳ１１０）、払出ＣＰＵ７１０は、アック信号を出力せずにアック出力処理を終了する。

アックフラグＦａがセットされている場合とは、図５に示したコマンド受信処理（ステップＳ４０）において、コマンドが正常に受信された際にアックフラグＦａがセットされた場合（図５中のステップＳ４５０）である。図４に示したように、定時割り込み処理において、アック出力処理（ステップＳ１０）の処理は、コマンド受信処理（ステップＳ４０）の処理に優先して先に実行されるため、アックフラグＦａがセットされた際には、次回の定時割り込み処理におけるアック出力処理（ステップＳ１０）にてアック信号が出力されることとなる。

Ｂ−４．払出定時割り込み処理におけるコマンド送信処理：
図８は、払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。コマンド送信処理（ステップＳ８０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。

払出ＣＰＵ７１０は、図８に示したコマンド送信処理を開始すると、送信ジョブフラグＦｊの値を判断する（ステップＳ８１０）。送信ジョブフラグＦｊは、コマンド送信処理における状態を示すフラグであり、払出ＣＰＵ７１０の起動時には「０」に設定されており、払出ＣＰＵ７１０に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。

「送信ジョブフラグＦｊ＝０」の場合には、払出ＣＰＵ７１０は、主制御基板２０に対して送信すべきコマンドを準備するためのコマンド準備処理（ステップＳ８１５）を実行する。コマンド準備処理では、払出ＣＰＵ７１０は、コマンドを送信する必要があると判断すると、コマンドを送信するためのデータを用意し、送信ジョブフラグＦｊを「１」に設定した後、コマンド準備処理（ステップＳ８１５）を終了する。「送信ジョブフラグＦｊ＝１」の場合には、払出ＣＰＵ７１０は、主制御基板２０に対して２バイト単位のコマンドを出力するためのコマンド出力処理を実行し（ステップＳ８２０）、「送信ジョブフラグＦｊ＝２」の場合には、主制御基板２０からのアック信号を確認するためのアック待ち処理を実行する（ステップＳ８６０）。払出ＣＰＵ７１０は、コマンド準備処理（ステップＳ８１５），コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）のいずれかを終了した後、コマンド送信処理（ステップＳ８０）を終了する。なお、コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）の詳細については後述する。

図９は、コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。払出ＣＰＵ７１０は、図９に示すコマンド出力処理（ステップＳ８２０）を開始すると、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル転送中信号ＴＣｂがローレベル」であるか否か、すなわち、「送信バッファレジスタ７４０にデータが記憶されていない場合」かつ「送信シフトレジスタ７５０がシリアル転送中でない場合」であるか否かを判断する（ステップＳ８２２）。「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル転送中信号ＴＣｂがローレベル」である場合（ステップＳ８２２）には、払出ＣＰＵ７１０は、主制御基板２０に対するコマンドの１バイト目を生成する（ステップＳ８３２）。本実施例では、払出制御基板７０から主制御基板２０に対するコマンドは、遊技球の払い出しに関する動作状態や異常を通知するためのコマンドである。

コマンドの１バイト目を生成した後（ステップＳ８３２）、払出ＣＰＵ７１０は、生成した１バイト目の各ビットを反転して、すなわち、１バイト目のビットのうち、「０」であるビットを「１」とし、「１」であるビットを「０」として、コマンドの２バイト目を生成する（ステップＳ８３４）。本実施例では、コマンドの１バイト目は、コマンドとしての実質的な意味を持つデータであり、コマンドの２バイト目は、主制御基板２０側でコマンドの正誤を判断するためのデータである。

コマンドの２バイト目を生成した後（ステップＳ８３４）、払出ＣＰＵ７１０は、生成したコマンドの２バイトのうち上位１バイトである１バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４２）。その後、予め設定された書込待機期間Ｌｗａの待機を行った後（ステップＳ８４４）、生成したコマンドの残りの下位１バイトである２バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４６）。払出ＣＰＵ７１０は、コマンドを出力した後（ステップＳ８４６）、送信ジョブフラグＦｊを「２」に設定し（ステップ８５０）、コマンド出力処理を終了する。

ここで、書込待機期間Ｌｗａは、送信バッファレジスタ７４０へのコマンドの１バイト目の書き込みから、この１バイト目が送信シフトレジスタ７５０へと受け渡しされるまでの期間である送信レジスタ引渡期間Ｌｂｓよりも長い期間であり、その定時割り込み処理の終了までに２バイト目の書き込み処理（図９のステップＳ８４６）を実行可能な十分な時間を残す期間であり、次の定時割り込み処理の開始まで長引くような期間ではない。また、書込待機期間Ｌｗａは、コマンドの１バイト目のシリアル転送が完了するまでの期間であるシリアル転送期間Ｌｓｃよりも短い期間であり、定時割り込み処理の間隔である１ｍｓよりも短い期間である。本実施例では、書込待機期間Ｌｗａは、２．５マイクロセカンド（以下、μｓと表記）に設定されている。なお、本実施例のシリパラＩＦチップ７２０のハードウェア仕様による送信レジスタ引渡期間Ｌｂｓは、約１．２５μｓである。また、２バイト目の書き込み処理（図９のステップＳ８４６）に要する払出ＣＰＵ７１０の演算処理時間が、シリパラＩＦチップ７２０の送信レジスタ引渡期間Ｌｂｓ以上である場合には、図９に示したコマンド待機処理のソフトウェアによる待機処理（ステップＳ８４４）は不要である。

図１０は、コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。図９に示したコマンド出力処理にて、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル転送中信号ＴＣｂがローレベル」であると判断され（図９中のステップＳ８２２）、１バイト目の書き込みが実行される場合には（図９中のステップＳ８４２）、パラレルデータＴＤｂにコマンドの１バイト目の出力が開始され（タイミングｔａ１）、その後、書き込み信号＃ＷＲｂの立ち下がりによって、送信バッファレジスタ７４０にコマンドの１バイト目が書き込まれる（タイミングｔａ２）

送信バッファレジスタ７４０は、書き込まれたコマンドの１バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされる。送信シフトレジスタ７５０は、送信バッファレジスタ７４０から受け取ったコマンドの１バイト目をシリアルデータＤｂａに出力する。シリアル転送中のシリアルデータＤｂａには、スタートビットＳＴに続いて、コマンドの１ビット目Ｄ０から８ビット目Ｄ７までの各ビットが続き、最後にストップビットＳＰが出力される。このように、コマンドの１バイト目のシリアル転送が開始されると、シリアル転送中信号ＴＣｂはハイレベルとなる（タイミングｔａ３）。

コマンドの１バイト目の書き込み（タイミングｔａ２，図９中のステップＳ８４２）から、書込待機期間Ｌｗａの待機を経た後（図９中のステップＳ８４４）、コマンドの１バイト目と同様に、送信バッファレジスタ７４０にコマンドの２バイト目が書き込まれる（タイミングｔａ４，図９中のステップＳ８４６）。この際、送信シフトレジスタ７５０は、コマンドの１バイト目をシリアル転送中であり、コマンドの２バイト目を送信バッファレジスタ７４０から受け取ることができないため、送信バッファレジスタ７４０は、書き込まれたコマンドの２バイト目を記憶して保持し、送信バッファ空き信号ＴＥｂはローレベルとなる（タイミングｔａ４）。

その後、送信シフトレジスタ７５０によるコマンドの１バイト目のシリアル転送が終了すると、送信バッファレジスタ７４０は、記憶するコマンドの２バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされ、送信バッファ空き信号ＴＥｂはハイレベルとなる（タイミングｔａ５）。その後、送信シフトレジスタ７５０は、コマンドの１バイト目と同様に、送信バッファレジスタ７４０から受け取ったコマンドの２バイト目をシリアルデータＤｂａに出力する（タイミングｔａ６〜ｔａ７）。

本実施例では、払出ＣＰＵ７１０は、１ｍｓの間隔で定時割り込み処理を繰り返し実行するのに対し、シリパラＩＦチップ７２０は、１２００ｂｐｓ(Bit Per Second)の転送レートでシリアル転送を実行する。したがって、本実施例では、シリパラＩＦチップ７２０が２バイトのコマンドをシリアル転送する時間は約１６．７ｍｓとなり、払出ＣＰＵ７１０は、その間に定時割り込み処理を約１６回繰り返し実行することとなる。このように、払出ＣＰＵ７１０は、送信バッファレジスタ７４０にコマンドを書き込んでしまえば、主制御基板２０に対するコマンドのシリアル転送をシリパラＩＦチップ７２０に任せることができる。つまり、払出ＣＰＵ７１０は、シリアル転送中（送信バッファレジスタ７４０にコマンドが有る状態）であっても、制御処理を中断することなく実行することができる。なお、シリアル転送における１２００ｂｐｓの転送レートは、電気的ノイズに対するコマンド転送の信頼性を確保可能な転送レートであり、また、比較的安価なフォトカプラを用いてアイソレーションしてシリアル転送することが可能な転送レートである。

図１１は、コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。払出ＣＰＵ７１０は、図１１に示すアック待ち処理を開始すると、パラレルＩＦ部７３０が主制御基板２０からのアック信号を検出したか否かを判断する（ステップＳ８６２）。アック信号を検出した場合には（ステップＳ８６２）、払出ＣＰＵ７１０は、コマンドが主制御基板２０へと正常に送信されたと判断し（ステップＳ８７０）、送信ジョブフラグＦｊを「０」に設定し（ステップＳ８８０）、アック待ち処理を終了する。

一方、アック信号を検出しない場合には（ステップＳ８６２）、払出ＣＰＵ７１０は、コマンドの書き込み（図９中のステップＳ８４６）を終えてから所定の時間が経過したか否かを判断する（ステップＳ８６４）。この所定の時間は、主制御基板２０からのアック信号の返答を待つ時間であり、本実施例では、１００ｍｓに設定されている。所定の時間が経過していない場合には（ステップＳ８６４）、払出ＣＰＵ７１０は、そのままアック待ち処理を終了し、所定の時間が経過している場合には（ステップＳ８６４）、主制御基板２０へのコマンド送信がエラーであると判断し（ステップＳ８７５）、送信ジョブフラグＦｊを「０」に設定した後（ステップＳ８８０）、アック待ち処理を終了する。本実施例では、払出ＣＰＵ７１０は、コマンドが主制御基板２０への送信がエラーであると判断した場合には（ステップＳ８７５）、送信エラーとなったコマンドを再送する。

なお、主制御基板２０が、払出制御基板７０に対してコマンドを送信する動作は、払出ＣＰＵ７１０に代えて演算処理部２１０、送信バッファレジスタ７４０に代えて送信バッファレジスタ２４０、送信シフトレジスタ７５０に代えて送信シフトレジスタ２５０が、それぞれ上述した払出制御基板７０のコマンド送信処理（ステップＳ８０）と同様の動作を行うことによって実現される。

以上説明した本発明の払出制御基板７０を備えるパチンコ機１０によれば、払出制御基板７０側において、コマンドを受信した払出定時割り込み処理（図４）の期間内に、コマンドに応じた対応を迅速に処理し、後続の払出定時割り込み処理において毎回同じタイミングで主制御基板２０に対するアック信号を確実に出力することができる。したがって、払出制御を滞らせることなくコマンド転送の正常性の確認を確実に実施することができる。その結果、主制御基板２０と払出制御基板７０との間でコマンドを分割してシリアル転送する際におけるコマンド転送の信頼性を向上させることができる。また、払出定時割り込み処理（図４）では、コマンド受信処理（ステップＳ４０）の後に払出処理（ステップＳ６０）を実行するため、払出制御基板７０においてコマンドを受信した払出割り込み処理の期間内に、払出駆動部７５に対してコマンドに応じた動作を迅速に指示することができる。

Ｃ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、本発明の適用は、複数の制御基板を備えた遊技機であれば良く、パチンコ機に限らず、アレンジボールやスロットマシンなどの遊技機にも適用することもできる。また、スロットマシンの場合には、遊技コインの払出を制御する払出基板に本発明を適用することができる。また、コマンドを正常に受信できなかった側の基板は、そのコマンドを送信した側の基板に対して、コマンドの再送を要求することとしても良い。この場合に、再送の要求は、シリアル転送で行うこととしても良いし、パラレル転送で行うこととしても良い。これによって、コマンド転送の信頼性を向上させることができる。

また、払出定時割り込み処理における種々の処理についての処理は、図４に示した実施例のものに限るものではなく、アック出力処理（ステップＳ１０）が、時間変動処理よりも優先して実行されるものであれば良い。例えば、完了までに要する時間が遊技の進行に応じて割り込み処理毎に一定である処理を、アック出力処理（ステップＳ１０）の前に実行することとしても良い。

また、送信側ＣＰＵが生成する２バイト以上のコマンドは、偶数バイトであることとしても良い。これによって、送信側ＣＰＵによる１回の定時割り込み処理あたり２バイト分のコマンドの格納を効率良く実行することができる。例えば、主制御基板２０や払出制御基板７０は、３バイトの指示コマンドと、その指示コマンドのチェックサムを算出した１バイトのチェックコマンドとから成る計４バイトのコマンドを一群のコマンドとして生成し、４バイトの一群のコマンドを２回分に分けて、２回の定時割り込み処理にて２バイト毎にシリアル転送することとしても良い。また、主制御基板２０や払出制御基板７０は、３バイトの指示コマンドと、１バイトのチェックコマンドとの各ビットを反転させた４バイトの反転コマンドも併せて、計８バイトのコマンドを一群のコマンドとして生成し、８バイトの一群のコマンドを４回に分けて、４回の定時割り込み処理にて２バイト毎にシリアル転送することとしても良い。

パチンコ機１０の全体構成を示す正面図である。 パチンコ機１０の電気的な概略構成を示すブロック図である。 主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。 払出制御基板７０による払出定時割り込み処理を示すフローチャートである。 払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。 コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。 払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。 払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。 コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。 コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。 コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。

符号の説明

１０…パチンコ機
１１…外枠
１２…内枠
１３…遊技板
１４…ガラス枠
１５…ハンドル
１７…球タンク
１９…下皿
２０…主制御基板
３０…図柄制御基板
３５…ＬＣＤ
４０…サブ制御基板
４５…スピーカ
５５，５６，５７，５８，５９…電飾
６１…入賞口
６５…遊技球センサ
６６…遊技板駆動部
７０…払出制御基板
７２…状態表示部
７５…払出駆動部
９０…カードユニット
２００…主ＣＰＵ
２１０…演算処理部
２２０…シリアルＩＦ部
２３０…パラレルＩＦ部
２４０…送信バッファレジスタ
２５０…送信シフトレジスタ
２６０…受信シフトレジスタ
２７０…受信バッファレジスタ
２８０…シリアル管理部
７１０…払出ＣＰＵ
７２０…シリパラＩＦチップ
７３０…パラレルＩＦ部
７４０…送信バッファレジスタ
７５０…送信シフトレジスタ
７６０…受信シフトレジスタ
７７０…受信バッファレジスタ
７８０…シリアル管理部
７８２…クリアレジスタ
ＣＢｂ…セット信号
Ｆａ…アックフラグ
Ｆｊ…ジョブフラグ
Ｄａｂ…シリアルデータ
Ｄｂａ…シリアルデータ
Ｌｂｓ…送信レジスタ引渡期間
Ｌｓｃ…シリアル転送期間
Ｌｗａ…書込待機期間

Claims (7)

1. 遊技機に搭載され、遊技の進行を制御する主制御基板から１バイト単位でシリアル転送された２バイト単位のコマンドに基づいて遊技球または遊技メダルの払出を制御する払出制御基板であって、
   前記払出に関する割り込み処理を定時的に繰り返し実行する中央演算処理装置と、
   前記主制御基板とのデータのやり取りを行うインタフェース装置と
   を備え、
   前記インタフェース装置は、
   １バイトの記憶容量を有し、前記主制御基板からシリアル転送されたコマンドをパラレルデータに変換して記憶するシフトレジスタと、
   １バイトの記憶容量を有し、記憶状態がクリアである場合に、前記シフトレジスタに記憶されたコマンドを受け取って記憶するバッファレジスタと、
   前記中央演算処理装置から出力されるセット信号に応じて、前記バッファレジスタをクリアするバッファクリア部と、
   前記中央演算処理装置が前記コマンドを正常に受信した際に前記中央演算処理装置から出力される確認信号を前記主制御基板に転送する確認転送部と
   を備え、
   前記中央演算処理装置は、
   前記割り込み処理において、前記バッファレジスタに記憶されたコマンドを読み出し、前記バッファクリア部に対して前記セット信号を出力し、前記確認信号を出力するための確認フラグをセットするコマンド受信手段と、
   前記割り込み処理において、前記セットされた確認フラグに応じて、前記確認転送部に前記確認信号を出力する確認出力手段と、
   前記割り込み処理において、完了までに要する時間が前記遊技の進行に応じて変動する処理を実行する時間変動処理手段と
   を備え、
   一回の前記割り込み処理における前記確認出力手段の処理は、前記コマンド受信手段および前記時間変動処理手段の処理に優先する
   払出制御基板。
2. 請求項１記載の払出制御基板であって、
   前記時間変動処理手段は、前記払出を実行する払出駆動部に対して動作を指示する処理を実行する払出手段を含み、
   一回の前記割り込み処理における前記コマンド受信手段の処理は、前記払出手段の処理に優先する
   払出制御基板。
3. 前記インタフェース装置は、前記バッファクリア部が前記バッファレジスタをクリアするのに応じて、前記バッファクリア部をリセットするバッファリセット部を備える請求項１または２記載の払出制御基板。
4. 前記確認出力手段は、前記確認転送部に前記確認信号が出力されるのに応じて、前記セットされた確認フラグをリセットする確認リセット手段を備える請求項１ないし３のいずれか記載の払出制御基板。
5. 請求項１ないし４のいずれか記載の払出制御基板であって、
   前記コマンド受信手段は、
   前記バッファレジスタに記憶されたコマンドを複数回読み取る読取手段と、
   前記複数回読み取ったコマンド同士が一致する場合に、該コマンドを正常に受信したと判断する一致検証手段と
   を備える払出制御基板。
6. 請求項１ないし５のいずれか記載の払出制御基板を備える遊技機。
7. 遊技の進行を制御する主制御基板と、前記主制御基板からの２バイト単位のコマンドに基づいて遊技球または遊技メダルの払出を制御する払出制御基板とを備える遊技機において、前記払出制御基板を制御する制御方法であって、
   前記主制御基板と前記払出制御装置との間は、前記コマンドを１バイト単位でシリアル転送しており、
   前記払出制御基板に設けられた中央演算処理装置は、前記主制御基板とのデータのやり取りをインタフェース装置を介して行い、前記払出に関する割り込み処理を定時的に繰り返し実行し、
   前記インタフェース装置は、
   １バイトの記憶容量を有するシフトレジスタに、前記主制御基板からシリアル転送されたコマンドをパラレルデータに変換して記憶し、
   １バイトの記憶容量を有するバッファレジスタの記憶状態がクリアである場合に、前記シフトレジスタに記憶されたコマンドを前記バッファレジスタに記憶し、
   前記中央演算処理装置から出力されるセット信号に応じて、前記バッファレジスタをクリアし、
   前記中央演算処理装置が前記コマンドを正常に受信した際に前記中央演算処理装置から出力される確認信号を前記主制御基板に転送し、
   前記制御方法は、
   前記割り込み処理において、前記バッファレジスタに記憶されたコマンドを読み出し、前記インタフェース装置に前記セット信号を出力し、前記確認信号を出力するための確認フラグをセットするコマンド受信工程と、
   前記割り込み処理において、前記セットされた確認フラグに応じて、前記インタフェース装置に前記確認信号を出力する確認出力工程と、
   前記割り込み処理において、完了までに要する時間が前記遊技の進行に応じて変動する処理を実行する時間変動処理工程と、
   を備え、
   一回の前記割り込み処理における前記確認出力工程の処理は、前記コマンド受信工程および前記時間変動処理工程の処理に優先する
   制御方法。

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