JP2007305896A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】単位面積当りの容量を大きく保持しながら、高い絶縁破壊耐性を有する容量素子を備える半導体装置及びその製造方法を提供する。
【解決手段】下部電極１０１、第１の絶縁膜よりなる誘電体膜１０２、及び上部電極１０３からなる容量素子を有する半導体装置であって、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａには、第１の絶縁膜とは異なる第２の絶縁膜１０４が形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、容量素子を有する半導体装置及びその製造方法に関するものである。

容量素子は、例えばメモリ又はアナログ信号処理用の半導体集積回路等に一般的に用いられており、特に誘電体膜としてシリコン窒化膜を用いた容量素子は、広く実用化されている。近年、容量素子の高信頼性を確保するために、容量素子に対して高い絶縁破壊耐性が要求されている。

そこで、容量素子の絶縁破壊耐性を改善させることを目的に、誘電体膜として多層化されたシリコン窒化膜を用いた容量素子を備える半導体装置が提案されている（例えば特許文献１参照）。

以下に、従来の半導体装置について、図７を参照しながら説明する。図７は、従来の半導体装置を構成する容量素子の構造について示す断面図である。

図７に示すように、半導体基板（図示せず）上には、下部電極７０１、誘電体膜７０２及び上部電極７０３が形成されており、誘電体膜７０２上には上部電極７０３を覆うように保護絶縁膜７０４が形成されている。ここで、図７に示すように、誘電体膜７０２は、高密度シリコン窒化膜７０２ａ、低ストレスシリコン窒化膜７０２ｂ及び高密度シリコン窒化膜７０２ｃが下から順に多層化されてなる誘電体膜である。

従来の半導体装置では、高密度シリコン窒化膜７０２ａ及び高密度シリコン窒化膜７０２ｃの密度が、低ストレスシリコン窒化膜７０２ｂの密度よりも大きく、このように、誘電体膜７０２における下部電極７０１及び上部電極７０３と接触する部分の密度が、誘電体膜７０２における下部電極７０１及び上部電極７０３と接触しない部分の密度よりも大きくなるように構成されている。

このような構成とすることにより、従来の半導体装置では、単位面積当りの容量を大きく保持しながら、容量素子の絶縁破壊耐性を改善させることができる。
特開平１０−２０００７０号公報

しかしながら、従来の半導体装置では以下に示す問題がある。

ここで、図７に示すように、上部電極７０３のサイズが下部電極７０１のサイズよりも小さい場合、半導体装置への電圧印加の際に第１に強い電場が印加される部分は、上部電極７０３における下部電極７０１と対向する面（すなわち、上部電極７０３の下面）のうちの角部である。また、上部電極７０３の該角部に続いて第２に強い電場が印加される部分は、上部電極７０３の下面のうちの周縁部である。

従来の半導体装置では、図７に示すように、上部電極７０３の下面がシリコン窒化膜（誘電体膜７０２）と接触しており、一般にシリコン窒化膜の絶縁破壊耐性はシリコン酸化膜の絶縁破壊耐性よりも低いので、従来の半導体装置では、上部電極の下面が例えばシリコン酸化膜と接触している場合と比較して、容量素子の絶縁破壊耐性が低くなるという問題がある。

このように、従来の半導体装置が有する構造では、誘電体膜７０２として多層化されたシリコン窒化膜を用いることにより、容量素子の絶縁破壊耐性の改善を図ることはできるが、上部電極の下面が例えばシリコン酸化膜に接触している場合と比較すると、容量素子の絶縁破壊耐性の改善は不充分である。

そこで、従来の半導体装置において、上部電極７０３の下面をシリコン酸化膜と接触させるために、誘電体膜７０２としてシリコン酸化膜を用いた場合、容量素子の絶縁破壊耐性の向上を図ることはできるが、一般にシリコン酸化膜の誘電率はシリコン窒化膜の誘電率よりも低いので、誘電体膜としてシリコン窒化膜を用いた場合と比較して、単位面積当りの容量が小さくなるという問題が発生する。

このように、従来の半導体装置が有する構造では、上部電極７０３の下面をシリコン酸化膜と接触させるには、誘電体膜７０２としてシリコン酸化膜を用いなければならない。これにより、容量素子の絶縁破壊耐性の改善を充分に図ることはできるが、誘電体膜７０２としてシリコン窒化膜を用いた場合と比較すると、単位面積当たりの容量が小さくなる。

前記に鑑み、本発明の目的は、単位面積当りの容量を大きく保持しながら、高い絶縁破壊耐性を有する容量素子を備える半導体装置及びその製造方法を提供することである。

ここで、半導体装置への電圧印加の際に強い電場が印加される部分は、上部電極及び下部電極のサイズに応じて異なる。そこで、本発明に係る半導体装置では、誘電体膜として高い誘電率を有する膜（例えばシリコン窒化膜等）を用いながら、上部電極及び下部電極のサイズに応じて、半導体装置への電圧印加の際に第１に強い電場が印加される部分（加えて、第２に強い電場が印加される部分）を、誘電体膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する膜（例えばシリコン酸化膜等）によって覆うように構成されている。このような構成とすることにより、単位面積当たりの容量を大きく保持しながら、高い絶縁破壊耐性を有する容量素子を備える半導体装置を実現することができる。

具体的には、前記の目的を達成するために、本発明に係る半導体装置は、下部電極、第１の絶縁膜よりなる誘電体膜、及び上部電極からなる容量素子を有する半導体装置であって、上部電極における下部電極と対向する面のうちの角部には、第１の絶縁膜とは異なる第２の絶縁膜が形成されていることを特徴とする。

本発明に係る半導体装置によると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第１に強い電場が印加される部分、すなわち上部電極における下部電極と対向する面のうちの角部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

本発明に係る半導体装置において、第２の絶縁膜は、上部電極における下部電極と対向する面のうちの周縁部に形成されていることが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第２に強い電場が印加される部分、すなわち上部電極における下部電極と対向する面のうちの周縁部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このように、第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を第２の絶縁膜によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

本発明に係る半導体装置において、第２の絶縁膜は、下部電極における上部電極と対向する面のうちの角部に更に形成されていることが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第１に強い電場が印加される部分、すなわち下部電極における上部電極と対向する面のうちの角部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

本発明に係る半導体装置において、第２の絶縁膜は、下部電極における上部電極と対向する面のうちの周縁部に形成されていることが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第２に強い電場が印加される部分、すなわち下部電極における上部電極と対向する面のうちの周縁部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このように、第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を第２の絶縁膜によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

本発明に係る半導体装置において、第２の絶縁膜の絶縁破壊耐性は、第１の絶縁膜の絶縁破壊耐性よりも高いことが好ましい。

このようにすると、半導体装置への電圧印加の際に強い電場が印加される部分を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。

本発明に係る半導体装置において、第２の絶縁膜の比誘電率εは、第１の絶縁膜の比誘電率εよりも低いことが好ましく、且つ第２の絶縁膜の臨界電場Ｅ_C は、第１の絶縁膜の臨界電場Ｅ_C よりも高いことが好ましく、すなわち第２の絶縁膜の比誘電率εと第２の絶縁膜の臨界電場Ｅ_C との積は、第１の絶縁膜の比誘電率εと第１の絶縁膜の臨界電場Ｅ_C との積よりも大きいことが好ましい。

このようにすると、半導体装置への電圧印加の際に強い電場が印加される部分を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。

前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に下部電極を形成する工程（ａ）と、下部電極上に第１の絶縁膜を形成する工程（ｂ）と、第１の絶縁膜上に上部電極を形成する工程（ｃ）と、第１の絶縁膜を選択的に除去することによって、上部電極における下部電極と対向する面のうちの角部を露出させる工程（ｄ）と、工程（ｄ）の後に、上部電極の角部を覆うように第２の絶縁膜を形成する工程（ｅ）とを備えることを特徴とする。

本発明に係る半導体装置の製造方法によると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第１に強い電場が印加される部分、すなわち上部電極における下部電極と対向する面のうちの角部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

本発明に係る半導体装置の製造方法において、工程（ｄ）は、上部電極における下部電極と対向する面のうちの周縁部を露出させる工程を含み、工程（ｅ）は、上部電極の周縁部を覆うように第２の絶縁膜を形成する工程を含むことが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第２に強い電場が印加される部分、すなわち上部電極における下部電極と対向する面のうちの周縁部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このように、第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を第２の絶縁膜によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の絶縁膜を選択的に除去することによって、下部電極における上部電極と対向する面のうちの角部を露出させる工程を更に含み、工程（ｅ）は、下部電極の角部を覆うように第２の絶縁膜を形成する工程を更に含むことが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第１に強い電場が印加される部分、すなわち下部電極における上部電極と対向する面のうちの角部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

本発明に係る半導体装置の製造方法において、工程（ｄ）は、下部電極における上部電極と対向する面のうちの周縁部を露出させる工程を含み、工程（ｅ）は、下部電極の周縁部を覆うように第２の絶縁膜を形成する工程を含むことが好ましい。

このようにすると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第２に強い電場が印加される部分、すなわち下部電極における上部電極と対向する面のうちの周縁部を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このように、第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を第２の絶縁膜によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

本発明に係る半導体装置の製造方法において、工程（ｄ）は、上部電極の上面の角部を露出させるマスクを用いた等方性エッチングによって行われる工程であることが好ましい。

このようにすると、例えば上部電極のサイズが下部電極のサイズよりも小さい場合、上部電極における下部電極と対向する面のうちの角部を露出させることができる。

また、このようにすると、例えば上部電極のサイズと下部電極のサイズとが等しい場合、上部電極における下部電極と対向する面のうちの角部に加えて、下部電極における上部電極と対向する面のうちの角部を露出させることができる。

本発明に係る半導体装置の製造方法において、工程（ｄ）は、上部電極をマスクに用いた等方性エッチングによって行われる工程であることが好ましい。

このようにすると、例えば上部電極のサイズが下部電極のサイズよりも小さい場合、上部電極における下部電極と対向する面のうちの周縁部を露出させることができる。

また、このようにすると、例えば上部電極のサイズと下部電極のサイズとが等しい場合、上部電極における下部電極と対向する面のうちの周縁部に加えて、下部電極における上部電極と対向する面のうちの周縁部を露出させることができる。

本発明に係る半導体装置及びその製造方法によると、誘電体膜として高い誘電率を有する第１の絶縁膜を用いながら、半導体装置への電圧印加の際に第１に強い電場が印加される部分（加えて第２に強い電場が印加される部分）を、第１の絶縁膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有する第２の絶縁膜によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性を向上させることができる。

以下に、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 及び(b) を参照しながら説明する。図１(a) は、本発明の第１の実施形態に係る半導体装置を構成する容量素子の構造について示す平面図であり、図１(b) は、容量素子の構造について示す断面図であって、具体的には図１(a) に示すＩｂ−Ｉｂ線における断面図である。

図１(b) に示すように、半導体基板（図示せず）上に、例えばシリコン酸化膜よりなる絶縁膜（図示せず）を介して、下部電極１０１、例えばシリコン窒化膜よりなる誘電体膜１０２、及び上部電極１０３が下から順に形成されている。半導体基板上には、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａ（図１(a) における点線の位置まで入り込んだ領域）を覆うように、例えばシリコン酸化膜よりなる保護絶縁膜１０４が形成されている。

本実施形態に係る半導体装置によると、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａ、すなわち半導体装置への電圧印加の際に第１に強い電場が印加される部分を、シリコン窒化膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜１０４によって覆うことができる。このため、従来のように上部電極１０３の角部Ａをシリコン窒化膜によって覆う場合と比較して、容量素子の絶縁破壊耐性を向上させることができる。

このように、本実施形態では、誘電体膜１０２として高い誘電率を有するシリコン窒化膜を用いながら、上部電極１０３の角部Ａを、高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜１０４によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

更には、本実施形態に係る半導体装置によると、従来では、高密度シリコン窒化膜７０２ａ、低ストレスシリコン窒化膜７０２ｂ及び高密度シリコン窒化膜７０２ｃが多層化されてなる誘電体膜７０２を用いることによって、容量素子の絶縁破壊耐性を向上させるのに対し、本実施形態では、半導体装置への電圧印加の際に第１に強い電場が印加される部分を高い絶縁破壊耐性を有するシリコン酸化膜によって覆うことによって、容量素子の絶縁破壊耐性を向上させることができるので、容量素子の絶縁破壊耐性をより簡便に向上させることができる。

ここで、誘電体膜として用いたシリコン窒化膜の絶縁破壊耐性と、保護絶縁膜として用いたシリコン酸化膜の絶縁破壊耐性とについて、以下に詳細に説明する。

例えば誘電体膜，保護絶縁膜の各臨界電場をＥ_Cd ，Ｅ_Ci とし、誘電体膜，保護絶縁膜の各比誘電率をε_d ，ε_i とし、真空中での電場をＥ₀ とすると、誘電体膜，保護絶縁膜中での各印加電場はＥ₀／ε_d ，Ｅ₀／ε_i で表される。

誘電体膜及び保護絶縁膜の各膜の絶縁破壊は、誘電体膜の場合、誘電体膜の印加電場Ｅ₀／ε_d が誘電体膜の臨界電場Ｅ_Cd よりも大きくなると絶縁破壊し、保護絶縁膜の場合、保護絶縁膜の印加電場Ｅ₀／ε_i が保護絶縁膜の臨界電場Ｅ_Ci よりも大きくなると絶縁破壊する。

したがって、誘電体膜及び保護絶縁膜の各膜のうちのどちらが先に絶縁破壊するかは、先に印加電場が臨界電場よりも大きくなった方が先に絶縁破壊する。すなわち、各膜での（臨界電場／印加電場）なる値を考えた場合、先に（臨界電場／印加電場）＜１になる方が先に絶縁破壊することになり、以下に示す[数１]で表される。

真空中での電場Ｅ₀ は誘電体膜及び保護絶縁膜のいずれも同値ゆえ、[数１]から分かるように、臨界電場と比誘電率との積の値が小さい方が先に絶縁破壊することになる。すなわち、誘電体膜のＥ_Cd ×ε_d の値及び保護絶縁膜のＥ_Ci ×ε_i の値のうちの小さい方が先に絶縁破壊することになる。

ここで、本実施形態のように、誘電体膜がシリコン窒化膜であって、保護絶縁膜がシリコン酸化膜である場合、シリコン窒化膜の臨界電場Ｅ_Cd ＝６×１０⁶ Ｖ／ｃｍ，シリコン酸化膜の臨界電場Ｅ_Ci ＝１×１０⁷ Ｖ／ｃｍ，シリコン窒化膜の比誘電率ε_d ＝６．５，シリコン酸化膜の比誘電率ε_i ＝４．２であるから、シリコン窒化膜のＥ_Cd ×ε_d がシリコン酸化膜のＥ_Ci ×ε_i よりも小さいので、シリコン窒化膜及びシリコン酸化膜の各膜に対して同じ電圧を印加した場合、シリコン窒化膜がシリコン酸化膜よりも先に絶縁破壊する、言い換えれば、シリコン酸化膜の絶縁破壊耐性はシリコン窒化膜の絶縁破壊耐性よりも高い。

このように、本実施形態では、半導体装置への電圧印加の際に第１に強い電場が印加される部分、すなわち上部電極１０３における下部電極１０１と対向する面のうちの角部Ａを、シリコン窒化膜（誘電体膜１０２）のＥ_Cd ×ε_d 値よりも大きいＥ_Ci ×ε_i 値を有するシリコン酸化膜（保護絶縁膜１０４）によって覆うので、上部電極１０３の角部Ａをシリコン窒化膜によって覆う場合と比較して、容量素子の絶縁破壊耐性の向上を図ることができる。

尚、本実施形態では、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａのみを、保護絶縁膜１０４によって覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

ここで、図１(b) に示すように、上部電極１０３のサイズが下部電極１０１のサイズよりも小さい場合、半導体装置への電圧印加の際に第１に強い電場が印加される部分は、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａである。また上部電極１０３の角部Ａに続いて第２に強い電場が印加される部分は、上部電極１０３における下部電極１０１と対向する面のうちの周縁部である。

そのため、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａを含む周縁部を保護絶縁膜１０４によって覆うことにより、本実施形態と比較して、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図２(a) 及び(b) を参照しながら説明する。図２(a) は、本発明の第２の実施形態に係る半導体装置を構成する容量素子の構造について示す平面図であり、図２(b) は、容量素子の構造について示す断面図であって、具体的には図２(a) に示すＩＩｂ−ＩＩｂ線における断面図である。

図２(b) に示すように、半導体基板（図示せず）上には、例えばシリコン酸化膜よりなる絶縁膜（図示せず）を介して、下部電極２０１、例えばシリコン窒化膜よりなる誘電体膜２０２、及び上部電極２０３が形成されている。半導体基板上には、上部電極２０３における下部電極２０１と対向する面のうちの周縁部Ｂ（図２(a) における点線の位置まで入り込んだ領域）を覆うように、例えばシリコン酸化膜よりなる保護絶縁膜２０４が形成されている。

ここで、前述の第１の実施形態と本実施形態との相違点は以下に示す点である。

第１に、前述の第１の実施形態では、図１(a) に示すように、上部電極１０３の形状は方形状であるのに対し、本実施形態では、図２(a) に示すように、上部電極２０３の形状は、方形状の角部が切り落とされた形状である。

これにより、本実施形態では、半導体装置への電圧印加の際に、上部電極２０３の角部に印加される電場を和らげる、すなわち上部電極２０３の角部に印加される電場を上部電極１０３の角部Ａに印加される電場よりも小さくすることができる。ここで、上部電極２０３の角部とは、方形状の角部が切り落とされた部分を意味する。

第２に、前述の第１の実施形態では、図１(b) に示すように、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａのみを保護絶縁膜１０４によって覆うのに対し、本実施形態では、図２(b) に示すように、上部電極２０３における下部電極２０１と対向する面のうちの角部を含む周縁部Ｂを保護絶縁膜２０４によって覆う。

これにより、本実施形態では、半導体装置への電圧印加の際に第１に強い電場が印加される部分だけでなく、第２に強い電場が印加される部分をも保護絶縁膜２０４によって覆うことができるので、容量素子の絶縁破壊耐性をより一層向上させることができる。更には、上部電極２０３の角部に印加される電場を和らげながら、上部電極２０３の周縁部Ｂを保護絶縁膜２０４によって覆うことができるので、容量素子の絶縁破壊耐性を効果的に向上させることができる。

本実施形態に係る半導体装置によると、誘電体膜２０２として高い誘電率を有するシリコン窒化膜を用いながら、上部電極２０３の周縁部Ｂをシリコン窒化膜よりなる誘電体膜２０２の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜２０４によって覆うことができる。このように、半導体装置への電圧印加の際に第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を保護絶縁膜２０４によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性をより一層向上させることができる。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について、図３(a) 及び(b) を参照しながら説明する。図３(a) は、本発明の第３の実施形態に係る半導体装置を構成する容量素子の構造について示す平面図であり、図３(b) は、容量素子の構造について示す断面図であって、具体的には図３(a) に示すＩＩＩｂ−ＩＩＩｂ線における断面図である。

図３(b) に示すように、半導体基板（図示せず）上には、例えばシリコン酸化膜よりなる絶縁膜を介して、下部電極３０１、例えばシリコン窒化膜よりなる誘電体膜３０２、及び上部電極３０３が形成されている。半導体基板上には、上部電極３０３における下部電極３０１と対向する面のうちの角部Ａに加えて下部電極３０１における上部電極３０３と対向する面のうちの角部Ａ’（図３(a) における点線の位置まで入り込んだ領域）を覆うように、例えばシリコン酸化膜よりなる保護絶縁膜３０４が形成されている。

ここで、前述の第１の実施形態と本実施形態との相違点は以下に示す点である。

前述の第１の実施形態では、上部電極１０３のサイズが下部電極１０１のサイズよりも小さいのに対し、本実施形態では、上部電極３０３のサイズと下部電極３０１のサイズとが等しい。

そのため、半導体装置の電圧印加の際に第１に強い電場が印加される部分は、前述の第１の実施形態では、上部電極１０３における下部電極１０１と対向する面のうちの角部Ａのみであるのに対し、本実施形態では、上部電極３０３における下部電極３０１と対向する面のうちの角部Ａに加えて下部電極３０１における上部電極３０３と対向する面のうちの角部Ａ’である。

このため、容量素子の絶縁破壊耐性を向上させることを目的に、前述の第１の実施形態では、上部電極１０３の角部Ａのみを覆うのに対し、本実施形態では、上部電極３０３の角部Ａに加えて下部電極３０１の角部Ａ’を覆う必要がある。

本実施形態に係る半導体装置よると、誘電体膜３０２として高い誘電率を有するシリコン窒化膜を用いながら、下部電極３０１の角部Ａ’及び上部電極３０３の角部Ａ、すなわち半導体装置への電圧印加の際に第１に強い電場が印加される部分を、シリコン窒化膜よりなる誘電体膜３０２の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜３０４によって覆うことができる。このため、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性を向上させることができる。

尚、本実施形態では、下部電極３０１の角部Ａ’及び上部電極３０３の角部Ａのみを、保護絶縁膜３０４によって覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

ここで、図３(b) に示すように、上部電極３０３のサイズと下部電極３０１のサイズとが等しい場合、半導体装置への電圧印加の際に第１に強い電場が印加される部分は、下部電極３０１における上部電極３０３と対向する面のうちの角部Ａ’及び上部電極３０３における下部電極３０１と対向する面のうちの角部Ａである。また下部電極３０１の角部Ａ’及び上部電極３０３の角部Ａに続いて第２に強い電場が印加される部分は、下部電極３０１における上部電極３０３と対向する面のうちの周縁部、及び上部電極３０３における下部電極３０１と対向する面のうちの周縁部である。

そのため、下部電極３０１における上部電極３０３と対向する面のうちの角部Ａ’を含む周縁部、及び上部電極３０３における下部電極３０１と対向する面のうちの角部Ａを含む周縁部を保護絶縁膜３０４によって覆うことにより、本実施形態と比較して、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置について、図４(a) 及び(b) を参照しながら説明する。図４(a) は、本発明の第４の実施形態に係る半導体装置を構成する容量素子の構造について示す平面図であり、図４(b) は、容量素子の構造について示す断面図であって、具体的には図４(a) に示すＩＶｂ−ＩＶｂ線に示す断面図である。

図４(b) に示すように、半導体基板（図示せず）上には、例えばシリコン酸化膜よりなる絶縁膜（図示せず）を介して、下部電極４０１、例えばシリコン窒化膜よりなる誘電体膜４０２、及び上部電極４０３が形成されている。半導体基板上には、下部電極４０１における上部電極４０３と対向する面のうちの周縁部Ｂ’及び上部電極４０３における下部電極４０１と対向する面のうちの周縁部Ｂ（図４(a) における点線の位置まで入り込んだ領域）を覆うように、例えばシリコン酸化膜よりなる保護絶縁膜４０４が形成されている。

ここで、前述の第３の実施形態と本実施形態との相違点は以下に示す点である。

第１に、前述の第３の実施形態では、図３(a) に示すように、上部電極３０３及び下部電極３０１の形状は方形状であるのに対し、本実施形態では、図４(a) に示すように、上部電極４０３及び下部電極４０１の形状は、方形状の角部が切り落とされた形状である。

これにより、本実施形態では、半導体装置への電圧印加の際に、上部電極４０３及び下部電極４０１の角部に印加される電場を和らげる、すなわち上部電極４０３の角部に印加される電場を上部電極３０３の角部Ａに印加される電場よりも小さくすると共に、下部電極４０１の角部に印加される電場を下部電極３０１の角部Ａ’に印加される電場よりも小さくすることができる。ここで、上部電極４０３の角部とは、方形状の角部が切り落とされた部分を意味し、同様に、下部電極４０１の角部とは、方形状の角部が切り落とされた部分を意味する。

第２に、前述の第３の実施形態では、図１(b) に示すように、下部電極３０１における上部電極３０３と対向する面のうちの角部Ａ’及び上部電極３０３における下部電極３０１と対向する面のうちの角部Ａのみを保護絶縁膜３０４によって覆うのに対し、本実施形態では、図２(b) に示すように、下部電極４０１における上部電極４０３と対向する面のうちの角部を含む周縁部Ｂ’及び上部電極４０３における下部電極４０１と対向する面のうちの角部を含む周縁部Ｂを保護絶縁膜４０４によって覆う。

これにより、本実施形態では、半導体装置への電圧印加の際に第１に強い電場が印加される部分だけでなく、第２に強い電場が印加される部分をも保護絶縁膜４０４によって覆うことができるので、容量素子の絶縁破壊耐性をより一層向上させることができる。更には、上部電極４０３及び下部電極４０１の角部に印加される電場を和らげながら、上部電極４０３の周縁部Ｂ及び下部電極４０１の周縁部Ｂ’を保護絶縁膜４０４によって覆うことができるので、容量素子の絶縁破壊耐性を効果的に向上させることができる。

本実施形態に係る半導体装置によると、誘電体膜４０２として高い誘電率を有するシリコン窒化膜を用いながら、下部電極４０１の周縁部Ｂ’及び上部電極４０３の周縁部Ｂをシリコン窒化膜よりなる誘電体膜４０２の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜４０４によって覆うことができる。このように、半導体装置への電圧印加の際に第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を保護絶縁膜４０４によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性をより一層向上させることができる。

（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体装置の製造方法について、図５(a) 〜(e) を参照しながら説明する。図５(a) 〜(e) は、本発明の第５の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。

まず、図５(a) に示すように、半導体基板（図示せず）上に、例えばシリコン酸化膜よりなる絶縁膜５００を介して、下部電極５０１を形成する。

次に、図５(b) に示すように、化学的気相法を用いて、下部電極５０１上に、例えばシリコン窒化膜よりなる誘電体膜５０２を堆積する。

次に、図５(c) に示すように、誘電体膜５０２上に、金属膜からなる導電体膜５０３ａを堆積する。

次に、図５(d) に示すように、電極パターン形状を有するレジスト（図示せず）をエッチングマスクに用いて導電体膜５０３ａをエッチングすることにより、パターン化された上部電極５０３を形成した後、該レジストを選択的に除去する。

次に、図５(e) に示すように、上部電極５０３上に、上部電極５０３の上面の角部を露出させるマスク（図示せず）を形成した後、該マスクを用いた等方性エッチングにより、誘電体膜５０２を選択的に除去する。これにより、上部電極５０３における下部電極５０１と対向する面のうちの角部Ａを露出させる。次に、化学的気相法を用いて、半導体基板上に、上部電極５０３における下部電極５０１と対向する面のうちの角部Ａを覆うように、例えばシリコン酸化膜よりなる保護絶縁膜５０４を堆積する。

本実施形態に係る半導体装置の製造方法によると、上部電極５０３における下部電極５０１と対向する面のうちの角部Ａ、すなわち半導体装置への電圧印加の際に第１に強い電場が印加される部分を、シリコン窒化膜の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜５０４によって覆うことができる。このため、従来のように上部電極５０３の角部Ａをシリコン窒化膜によって覆う場合と比較して、容量素子の絶縁破壊耐性を向上させることができる。

このように、本実施形態では、誘電体膜５０２として高い誘電率を有するシリコン窒化膜を用いながら、上部電極５０３の角部Ａを、高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜５０４によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上を図ることができる。

更には、本実施形態に係る半導体装置の製造方法によると、上部電極５０３の角部Ａの露出工程（図５(e) 参照）を行うことによって、露出工程後に行う保護絶縁膜５０４の堆積工程（図５(e) 参照）の際に、上部電極５０３の角部Ａを保護絶縁膜５０４によって覆うことができるので、高い絶縁破壊耐性を有する容量素子を備える半導体装置を簡便に製造することができる。

＜変形例＞
第５の実施形態では、上部電極５０３の上面の角部を露出させるマスクを用いた等方性エッチングにより、上部電極５０３における下部電極５０１と対向する面のうちの角部Ａを露出させることによって、上部電極５０３の角部Ａを保護絶縁膜５０４によって覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。以下に、変形例について簡単に説明する。

変形例では、上部電極５０３をマスクに用いた等方性エッチングにより、上部電極５０３における下部電極５０１と対向する面のうちの周縁部を露出させることによって、上部電極の該周縁部を保護絶縁膜５０４によって覆う。

ここで、上部電極５０３のサイズが下部電極５０１のサイズよりも小さい場合、半導体装置への電圧印加の際に上部電極の角部Ａに続いて強い電場が印加される部分は、上部電極５０３における下部電極５０１と対向する面のうちの周縁部である。そのため、変形例では、本発明の第５の実施形態と比較して、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

（第６の実施形態）
以下に、本発明の第６の実施形態に係る半導体装置の製造方法について、図６(a) 〜(e) を参照しながら説明する。図６(a) 〜(e) は、本発明の第６の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。

本実施形態と前述の第５の実施形態との相違点は、前述の第５の実施形態では、上部電極５０３のサイズと下部電極５０１のサイズとが異なるのに対し、本実施形態では、上部電極６０３のサイズと下部電極６０１のサイズとが等しい点であり、これにより、本実施形態では、上部電極６０３と下部電極６０１との双方に印加される電場を考慮する必要がある。

まず、図６(a) に示すように、半導体基板（図示せず）上に、例えばシリコン酸化膜よりなる絶縁膜６００を介して、金属膜からなる導電体膜６０１ａを堆積する。

次に、図６(b) に示すように、化学的気相法を用いて、導電体膜６０１ａ上に、例えばシリコン窒化膜よりなる誘電体膜６０２を堆積する。

次に、図６(c) に示すように、誘電体膜６０２上に、金属膜からなる導電体膜６０３ａを堆積する。

次に、図６(d) に示すように、電極パターン形状を有するレジスト（図示せず）をエッチングマスクに用いて導電体膜６０３ａ、誘電体膜６０２及び導電体膜６０１ａを順次エッチングすることにより、パターン化された上部電極６０３、誘電体膜６０２及び下部電極６０１を形成する。

次に、図６(e) に示すように、該レジストを選択的に除去した後、上部電極６０３をマスクに用いた等方性エッチングにより、誘電体膜６０２を選択的に除去する。これにより、上部電極６０３における下部電極６０１と対向する面のうちの周縁部Ｂ、及び下部電極６０１における上部電極６０３と対向する面のうちの周縁部Ｂ’を露出させる。次に、化学的気相法を用いて、半導体基板上に、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂを覆うように、例えばシリコン酸化膜よりなる保護絶縁膜６０４を堆積する。

本実施形態に係る半導体装置の製造方法によると、誘電体膜６０２として高い誘電率を有するシリコン窒化膜を用いながら、下部電極６０１周縁部Ｂ’及び上部電極６０３周縁部Ｂをシリコン窒化膜よりなる誘電体膜６０２の絶縁破壊耐性よりも高い絶縁破壊耐性を有するシリコン酸化膜よりなる保護絶縁膜６０４によって覆うことができる。このように、半導体装置への電圧印加の際に第１に強い電場が印加される部分に加えて第２に強い電場が印加される部分を保護絶縁膜６０４によって覆うことができるので、単位面積当たりの容量を大きく保持しながら、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

更には、本実施形態に係る半導体装置の製造方法によると、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂの露出工程（図６(e) 参照）を行うことによって、露出工程後に行う保護絶縁膜６０４の堆積工程（図６(e) 参照）の際に、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂを保護絶縁膜６０４によって覆うことができるので、高い絶縁破壊耐性を有する容量素子を備える半導体装置を簡便に製造することができる。

尚、本実施形態では、電極パターンを有するレジストを選択的に除去した後、上部電極６０３をマスクに用いた等方性エッチングにより、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂを露出させたが、本発明はこれに限定されるものではない。例えば、電極パターンを有するレジストをマスクに用いた等方性エッチングにより、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂを露出させた後、該レジストを選択的に除去しても良い。

＜変形例＞
第６の実施形態では、上部電極６０３をマスクに用いた等方性エッチングにより、下部電極６０１における上部電極６０３と対向する面のうちの周縁部Ｂ’及び上部電極６０３における下部電極６０１と対向する面のうちの周縁部Ｂを露出させることによって、下部電極６０１の周縁部Ｂ’及び上部電極６０３の周縁部Ｂを保護絶縁膜６０４によって覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。以下に、変形例について簡単に説明する。

変形例では、前述の第５の実施形態と同様に、上部電極６０３上に、上部電極６０３の上面のうちの角部を露出させるマスクを形成した後、該マスクを用いた等方性エッチングにより、下部電極６０１における上部電極６０３と対向する面のうちの角部及び上部電極６０３における下部電極６０１と対向する面のうちの角部を露出させることによって、下部電極６０１の該角部及び上部電極６０３の該角部のみを保護絶縁膜６０４によって覆う。

ここで、上部電極６０３のサイズと下部電極６０１のサイズとが等しい場合、半導体装置への電圧印加の際に下部電極６０１の周縁部Ｂ’において最も強い電場が印加される部分は角部であり、上部電極６０３の周縁部Ｂにおいて最も強い電場が印加される部分は角部である。そのため、変形例では、従来と比較して、容量素子の絶縁破壊耐性の向上をより一層図ることができる。

尚、第５の実施形態では上部電極５０３のサイズが下部電極５０１のサイズよりも小さい場合、及び第６の実施形態では上部電極６０３のサイズと下部電極６０１のサイズとが等しい場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

例えば上部電極のサイズが下部電極のサイズよりも大きい場合、半導体装置への電圧印加の際に第１に強い電場が印加される部分は、下部電極における上部電極と対向する面のうちの角部である。また、下部電極の該角部に続いて第２に強い電場が印加される部分は、下部電極における上部電極と対向する面のうちの周縁部である。

そのため、下部電極の該角部のみを保護絶縁膜によって覆う場合、上部電極上に、上部電極の上面のうちの角部を露出させるマスクを形成した後、該マスクを用いた等方性エッチングにより、下部電極の該角部を露出させることによって、下部電極の該角部を保護絶縁膜によって覆う。

一方、下部電極における上部電極と対向する面のうちの角部を含む周縁部を保護絶縁膜によって覆う場合、上部電極をマスクに用いた等方性エッチングにより、下部電極の該周縁部を露出させることによって、下部電極の該周縁部を保護絶縁膜によって覆う。

尚、第１〜第６の実施形態では、下部電極として半導体基板上に形成された金属電極を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、下部電極として半導体基板に不純物が注入されてなる拡散層を用いても良い。

尚、本発明の第１〜第６の実施形態では、誘電体膜と保護絶縁膜との組み合わせとして、誘電体膜としてシリコン窒化膜を用いると共に保護絶縁膜としてシリコン酸化膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

誘電体膜と保護絶縁膜との組み合わせは、保護絶縁膜の絶縁破壊耐性が誘電体膜の絶縁破壊耐性よりも高くなるような組み合わせを選択すれば良い。

以上説明したように、本発明は、容量素子を備える半導体装置及びその製造方法に有用である。

(a) は本発明の第１の実施形態に係る半導体装置の構造について示す平面図であり、(b) は本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。 (a) は本発明の第２の実施形態に係る半導体装置の構造について示す平面図であり、(b) は本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。 (a) は本発明の第３の実施形態に係る半導体装置の構造について示す平面図であり、(b) は本発明の第３の実施形態に係る半導体装置の構造について示す断面図である。 (a) は本発明の第４の実施形態に係る半導体装置の構造について示す平面図であり、(b) は本発明の第４の実施形態に係る半導体装置の構造について示す断面図である。 (a) 〜(e) は本発明の第５の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(e) は本発明の第６の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 従来例に係る半導体装置の構造について示す断面図である。

符号の説明

１０１，２０１，３０１，４０１ 下部電極
１０２，２０２，３０２，４０２ 誘電体膜
１０３，２０３，３０３，４０３ 上部電極
１０４，２０４，３０４，４０４ 保護絶縁膜
５００，６００ 絶縁膜
５０１，６０１ 下部電極
５０２，６０２ 誘電体膜
５０３ａ，６０１ａ，６０３ａ 導電体膜
５０３，６０３ 上部電極
５０４，６０４ 保護絶縁膜

Claims (14)

1. 下部電極、第１の絶縁膜よりなる誘電体膜、及び上部電極からなる容量素子を有する半導体装置であって、
   前記上部電極における前記下部電極と対向する面のうちの角部には、前記第１の絶縁膜とは異なる第２の絶縁膜が形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２の絶縁膜は、前記上部電極における前記下部電極と対向する面のうちの周縁部に形成されていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２の絶縁膜は、前記下部電極における前記上部電極と対向する面のうちの角部に更に形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第２の絶縁膜は、前記下部電極における前記上部電極と対向する面のうちの周縁部に形成されていることを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   前記第２の絶縁膜の絶縁破壊耐性は、前記第１の絶縁膜の絶縁破壊耐性よりも高いことを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
   前記第２の絶縁膜の比誘電率εは、前記第１の絶縁膜の比誘電率εよりも低いことを特徴とする半導体装置。
7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
   前記第２の絶縁膜の臨界電場Ｅ_C は、前記第１の絶縁膜の臨界電場Ｅ_C よりも高いことを特徴とする半導体装置。
8. 請求項１〜７のうちいずれか１項に記載の半導体装置において、
   前記第２の絶縁膜の比誘電率εと前記第２の絶縁膜の臨界電場Ｅ_C との積は、前記第１の絶縁膜の比誘電率εと前記第１の絶縁膜の臨界電場Ｅ_C との積よりも大きいことを特徴とする半導体装置。
9. 半導体基板上に下部電極を形成する工程（ａ）と、
   前記下部電極上に第１の絶縁膜を形成する工程（ｂ）と、
   前記第１の絶縁膜上に上部電極を形成する工程（ｃ）と、
   前記第１の絶縁膜を選択的に除去することによって、前記上部電極における前記下部電極と対向する面のうちの角部を露出させる工程（ｄ）と、
   前記工程（ｄ）の後に、前記上部電極の前記角部を覆うように第２の絶縁膜を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記上部電極における前記下部電極と対向する面のうちの周縁部を露出させる工程を含み、
    前記工程（ｅ）は、前記上部電極の前記周縁部を覆うように前記第２の絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
11. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記第１の絶縁膜を選択的に除去することによって、前記下部電極における前記上部電極と対向する面のうちの角部を露出させる工程を更に含み、
    前記工程（ｅ）は、前記下部電極の前記角部を覆うように前記第２の絶縁膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記下部電極における前記上部電極と対向する面のうちの周縁部を露出させる工程を含み、
    前記工程（ｅ）は、前記下部電極の前記周縁部を覆うように前記第２の絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
13. 請求項９又は１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記上部電極の上面の角部を露出させるマスクを用いた等方性エッチングによって行われる工程であることを特徴とする半導体装置の製造方法。
14. 請求項１０又は１２に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記上部電極をマスクに用いた等方性エッチングによって行われる工程であることを特徴とする半導体装置の製造方法。

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