JP2007288253A - 積層型ｌｃフィルタ - Google Patents

Abstract

【課題】複数のインダクタンス電極間での結合の容量成分と誘導性成分の比率の変更の容易化を図った積層型ＬＣフィルタを提供する。
【解決手段】積層型ＬＣフィルタが，第１の層に配置される一端と，第２の層に配置される他端とをそれぞれ有し，第１の間隔で配置される第１，第２のインダクタンス電極と，第２の層に配置され，かつ第１，第２のインダクタンス電極の他端とそれぞれ電気的に接続される一端と，第３の層にそれぞれ配置される他端とを有し，第１の間隔と異なる第２の間隔で配置される第３，第４のインダクタンス電極と，第１，第２のインダクタンス電極の一端を電気的に接続する接続部と，第３，第４のインダクタンス電極の他端を容量結合する結合部と，を備える。
【選択図】図３

Description

本発明は，例えば，携帯電話機，無線ＬＡＮ等の高周波の回路部品として用いられる積層型ＬＣフィルタに関する。

無線通信等に利用する複数の周波数の信号を処理するために所望の周波数範囲（通過帯域）の信号を通過し，それ以外の周波数の信号を減衰させるバンドパスフィルタとして積層型ＬＣフィルタが用いられる。積層型ＬＣフィルタは，導体層をパターニングした複数の基板を積層することで構成することができる。
ここで，ビアホールで構成された複数のインダクタ導体を有するＬＣ共振回路の技術が開示されている（特許文献１参照）。
特開２０００−１６５１７１号

複数のインダクタを並列に配置することで，これらインダクタ間を結合することができる。この結合には容量性成分，誘導性成分の双方が含まれ，それらの強さはインダクタの間隔によって定まる。
ここで，インダクタ間の結合の容量性成分と誘導性成分の大きさを互いに独立して変更することは困難である。即ち，インダクタンスの間隔を変更すると，結合の容量性成分と誘導性成分の双方の大きさが変化する。
上記に鑑み，本発明は複数のインダクタンス電極間での結合の容量成分と誘導性成分の比率の変更の容易化を図った積層型ＬＣフィルタを提供することを目的とする。

上記目的を達成するために，本発明の一態様に係る積層型ＬＣフィルタは，積層して配置され，互いの境界に少なくとも第１乃至第３の層を有する複数の基板と，前記第１の層に配置される一端と，前記第２の層に配置される他端とをそれぞれ有し，第１の間隔で配置される第１，第２のインダクタンス電極と，前記第２の層に配置され，かつ前記第１，第２のインダクタンス電極の他端とそれぞれ電気的に接続される一端と，前記第３の層にそれぞれ配置される他端とを有し，前記第１の間隔と異なる第２の間隔で配置される第３，第４のインダクタンス電極と，前記第１，第２のインダクタンス電極の一端を電気的に接続する接続部と，前記第３，第４のインダクタンス電極の他端を容量結合する結合部と，を具備することを特徴とする。

本発明によれば，複数のインダクタンス電極間での結合の容量成分と誘導性成分の比率の変更の容易化を図った積層型ＬＣフィルタを提供できる。

（第１の実施形態）
図１は，本発明の第１の実施形態に係る積層型ＬＣフィルタ１０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ１０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１，Ｌ５１，キャパシタ（キャパシタンス（容量）素子，コンデンサ）Ｃ０１，ＣＣ０１，ＣＣ０２，共振器ＲＥ１１，ＲＥ２１，ＲＥ１２，ＲＥ２２を備える。なお，共振器ＲＥ１１，ＲＥ２１，ＲＥ１２，ＲＥ２２は，後述のインダクタンス電極ＬＬ１１，ＬＬ２１，ＬＬ１２，ＬＬ２２によって構成される。

信号が端子Ｔ１に入力され，端子Ｔ２から出力される。
キャパシタＣＣ０１，ＣＣ０２によって，ＬＣ共振器による共振周波数を調整できる。
互いに直列に接続された共振器ＲＥ１１，ＲＥ１２および共振器ＲＥ２１，ＲＥ２２が並列に配置される。インダクタＬ５１は，共振器ＲＥ１２，ＲＥ２２間を誘導結合する。

図２Ａ，図２Ｂは，本発明の第１の実施形態に係る積層型ＬＣフィルタ１０の外観を表す斜視図である。図２Ａ，図２Ｂはそれぞれ，積層型ＬＣフィルタ１０を上方，下方から見た状態を表す。
積層型ＬＣフィルタ１０は，基板１１〜１６を重ね合わせて構成される。基板１１〜１６に，例えば，ガラスセラミック（比誘電率εｒ＝５０）からなる２０１２（２．０ｍｍ×１．２５ｍｍ）タイプの基板を用い，厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板１１〜１６を積層することで，例えば，縦，横，高さ（２．０ｍｍ×１．２５ｍｍ×０．９ｍｍ）の積層型ＬＣフィルタ１０が構成される。なお，基板１１〜１６は，ガラスセラミック以外のセラミック素材であっても良い。
ここで，基板１１，１６，基板１２，１３，基板１４，１５の厚さはそれぞれ，例えば，０.１ｍｍ，０.０５ｍｍ，０.３ｍｍである。基板１２，１３が薄いのは，これらの両面間でキャパシタＣＣ０１，ＣＣ０２を構成するためである。また，基板１４，１５が厚いのは，これらの厚さ方向にインダクタンス電極ＬＬ１１，ＬＬ２１，ＬＬ１２，ＬＬ２２を配置するためである。

基板１１〜１６の側辺に導体パターン９１〜９３が形成されている。この導体パターン９１〜９３は，積層された基板１１〜１６に跨って配置される。例えば，基板１１〜１６の積層後に銀ペーストを印刷することで，導体パターン９１〜９３が形成される。導体パターン９１，９２がそれぞれ端子Ｔ１，Ｔ２に，導体パターン９３がグランド端子Ｇに対応する。
なお、基板１１〜２０の側面に溝部（切欠部）を設け，この溝部に導体パターン９１〜９３を配置しても良い。溝部を設けることで，導体パターン９１〜９３の形成が容易となる。
基板１１の下面にランドパターン（実装用の電極のパターン）９５〜９７が配置される。ランドパターン９５〜９７はそれぞれ，導体パターン９１〜９３と電気的に接続され，端子Ｔ１，Ｔ２，グランド端子Ｇに対応する。

図３は，積層型ＬＣフィルタ１０を構成する基板１１〜１６を分離した状態を表す分解斜視図である。また，図４は，積層型ＬＣフィルタ１０の断面を表す断面図である。図４では，見やすさのために，基板１１〜１６間の境界の図示を省略している。なお，この事情は後述する第２〜第５の実施形態でも同様である。
基板１１〜１６上に平板電極１１１〜１５１等が配置される。基板１１〜１６間に第１〜第５の層が配置され，この層内に平板電極１１１〜１５１等が配置されると観念することができる。なお，この事情は後述する第２〜第７の実施形態でも同様である。

基板１１は，平板電極１１１および接続部１１３の電極パターンを有する。
基板１２は，平板電極１２１，１２２および接続部１２５，１２６の電極パターンを有する。
基板１３は，平板電極１３１，１３２および接続部１３３，１３４の電極パターンおよびビアホール１３５，１３６を有する。
基板１４は，接続部１４１，１４２の電極パターンおよびビアホール１４５，１４６を有する。
基板１５は，平板電極１５１および接続部１５３の電極パターンおよびビアホール１５５，１５６を有する。
基板１６は，特段のパターンを有せず，主として基板１５を保護するためのものである。

平板電極１１１は，平板電極１２１，１２２の双方と対向して配置され，キャパシタＣＣ０１，ＣＣ０２の一部を構成する。また，平板電極１１１は，グランド（接地）電極であり，接続部１１３によって，グランド端子Ｇに接続される。平板電極１２１，１２２を外部から遮蔽し，積層型ＬＣフィルタ１０の動作の安定化を図るためである。

平板電極１２１，１２２はそれぞれ，平板電極１１１および平板電極１３１，１３２と表裏で対向して配置され，キャパシタＣＣ０１，ＣＣ０２を構成する。また，平板電極１２１，１２２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の容量結合の総和として，キャパシタＣ０１が構成される。さらに，平板電極１２１，１２２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の誘電結合の総和として，インダクタＬ０１が構成される。即ち，平板電極１２１，１２２間は，キャパシタＣ０１，およびインダクタＬ０１によって結合される。
接続部１２５，１２６は，インダクタＬ１，Ｌ２として機能し，ビアホール１３５，１３６を端子Ｔ１，Ｔ２に電気的に接続する。

平板電極１３１，１３２はそれぞれ，平板電極１２１，１２２及び１４１，１４２の双方と対向して配置され，キャパシタＣＣ０１，ＣＣ０２の一部を構成する。また，平板電極１３１，１３２は，グランド（接地）電極であり，接続部１３３，１３４によって，グランド端子Ｇに接続される。平板電極１２１，１２２を外部から遮蔽し，積層型ＬＣフィルタ１０の動作の安定化を図るためである。なお，平板電極１３１，１３２を配置しないことも可能である。即ち，平板電極１１１，１２１，１２２のみでもキャパシタＣＣ０１，ＣＣ０２の容量が充分であれば，平板電極１３１，１３２は不要である。この場合，基板１３自体が不要となる。
ビアホール１３５，１３６は，紙面左右方向に間隔ｄ１を置いて配置され，インダクタンス電極ＬＬ１１，ＬＬ２１の一部を構成する。なお，ビアホールは，基板を貫通して層間を接続する電極であり，例えば，円筒形状の導電材料（例えば，金属，導体ペースト）から構成される。

接続部１４１，１４２は，ビアホール１４５，１４６およびビアホール１５５，１５６それぞれを電気的に接続する。
ビアホール１４５，１４６は，ビアホール１３５，１３６と略同一軸上に配置され，かつ電気的に接続される。即ち，ビアホール１４５，１４６は，紙面左右方向に間隔ｄ１を置いて配置され，インダクタンス電極ＬＬ１１，ＬＬ２１の一部を構成する。

ビアホール１３５，１４５およびビアホール１３６，１４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ２１を構成する。さらに，インダクタンス電極ＬＬ１１，ＬＬ２１それぞれの周囲（平板電極１１１，１２１，１２２，１３１，１３２，１５１との間）にキャパシタンスが分布することで，共振器ＲＥ１１，ＲＥ２１が構成される。

平板電極１５１は，グランド（接地）電極であり，接続部１５３によって，グランド端子Ｇに接続される。積層型ＬＣフィルタ１０を外部から遮蔽し，その動作の安定化を図るためである。
ビアホール１５５，１５６は，紙面左右方向に間隔ｄ２を置いて配置され，インダクタンス電極ＬＬ１２，ＬＬ２２を構成する。インダクタンス電極ＬＬ１２，ＬＬ２２それぞれの周囲（平板電極１１１，１２１，１２２，１５１との間）にキャパシタンスが分布することで，共振器ＲＥ１２，ＲＥ２２が構成される。
間隔ｄ２は間隔ｄ１より小さい。この間隔の相違により，共振器ＲＥ１２，ＲＥ２２（インダクタンス電極ＬＬ１２，ＬＬ２２）間がインダクタＬ５１により誘導接合される。なお，この理由は後述する。

（第１の比較例）
以下，第１の比較例を説明する。
図５は，本発明の第１の比較例に係る積層型ＬＣフィルタ１０Ｘの概念的な回路構成を表す回路図である。

本図に示すように積層型ＬＣフィルタ１０Ｘは，端子Ｔ１，Ｔ２，グランド端子Ｇ，インダクタＬ１，Ｌ２，Ｌ０１，キャパシタＣ０１，ＣＣ０１，ＣＣ０２，共振器ＲＥ１０，ＲＥ２０を備える。
図１の積層型ＬＣフィルタ１０での共振器ＲＥ１１，ＲＥ１２，および共振器ＲＥ２１，ＲＥ２２それぞれに換えて，共振器ＲＥ１０，ＲＥ２０が配置される。また，共振器ＲＥ１０，ＲＥ２０間には，特段の電磁結合（容量結合，あるいは誘導結合）を有しない。

但し，共振器ＲＥ１０，ＲＥ２０間に電磁結合が全く存在しないことまで意味する訳ではない。図１での共振器ＲＥ１２，ＲＥ２２間の誘導結合（インダクタＬ５１のインダクタンス量）に比べて，共振器ＲＥ１０，ＲＥ２０間での結合が弱い。即ち，図１，図５での共振器ＲＥ１１，ＲＥ２１間，共振器ＲＥ１２，ＲＥ２２間，および共振器ＲＥ１０，ＲＥ２０間での結合の有無は，必ずしも絶対的なものではなく，結合の強弱に対応する相対的なものである。なお，この詳細は後述する。

図６は，積層型ＬＣフィルタ１０Ｘを構成する基板１１〜１６を分離した状態を表す分解斜視図である。また，図７は，積層型ＬＣフィルタ１０Ｘの断面を表す断面図である。なお，積層型ＬＣフィルタ１０Ｘの外観形状は，積層型ＬＣフィルタ１０と本質的に相違する訳ではないことから，記載を省略する。

図３の積層型ＬＣフィルタ１０の基板１４，１５に換えて基板１５Ｘが配置される。基板１５Ｘは，基板１４，１５を合わせた厚さを有し，平板電極１５１および接続部１５３の電極パターンおよびビアホール１５５Ｘ，１５６Ｘを有する。即ち，ビアホール１５５Ｘ，１５６Ｘは，ビアホール１４５，１４６およびビアホール１５５，１５６を合わせた長さを有する。

ビアホール１５５Ｘ，１５６Ｘは，ビアホール１３５，１３６と略同一軸上に配置され，かつ電気的に接続される。ビアホール１３５，１５５Ｘおよびビアホール１３６，１５６Ｘはそれぞれ，インダクタンス電極ＬＬ１０，ＬＬ２０を構成する。インダクタンス電極ＬＬ１０，ＬＬ２０それぞれの周囲（平板電極１１１，１２１，１２２，１３１，１３２，１５１との間）にキャパシタンスが分布することで，共振器ＲＥ１０，ＲＥ２０が構成される。

（第１の実施形態と第１の比較例の相違）
（１）第１の実施形態では，インダクタンス電極ＬＬ１２，ＬＬ２２の間隔ｄ２がインダクタンス電極ＬＬ１１，ＬＬ２１の間隔ｄ１より小さい。一方，第１の比較例では，インダクタンス電極ＬＬ１０，ＬＬ２０の間隔ｄ０は均一である。この結果，第１の実施形態と第１の比較例での共振器間での結合の有無，種別（誘導結合，容量結合）が相違している。以下，この詳細を説明する。

間隔を置いて複数のインダクタンス電極 (例えば，ビアホール)が配置された場合、それぞれのインダクタンス電極の位置関係によって結合の強さが決まる。２つのインダクタンス電極の一端がランド電極へ、他端がコンデンサ電極へ接続された場合を考える。則ち，この一端は互いに電気的に接続された短絡端である。一方，この他端は互いに容量結合されているが，電気的には接続されていない開放端である。

この場合、短絡端側，開放端側それぞれで，インダクタンス電極間の結合状態が異なる。短絡端側では誘導結合（磁界性の結合）が支配的である。また，開放端側のインダクタンス電極間では主として容量結合（電界性の結合）が支配的である。例えば，図６のインダクタンス電極ＬＬ１０，ＬＬ２０（ビアホール１５５Ｘ，１３５，およびビアホール１５６Ｘ，１３６）間の上側は誘導結合が支配的で，その下側は容量結合が支配的である。

これらの誘導性，容量性の結合力、さらには別途設けられた結合用電極（図６では，平板電極１１１，１２１，１２２，１３１，１３２）での結合力のバランスにより、インダクタンス電極間の最終的な結合の種類と強さが決まってくる。即ち，インダクタンス電極間の結合には，一般に，誘導結合成分，容量結合成分の双方が含まれ，これらの成分の一方が他方に比べて十分大きければ，実質的に，誘導結合，あるいは容量結合していると言って差し支えない。

第１の比較例の場合，インダクタンス電極ＬＬ１０，ＬＬ２０の間隔ｄ０が均一であることから、誘導結合成分と容量結合成分の比率を調節することは困難である。短絡端側での結合（誘導結合）と開放端側での結合（容量結合）の大きさが互いに依存関係にあり、インダクタンス電極の間隔ｄ０を変化させても、その一方のも強度を任意に変更することが困難である。
これに対して，第１の実施形態では，誘導結合と容量結合の大きさを互いに独立に調整することができる。

（２）第１の実施形態では，開放端側のインダクタンス電極ＬＬ１１，ＬＬ２１（ビアホール１３５，１４５，ビアホール１３６，１４６）間の間隔ｄ１より，短絡端側のインダクタンス電極ＬＬ１２，ＬＬ２２（ビアホール１５５，ビアホール１５６）間の間隔ｄ２が小さい。この結果，短絡端での結合（誘導結合）が開放端での結合（容量結合）よりも大きくなっている。ここで，開放端側での間隔ｄ１を第１の比較例での間隔ｄ０と同一とすると，第１の実施形態および第１の比較例でのインダクタンス電極間の容量結合の大きさはほぼ同一となる。この結果，容量結合の大きさをほぼ同一に保持したまま，誘導結合の大きさを大きくすることができる。

図１の回路図でのインダクタＬ５１は，インダクタンス電極ＬＬ１２，ＬＬ２２（共振器ＲＥ１２，ＲＥ２２）間での誘導結合を表している。インダクタンス電極ＬＬ１１，ＬＬ２１（共振器ＲＥ１１，ＲＥ２１）間では容量結合が支配的であるが，インダクタンス電極ＬＬ１２，ＬＬ２２（共振器ＲＥ１２，ＲＥ２２）間の結合に比べて小さいため，この結合を無視している。

容量結合の大きさをほぼ同一に保持したまま，誘導結合が大きくなった場合について，さらに考察を進める。
この場合，もとの共振器ＲＥ１０，ＲＥ２０間で誘導結合が主体的であれば、誘導結合が大きくなることで，全体として結合が強くなり，帯域が拡大される。このときの帯域の調整可能範囲は、単一の軸を持つインダクタンス電極の間隔を変更した場合（第１の比較例）よりも広い。
逆にもとの共振器ＲＥ１０，ＲＥ２０間で容量結合が主体的であれば、誘導結合が大きくなることで，元の容量結合と強化された誘導結合とが打ち消しあい、全体として結合が弱くなり，帯域が狭くなる。このときの帯域の調整可能範囲も、単一の軸を持つインダクタンス電極の間隔を変更した場合（第１の比較例）よりも広くなる。

以上のように，開放端側でのインダクタンス電極ＬＬ１１，ＬＬ２１の間隔ｄ１より短絡端側でのインダクタンス電極ＬＬ１２，ＬＬ２２の間隔ｄ２が小さい場合，短絡端側のインダクタンス電極ＬＬ１２，ＬＬ２２間が誘導結合される（インダクタＬ５１）。なお，これは，第２の実施形態の場合でも同様である。

（３）この逆に，開放端側でのインダクタンス電極ＬＬ１１，ＬＬ２１の間隔ｄ１より短絡端側でのインダクタンス電極ＬＬ１２，ＬＬ２２の間隔ｄ２が大きい場合，インダクタンス電極ＬＬ１１，ＬＬ２１間が容量結合される。
ここで，短絡端側での間隔ｄ２を第１の比較例での間隔ｄ０と同一とすると，第１の実施形態および第１の比較例でのインダクタンス電極間の誘導結合の大きさはほぼ同一となる。この結果，誘導結合の大きさをほぼ同一に保持したまま，容量結合の大きさを大きくすることができる。

この場合，もとの共振器ＲＥ１０，ＲＥ２０間で容量結合が主体的であれば、容量結合が大きくなることで，全体として結合が強くなり，帯域が拡大される。このときの帯域の調整可能範囲は、単一の軸を持つインダクタンス電極の間隔を変更した場合（第１の比較例）よりも広い。
逆にもとの共振器ＲＥ１０，ＲＥ２０間で誘導結合が主体的であれば、容量結合が大きくなることで，元の誘導合と強化された容量結合とが打ち消しあい、全体として結合が弱くなり，帯域が狭くなる。このときの帯域の調整可能範囲も、単一の軸を持つインダクタンス電極の間隔を変更した場合（第１の比較例）よりも広くなる。なお，これは，後述する第３，第４の実施形態においても同様である。

（第２の実施形態）
図８は，本発明の第２の実施形態に係る積層型ＬＣフィルタ２０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ２０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１，Ｌ０２，Ｌ５１，Ｌ５２，キャパシタＣ０１，Ｃ０２，ＣＣ０１〜ＣＣ０３，共振器ＲＥ１１，ＲＥ１２，ＲＥ２０，ＲＥ３１，ＲＥ３２を備える。
共振器ＲＥ１１，ＲＥ１２，共振器ＲＥ２０，および共振器ＲＥ３１，ＲＥ３２が並列に配置される。インダクタＬ５１，Ｌ５２はそれぞれ，共振器ＲＥ１２，ＲＥ２０間および共振器ＲＥ３２，ＲＥ２０間を誘導結合する。

図９は，積層型ＬＣフィルタ２０を構成する基板２１〜２６を分離した状態を表す分解斜視図である。また，図１０は，積層型ＬＣフィルタ２０の断面を表す断面図である。
積層型ＬＣフィルタ２０の外観形状は，積層型ＬＣフィルタ１０と本質的に相違する訳ではないことから，記載を省略する。第１の実施形態と同様に，基板２１〜２６の側辺に導体パターン９１〜９３が，基板２１の下面にランドパターン９５〜９７が配置される。

基板２１は，平板電極２１１および接続部２１３の電極パターンを有する。
基板２２は，平板電極２２１〜２２３および接続部２２５，２２６の電極パターンを有する。
基板２３は，平板電極２３１，２３２および接続部２３３，２３４の電極パターンおよびビアホール２３５〜２３７を有する。
基板２４は，接続部２４１，２４２の電極パターンおよびビアホール２４５〜２４７を有する。
基板２５は，平板電極２５１および接続部２５３の電極パターンおよびビアホール２５５〜２５７を有する。
基板２６は，特段のパターンを有せず，主として基板２５を保護するためのものである。

平板電極２２１，２２３，２２２それぞれと，平板電極２１１，２３１，２３２がキャパシタＣＣ０１〜ＣＣ０３を構成する。また，平板電極２２１，２２３間およびインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０１が構成される。平板電極２２２，２２３間およびインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０２が構成される。さらに，平板電極２２１，２２３間及びインダクタ電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０１が構成される。
平板電極２２２，２２３間及びインダクタ電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０２が構成される。
接続部２２５，２２６がそれぞれ，インダクタＬ１，Ｌ２を構成する。

ビアホール２３５，２４５，およびビアホール２３６，２４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ３１を構成し，共振器ＲＥ１１，ＲＥ３１に対応する。即ち，インダクタンス電極ＬＬ１１，ＬＬ３１の有するインダクタンスと，その周囲に分布するキャパシタンスにより共振器ＲＥ１１，ＲＥ３１が構成される。ビアホール２５５，およびビアホール２５６はそれぞれ，インダクタンス電極ＬＬ１２，ＬＬ３２を構成し，共振器ＲＥ１２，ＲＥ３２に対応する。ビアホール２３７，２４７，２５７は，インダクタンス電極ＬＬ２０を構成し，共振器ＲＥ２０に対応する。

インダクタンス電極ＬＬ１１，ＬＬ３１それぞれとインダクタンス電極ＬＬ２０の間隔はｄ１１，ｄ１２である。インダクタンス電極ＬＬ１２，ＬＬ３２それぞれとインダクタンス電極ＬＬ２０の間隔はｄ２１，ｄ２２である。
第１の実施形態で説明したように，開放端側のインダクタンス電極の間隔ｄ１１，ｄ１２より，短絡端側のインダクタンス電極の間隔ｄ２１，ｄ２２が小さい。このため，短絡端側での結合（誘導結合）が開放端側での結合（容量結合）よりも大きくなっている。この誘導結合が図８のインダクタＬ５１，Ｌ５２として表される。

（第２の比較例）
図１１は，本発明の第２の比較例に係る積層型ＬＣフィルタ２０Ｘの概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ２０Ｘは，端子Ｔ１，Ｔ２，グランド端子Ｇ，インダクタＬ１，Ｌ２，Ｌ０１，Ｌ０２，キャパシタＣ０１，Ｃ０２，ＣＣ０１〜ＣＣ０３，共振器ＲＥ１０〜ＲＥ３０を備える。
図８の積層型ＬＣフィルタ２０での共振器ＲＥ１１，ＲＥ１２，および共振器ＲＥ３１，ＲＥ３２それぞれに換えて，共振器ＲＥ１０，ＲＥ３０が配置される。また，共振器ＲＥ１０，〜ＲＥ３０間は，特段には結合（容量結合，あるいは誘導結合）されていない。

図１２は，積層型ＬＣフィルタ２０Ｘを構成する基板２１〜２６を分離した状態を表す分解斜視図である。また，図１３は，積層型ＬＣフィルタ２０Ｘの断面を表す断面図である。
図９の積層型ＬＣフィルタ２０の基板２４，２５に換えて基板２５Ｘが配置される。基板２５Ｘは，基板２４，２５を合わせた厚さを有し，平板電極２５１および接続部２５３の電極パターンおよびビアホール２５５Ｘ〜２５７Ｘを有する。即ち，ビアホール２５５Ｘ〜２５７Ｘは，ビアホール２４５〜２４７，およびビアホール２５５〜２５７を合わせた長さを有する。
ビアホール２３５，２５５Ｘ，ビアホール２３６，２５６Ｘ，およびビアホール２３７，２５７Ｘはそれぞれ，インダクタンス電極ＬＬ１０〜ＬＬ３０を構成し，共振器ＲＥ１０〜ＲＥ３０に対応する。
本比較例では，インダクタンス電極ＬＬ１０，ＬＬ２０間およびインダクタンス電極ＬＬ２０，ＬＬ３０間の距離ｄ０１，ｄ０２がある程度大きいことから，その間に特段の結合が生じていない。

（第２の実施形態の変形例）
図１４は，第２の実施形態の変形例に係る積層型ＬＣフィルタ３０を構成する基板３１〜３６を分離した状態を表す分解斜視図である。
積層型ＬＣフィルタ３０の概念的な回路構成は，第２の実施形態と同様に，図８で表される。
積層型ＬＣフィルタ３０の外観形状は，積層型ＬＣフィルタ１０と本質的に相違する訳ではないことから，記載を省略する。第１の実施形態と同様に，基板３１〜３６の側辺に導体パターン９１〜９３が，基板３１の下面にランドパターン９５〜９７が配置される。

基板３１は，平板電極３１１および接続部３１３の電極パターンを有する。
基板３２は，平板電極３２１〜３２３および接続部３２５，３２６の電極パターンを有する。
基板３３は，平板電極３３１および接続部３３３の電極パターンおよびビアホール３３５〜３３８を有する。平板電極３３１は，ビアホール３３５〜３３８が通過する矩形状の開口部（電極パターンが形成されていない領域）を有する。なお，この開口部が電極パターンで囲まれていても差し支えない。
基板３４は，接続部３４１〜３４３の電極パターンおよびビアホール３４５〜３４７を有する。
基板３５は，平板電極３５１および接続部３５３の電極パターンおよびビアホール３５５〜３５７を有する。
基板３６は，特段のパターンを有せず，主として基板３５を保護するためのものである。

平板電極３２１，３２３，３２２はそれぞれ，平板電極３１１および平板電極３３１と表裏で対向して配置され，キャパシタＣＣ０１〜ＣＣ０３を構成する。また，平板電極３２１，３２３間およびインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０１が構成される。平板電極３２２，３２３間およびインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０２が構成される。さらに，平板電極３２１，３２３間及びインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０１が構成される。
平板電極３２２，３２３間に及びインダクタ電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０２が構成される。
接続部３２５，３２６がそれぞれ，インダクタＬ１，Ｌ２を構成する。

ビアホール３３５，３４５，およびビアホール３３６，３４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ３１を構成し，共振器ＲＥ１１，ＲＥ３１に対応する。ビアホール３５５，およびビアホール３５６はそれぞれ，インダクタンス電極ＬＬ１２，ＬＬ３２を構成し，共振器ＲＥ１２，ＲＥ３２に対応する。ビアホール３３７，３３８，３４７，３４８，３５７は，インダクタンス電極ＬＬ２０を構成し，共振器ＲＥ２０に対応する。

第２の実施形態では，ビアホール２３７，２４７，２５７が同一軸に配置されているのに対し，本実施形態ではビアホール３５７がビアホール３４７，３４８に分岐している。これは，インダスタンスＬＬ１２，ＬＬ３２に対して，インダクタンス電極ＬＬ２０のインダクタンス量を小さくするためである。

インダクタンス電極ＬＬ１１，ＬＬ３１それぞれとインダクタンス電極ＬＬ２０の間隔はｄ１１，ｄ１２である。インダクタンス電極ＬＬ１２，ＬＬ３１それぞれとインダクタンス電極ＬＬ２０の間隔はｄ２１，ｄ２２である。
開放端側のインダクタンス電極の間隔ｄ１１，ｄ１２より，短絡端側のインダクタンス電極の間隔ｄ２１，ｄ２２が小さい。このため，短絡端での結合（誘導結合）が開放端での結合（容量結合）よりも大きくなっている。この誘導結合が図８のインダクタＬ５１，Ｌ５２として表される。

（第３の実施形態）
図１５は，本発明の第３の実施形態に係る積層型ＬＣフィルタ４０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ３０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１，キャパシタＣ０１，Ｃ５１，ＣＣ０１，ＣＣ０２，共振器ＲＥ１１，ＲＥ１２，ＲＥ２１，ＲＥ２２を備える。
共振器ＲＥ１１，ＲＥ１２，および共振器ＲＥ２１，ＲＥ２２が並列に配置される。キャパシタＣ５１は，共振器ＲＥ１１，ＲＥ２１間を容量結合する。

図１６は，積層型ＬＣフィルタ４０を構成する基板４１〜４６を分離した状態を表す分解斜視図である。また，図１７は，積層型ＬＣフィルタ４０の断面を表す断面図である。
積層型ＬＣフィルタ４０の外観形状は，積層型ＬＣフィルタ１０と本質的に相違する訳ではないことから，記載を省略する。第１の実施形態と同様に，基板４１〜４６の側辺に導体パターン９１〜９３が，基板４１の下面にランドパターン９５〜９７が配置される。

基板４１は，平板電極４１１および接続部４１３の電極パターンを有する。
基板４２は，平板電極４２１の電極パターンを有する。
基板４３は，平板電極４３１，４３２および接続部４３５，４３６の電極パターンを有する。
基板４４は，接続部４４１，４４２の電極パターンおよびビアホール４４５，４４６を有する。
基板４５は，平板電極４５１および接続部４５３の電極パターンおよびビアホール４５５，４５６を有する。
基板４６は，特段のパターンを有せず，主として基板４５を保護するためのものである。

平板電極４３１，４３２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の容量結合の総和として，キャパシタＣ０１が構成される。このキャパシタＣ０１には，平板電極４２１を介する平板電極４３１，４３２間の容量結合も含まれる。
平板電極４３１，４３２間及びインダクタンス電極ＬＬ１１〜ＬＬ２２間の誘導結合の総和としてインダクタＬ０１が構成される。
接続部４３５，４３６がそれぞれ，インダクタＬ１，Ｌ２を構成する。

ビアホール４４５，４４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ２１を構成し，共振器ＲＥ１１，ＲＥ２１に対応する。ビアホール４５５，４５６はそれぞれ，インダクタンス電極ＬＬ１２，ＬＬ２２を構成し，共振器ＲＥ１２，ＲＥ２２に対応する。

インダクタンス電極ＬＬ１１，ＬＬ２１の間隔はｄ１である。インダクタンス電極ＬＬ１２，ＬＬ２１の間隔はｄ２である。
本実施形態では，開放端側のインダクタンス電極の間隔ｄ１より，短絡端側のインダクタンス電極の間隔ｄ２が大きい。このため，短絡端での結合（誘導結合）が開放端での結合（容量結合）よりも小さくなっている。この容量結合がキャパシタＣ５１として表される。

（第３の比較例）
図１８は，本発明の第３の比較例に係る積層型ＬＣフィルタ４０Ｘを構成する基板４１〜４６を分離した状態を表す分解斜視図である。また，図１９は，積層型ＬＣフィルタ４０Ｘの断面を表す断面図である。なお，積層型ＬＣフィルタ４０Ｘの概念的な回路構成は，第１の比較例と同様に，図５で表される。

図１６の積層型ＬＣフィルタ４０の基板４４，４５に換えて基板４５Ｘが配置される。基板４５Ｘは，基板４４，４５を合わせた厚さを有し，平板電極４５１および接続部４５３の電極パターンおよびビアホール４５５Ｘ，４５６Ｘを有する。即ち，ビアホール４５５Ｘ，４５６Ｘは，ビアホール４４５，４４６，およびビアホール４５５，４５７を合わせた長さを有する。
ビアホール４３５，４５５Ｘ，およびビアホール４３６，４５６Ｘはそれぞれ，インダクタンス電極ＬＬ１０，ＬＬ２０を構成し，共振器ＲＥ１０，ＲＥ２０に対応する。
本比較例では，インダクタンス電極ＬＬ１０，ＬＬ２０間の距離ｄ０がある程度大きいことから，その間に特段の結合が生じていない。

（第４の実施形態）
図２０は，本発明の第４の実施形態に係る積層型ＬＣフィルタ５０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ５０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１，Ｌ０２，キャパシタＣ０１，Ｃ０２，Ｃ５１，Ｃ５２，ＣＣ０１〜ＣＣ０３，共振器ＲＥ１１，ＲＥ１２，ＲＥ２０，ＲＥ３１，ＲＥ３２を備える。
共振器ＲＥ１１，ＲＥ１２，共振器ＲＥ２０，および共振器ＲＥ３１，ＲＥ３２が並列に配置される。キャパシタＣ５１，Ｃ５２はそれぞれ，共振器ＲＥ１１，ＲＥ２０間および共振器ＲＥ３１，ＲＥ２０間を誘導結合する。

図２１は，積層型ＬＣフィルタ５０を構成する基板５１〜５６を分離した状態を表す分解斜視図である。また，図２２は，積層型ＬＣフィルタ５０の断面を表す断面図である。
積層型ＬＣフィルタ５０の外観形状は，積層型ＬＣフィルタ１０と本質的に相違する訳ではないことから，記載を省略する。第１の実施形態と同様に，基板５１〜５６の側辺に導体パターン９１〜９３が，基板５１の下面にランドパターン９５〜９７が配置される。

基板５１は，平板電極５１１および接続部５１３の電極パターンを有する。
基板５２は，平板電極５２１，５２２の電極パターンを有する。
基板５３は，平板電極５３１〜５３３の電極パターンを有する。
基板５４は，接続部５４１，５４２の電極パターンおよびビアホール５４５〜５４７を有する。
基板５５は，平板電極５５１および接続部５５３の電極パターンおよびビアホール５５５〜５５７を有する。
基板５６は，特段のパターンを有せず，主として基板５５を保護するためのものである。

平板電極５３１，５３３間およびインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０１が構成される。このキャパシタＣ０１には，平板電極５２１を介する平板電極５３１，５３３間の容量結合が含まれる。
平板電極５３２，５３３間およびインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０２が構成される。このキャパシタＣ０２には，平板電極５２２を介する平板電極５３２，５３３間の容量結合が含まれる。
平板電極５３１，５３３間及びインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０１が構成される。平板電極５３２，５３３間及びインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０２が構成される。
接続部５４１，５４２がそれぞれ，インダクタＬ１，Ｌ２を構成する。

ビアホール５４５，５４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ３１を構成し，共振器ＲＥ１１，ＲＥ３１に対応する。ビアホール５５５，５５６はそれぞれ，インダクタンス電極ＬＬ１２，ＬＬ３２を構成し，共振器ＲＥ１２，ＲＥ３２に対応する。ビアホール５４７，５５７は，インダクタンス電極ＬＬ２０を構成し，共振器ＲＥ２０に対応する。

インダクタンス電極ＬＬ１１，ＬＬ３１それぞれとインダクタンス電極ＬＬ２０の間隔はｄ１１，ｄ１２である。インダクタンス電極ＬＬ１２，ＬＬ３２それぞれとインダクタンス電極ＬＬ２０の間隔はｄ２１，ｄ２２である。
本実施形態では，開放端側のインダクタンス電極の間隔ｄ１１，ｄ１２より，短絡端側のインダクタンス電極の間隔ｄ２１，ｄ２２が大きい。このため，短絡端での結合（誘導結合）が開放端での結合（容量結合）よりも小さくなっている。この容量結合がキャパシタＣ５１，Ｃ５２として表される。

（第４の比較例）
図２３は，本発明の第４の比較例に係る積層型ＬＣフィルタ５０Ｘを構成する基板５１〜５６を分離した状態を表す分解斜視図である。また，図２４は，積層型ＬＣフィルタ５０Ｘの断面を表す断面図である。なお，積層型ＬＣフィルタ５０Ｘの概念的な回路構成は，第２の比較例と同様に，図１１で表される。

図２１の積層型ＬＣフィルタ５０の基板５３，５４に換えて基板５３Ｘ，５４Ｘが配置される。
ビアホール５４５Ｘ，５５５，ビアホール５４７，５５７，およびビアホール５４６Ｘ，５５６はそれぞれ，インダクタンス電極ＬＬ１０〜ＬＬ３０を構成し，共振器ＲＥ１０〜ＲＥ３０に対応する。
本比較例では，インダクタンス電極ＬＬ１０，ＬＬ３０間およびインダクタンス電極ＬＬ２０，ＬＬ３０間の距離ｄ０１，ｄ０２がある程度大きいことから，その間に特段の結合が生じていない。

以上の第１〜第４の実施形態では，複数のインダクタンス電極間が誘導結合または容量結合されている。これに対して，誘導結合と容量結合とを混在させることも可能である。以下，誘導結合と容量結合とが混在する第５〜第７の実施形態を説明する。

（第５の実施形態）
図２５は，積層型ＬＣフィルタ６０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ６０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１，Ｌ０２，Ｌ５１，キャパシタＣ０１，Ｃ０２，Ｃ５２，ＣＣ０１〜ＣＣ０３，共振器ＲＥ１１〜ＲＥ３１，ＲＥ１２〜ＲＥ３２を備える。共振器ＲＥ１１〜ＲＥ３１，ＲＥ１２〜ＲＥ３２は，上記実施形態と同様，インダクタンス電極ＬＬ１１〜ＬＬ３１，ＬＬ１２〜ＬＬ３２によって構成される。

共振器ＲＥ１１，ＲＥ１２，共振器ＲＥ２１，ＲＥ２２，および共振器ＲＥ３１，ＲＥ３２が並列に配置される。共振器ＲＥ１２，ＲＥ２２間がインダクタＬ５１で誘導結合され，共振器ＲＥ２１，ＲＥ３１間がキャパシタＣ５２で容量結合される。

図２６は，積層型ＬＣフィルタ６０を構成する基板６１〜６６を分離した状態を表す分解斜視図である。
基板６１〜６６の側辺に導体パターン９１〜９３が，基板６１の下面にランドパターン９５，９６，９８が配置される。

基板６１は，平板電極６１１および接続部６１３の電極パターンを有する。
基板６２は，平板電極６２１，６２２の電極パターンを有する。
基板６３は，平板電極６３１〜６３３の電極パターンを有する。
基板６４は，接続部６４１〜６４３の電極パターンおよびビアホール６４５〜６４７を有する。
基板６５は，平板電極６５１および接続部６５３の電極パターンおよびビアホール６５５〜６５７を有する。
基板６６は，特段のパターンを有せず，主として基板６５を保護するためのものである。

ビアホール６４５，６４７，６４６はそれぞれ，インダクタンス電極ＬＬ１１，ＬＬ２１，ＬＬ３１を構成し，共振器ＲＥ１１，ＲＥ２１，ＲＥ３１に対応する。ビアホール６５５，６５７，６５６はそれぞれ，インダクタンス電極ＬＬ１２，ＬＬ２２，ＬＬ３２を構成し，共振器ＲＥ１２，ＲＥ２２，ＲＥ３２に対応する。

平板電極６３１，６３３間およびインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０１が構成される。このキャパシタＣ０１には，平板電極６２１を介する平板電極６３１，６３３間の容量結合が含まれる。
平板電極６３２，６３３間およびインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の容量結合の総和として，キャパシタＣ０２が構成される。このキャパシタＣ０２には，平板電極６２２を介する平板電極６３２，６３３間の容量結合が含まれる。

平板電極６３１，６３３間及びインダクタンス電極ＬＬ１１，ＬＬ１２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０１が構成される。平板電極６３２，６３３間及びインダクタンス電極ＬＬ３１，ＬＬ３２，ＬＬ２０間の誘導結合の総和として，インダクタＬ０２が構成される。
接続部６４１，６４２がそれぞれ，インダクタＬ１，Ｌ２を構成する。

本実施形態では，インダクタンス電極ＬＬ１２，ＬＬ２２間（短絡端側）をインダクタンス電極ＬＬ１１，ＬＬ２１間（開放端側）より狭くしている。この結果，インダクタンス電極ＬＬ１２，ＬＬ２２間がインダクタＬ５１で誘導結合される。また，インダクタンス電極ＬＬ２１，ＬＬ３１間（開放端側）をインダクタンス電極ＬＬ２２，ＬＬ３２間（短絡端側）より狭くしている。この結果，インダクタンス電極ＬＬ２１，ＬＬ３１間がキャパシタＣ５２で容量結合される。

このように，インダクタＬ５１，キャパシタＣ５２の双方によって，インダクタンス電極間での結合がなされる。この結果，通過帯域の低周波側と高周波側の双方で極を発生させ，通過帯域の周波数特性を急峻にすることができる。

（第６の実施形態）
図２７は，積層型ＬＣフィルタ７０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ７０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１〜Ｌ０３，Ｌ５１，Ｌ５３，キャパシタＣ０１〜Ｃ０３，Ｃ５２，ＣＣ０１〜ＣＣ０４，共振器ＲＥ１１〜ＲＥ４１，ＲＥ１２〜ＲＥ４２を備える。共振器ＲＥ１１〜ＲＥ４１，ＲＥ１２〜ＲＥ４２は，インダクタンス電極ＬＬ１１〜ＬＬ４１，ＬＬ１２〜ＬＬ４２によって構成される。

共振器ＲＥ１１，ＲＥ１２，共振器ＲＥ２１，ＲＥ２２，共振器ＲＥ３１，ＲＥ３２，および共振器ＲＥ４１，ＲＥ４２が並列に配置される。
共振器ＲＥ１２，ＲＥ２２間がインダクタＬ５１で誘導結合され，共振器ＲＥ２１，ＲＥ３１間がキャパシタＣ５２で容量結合され，共振器ＲＥ３２，ＲＥ４２間がインダクタＬ５３で誘導結合される。

図２８は，積層型ＬＣフィルタ７０を構成する基板７１〜７６を分離した状態を表す分解斜視図である。
基板７１〜７６の側辺に導体パターン９１〜９３が，基板７１の下面にランドパターン９５，９６，９８が配置される。

基板７１は，平板電極７１１および接続部７１３の電極パターンを有する。
基板７２は，平板電極７２１〜７２５の電極パターンを有する。
基板７３は，平板電極７３１〜７３４の電極パターンを有する。
基板７４は，接続部７４１〜７４４の電極パターンおよびビアホール７４５〜７４８を有する。
基板７５は，平板電極７５１および接続部７５３の電極パターンおよびビアホール７５５〜７５８を有する。
基板７６は，特段のパターンを有せず，主として基板７５を保護するためのものである。

ビアホール７４５〜７４８はそれぞれ，インダクタンス電極ＬＬ１１〜ＬＬ４１を構成し，共振器ＲＥ１１〜ＲＥ４１に対応する。ビアホール７５５〜７５８はそれぞれ，インダクタンス電極ＬＬ１２〜ＬＬ４２を構成し，共振器ＲＥ１２〜ＲＥ４２に対応する。

平板電極７３１，７３２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の容量結合の総和として，キャパシタＣ０１が構成される。このキャパシタＣ０１には，平板電極７２１，７２２を介する平板電極７３１，７３２間の容量結合が含まれる。
平板電極７３２，７３３間およびインダクタンス電極ＬＬ２１〜ＬＬ３２間の容量結合の総和として，キャパシタＣ０２が構成される。このキャパシタＣ０２には，平板電極７２３を介する平板電極７３２，７３３間の容量結合が含まれる。
平板電極７３３，７３４間およびインダクタンス電極ＬＬ３１〜ＬＬ４２間の容量結合の総和として，キャパシタＣ０３が構成される。このキャパシタＣ０３には，平板電極７２４，７２５を介する平板電極７３３，７３４間の容量結合が含まれる。

平板電極７３１，７３２間及びインダクタンス電極ＬＬ１１〜ＬＬ２２間の誘導結合の総和として，インダクタＬ０１が構成される。平板電極７３２，７３３間及びインダクタンス電極ＬＬ２１〜ＬＬ３２間の誘導結合の総和として，インダクタＬ０２が構成される。平板電極７３３，７３４間及びインダクタンス電極ＬＬ３１〜ＬＬ４２間の誘導結合の総和として，インダクタＬ０３が構成される。
接続部７４１，７４４がそれぞれ，インダクタＬ１，Ｌ２を構成する。

本実施形態では，インダクタンス電極ＬＬ１２，ＬＬ２２間（短絡端側），インダクタンス電極ＬＬ２１，ＬＬ３１間（開放端側），インダクタンス電極ＬＬ３２，ＬＬ４２間（短絡端側）それぞれの間隔が他端側より狭い。その結果，これらがインダクタＬ５１，キャパシタＣ５２，およびインダクタＬ５３で結合している。

（第７の実施形態）
図２９は，積層型ＬＣフィルタ８０の概念的な回路構成を表す回路図である。
本図に示すように積層型ＬＣフィルタ８０は，端子Ｔ１，Ｔ２，グランド（接地）端子Ｇ，インダクタ（インダクタンス素子）Ｌ１，Ｌ２，Ｌ０１〜Ｌ０３，Ｌ５１，Ｌ５３，キャパシタＣ０１〜Ｃ０３，Ｃ５２，ＣＣ０１〜ＣＣ０４，共振器ＲＥ１１〜ＲＥ４１，ＲＥ１２〜ＲＥ４２を備える。
共振器ＲＥ１１，ＲＥ１２，共振器ＲＥ２１，ＲＥ２２，共振器ＲＥ３１，ＲＥ３２，および共振器ＲＥ４１，ＲＥ４２が並列に配置される。

共振器ＲＥ１１，ＲＥ２１間がキャパシタＣ５１で容量結合され，共振器ＲＥ２２，ＲＥ３２間がインダクタＬ５２で誘導結合され，共振器ＲＥ３１，ＲＥ４１間がキャパシタＣ５３で容量結合される。

図３０は，積層型ＬＣフィルタ８０を構成する基板８１〜８７を分離した状態を表す分解斜視図である。
基板８１〜８７の側辺に導体パターン９１〜９３が，基板８１の下面にランドパターン９５，９６，９８が配置される。

基板８１は，平板電極８１１および接続部８１３の電極パターンを有する。
基板８２は，平板電極８２１〜８２３の電極パターンを有する。
基板８３は，平板電極８３１〜８３４の電極パターンを有する。
基板８４は，接続部８４１，８４２の電極パターンおよびビアホール８４５〜８４８を有する。
基板８５は，接続部８５１〜８５４の電極パターンおよびビアホール８５５〜８５８を有する。
基板８６は，平板電極８６１および接続部８６３の電極パターンおよびビアホール８６５〜８６８を有する。
基板８７は，特段のパターンを有せず，主として基板８６を保護するためのものである。

ビアホール８４５〜８４８およびビアホール８５５〜８５８はそれぞれ，インダクタンス電極ＬＬ１１〜ＬＬ４１を構成し，共振器ＲＥ１１〜ＲＥ４１に対応する。ビアホール８６５〜８６８はそれぞれ，インダクタンス電極ＬＬ１２〜ＬＬ４２を構成し，共振器ＲＥ１２〜ＲＥ４２に対応する。

平板電極８３１，８３２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の容量結合の総和として，キャパシタＣ０１が構成される。このキャパシタＣ０１には，平板電極８２１を介する平板電極８３１，８３２間の容量結合が含まれる。
平板電極８３２，８３３間およびインダクタンス電極ＬＬ２１〜ＬＬ３２間の容量結合の総和として，キャパシタＣ０２が構成される。このキャパシタＣ０２には，平板電極８２２を介する平板電極８３２，８３３間の容量結合が含まれる。
平板電極８３３，８３４間およびインダクタンス電極ＬＬ３１〜ＬＬ４２間の容量結合の総和として，キャパシタＣ０３が構成される。このキャパシタＣ０３には，平板電極８２３を介する平板電極８３３，８３４間の容量結合が含まれる。

平板電極８３１，８３２間およびインダクタンス電極ＬＬ１１〜ＬＬ２２間の誘導結合の総和として，インダクタＬ０１が構成される。平板電極８３２，８３３間およびインダクタンス電極ＬＬ２１〜ＬＬ３２間の誘導結合の総和として，インダクタＬ０２が構成される。平板電極８３３，８３４間およびインダクタンス電極ＬＬ３１〜ＬＬ４２間の誘導結合の総和として，インダクタＬ０３が構成される。
接続部８４１，８４２がそれぞれ，インダクタＬ１，Ｌ２を構成する。

本実施形態では，インダクタンス電極ＬＬ１１，ＬＬ２１間（開放端側），インダクタンス電極ＬＬ２２，ＬＬ３２間（短絡端側），インダクタンス電極ＬＬ３１，ＬＬ４１間（開放端側）それぞれの間隔が他端側より狭い。この結果，これらの間がキャパシタＣ５１，インダクタＬ５２，およびキャパシタＣ５３で結合される。

（積層型ＬＣフィルタの特性）
積層型ＬＣフィルタ１０〜５０の特性につき説明する。
図３１〜３４はそれぞれ，積層型ＬＣフィルタ１０，２０，４０，５０の減衰率ＡＲの周波数特性の一例を積層型ＬＣフィルタ１０Ｘ，２０Ｘ，４０Ｘ，５０Ｘと比較して表したグラフである。また，図３５は，積層型ＬＣフィルタ６０の減衰率ＡＲの周波数特性を表したグラフである。図３１〜３５の横軸が高周波信号の周波数ｆ［ＧＨｚ］，縦軸が減衰率ＡＲ［ｄＢ］に対応する。図３１〜３４での実線および破線それぞれのグラフが実施例および比較例の減衰率ＡＲを表す。図３５での実線および破線それぞれのグラフが実施例の減衰率ＡＲおよび反射率ＲＲを表す。
減衰率ＡＲは，端子Ｔ１から信号を入力したときにおける端子Ｔ１での信号強度Ｗ１と端子Ｔ２から出力される信号強度Ｗ２の比（ＡＲ＝Ｗ２／Ｗ１）である。反射率ＲＲは，端子Ｔ１から信号を入力したときにおける端子Ｔ１での信号強度Ｗ１と端子Ｔ１から出力される信号強度Ｗ３の比（ＲＲ＝Ｗ３／Ｗ１）である。

このときのインダクタンス電極の間隔は以下の通りである。
・積層型ＬＣフィルタ１０ ：間隔ｄ１＝０．６ｍｍ，間隔ｄ２＝０．４ｍｍ
・積層型ＬＣフィルタ１０Ｘ：間隔ｄ０＝０．６ｍｍ
・積層型ＬＣフィルタ２０ ：間隔ｄ１１＝ｄ１２＝０．４６ｍｍ，間隔ｄ２１＝ｄ２２＝０．３６ｍｍ
・積層型ＬＣフィルタ２０Ｘ：間隔ｄ０１＝ｄ０２＝０．４６ｍｍ
・積層型ＬＣフィルタ３０ ：間隔ｄ１＝０．５ｍｍ，間隔ｄ２＝１．０ｍｍ
・積層型ＬＣフィルタ３０Ｘ：間隔ｄ０＝１．０ｍｍ
・積層型ＬＣフィルタ４０ ：間隔ｄ１１＝ｄ１２＝０．５ｍｍ，間隔ｄ２１＝ｄ２２＝０．６５ｍｍ
・積層型ＬＣフィルタ４０Ｘ：間隔ｄ０１＝ｄ０２＝０．６５ｍｍ
・積層型ＬＣフィルタ５０ ：間隔ｄ１１＝ｄ１２＝０．５０ｍｍ，間隔ｄ２１＝ｄ２２＝０．６５ｍｍ

図３１〜３４に示すように，間隔の比Ｒ（ｄ２／ｄ１あるいはｄ２１／ｄ１１，ｄ２２／ｄ１２）を１．０から変化することでフィルタの特性が変化している。例えば，間隔の比Ｒを１．０から０．２程度変化させた場合でも，その特性に明瞭な相違が表れる。

図３１に示すように，積層型ＬＣフィルタ１０は，積層型ＬＣフィルタ１０Ｘと比較して，周波数帯域が広くなっている。即ち，インダクタンス電極ＬＬ１２，Ｌ２２間での誘導結合Ｌ５１によって，積層型ＬＣフィルタ１０では積層型ＬＣフィルタ１０Ｘより広帯域の特性が得られている。
図３２に示すように，積層型ＬＣフィルタ２０は，積層型ＬＣフィルタ２０Ｘと比較して，周波数帯域が広くなっている。即ち，インダクタンス電極ＬＬ１２，Ｌ２０，Ｌ３２間での誘導結合Ｌ５１，Ｌ５２によって，積層型ＬＣフィルタ２０では積層型ＬＣフィルタ２０Ｘより広帯域の特性が得られている。

図３３に示すように，積層型ＬＣフィルタ４０は，積層型ＬＣフィルタ４０Ｘと比較して，周波数帯域は幾分広くなったものの，大きな差は見られない。但し，減衰極での周波数と通過帯域の低周波側での周波数の差Ｗ１が積層型ＬＣフィルタ４０Ｘでの周波数差Ｗ０より小さくなっている。即ち，通過帯域の低周波側近傍での減衰特性が向上している。
図３４に示すように，積層型ＬＣフィルタ５０は，積層型ＬＣフィルタ５０Ｘと比較して，周波数帯域が広くなっている。即ち，インダクタンス電極ＬＬ１２，Ｌ２０，Ｌ３２間での容量結合Ｃ５１，Ｃ５２によって，積層型ＬＣフィルタ５０では積層型ＬＣフィルタ５０Ｘより広帯域の特性が得られている。

図３５に示すように，積層型ＬＣフィルタ６０は，通過帯域の両側に極Ｐ１，Ｐ２を有する。これは，積層型ＬＣフィルタ６０において，インダクタＬ５１，キャパシタＣ５２の双方によって，インダクタンス電極間での結合がなされることに対応する。

（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張、変更可能であり、拡張、変更した実施形態も本発明の技術的範囲に含まれる。

本発明の第１の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第１の実施形態に係る積層型ＬＣフィルタの外観を表す図である。 本発明の第１の実施形態に係る積層型ＬＣフィルタの外観を表す図である。 本発明の第１の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第１の実施形態に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第１の比較例に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第１の比較例に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第１の比較例に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第２の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第２の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第２の実施形態に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第２の比較例に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第２の比較例に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第２の比較例に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第２の実施形態の変形例に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第３の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第３の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第３の実施形態に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第３の比較例に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第３の比較例に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第４の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第４の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第４の実施形態に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第４の比較例に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第４の比較例に係る積層型ＬＣフィルタの断面状態を表す断面図である。 本発明の第５の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第５の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第６の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第６の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第７の実施形態に係る積層型ＬＣフィルタの概念的な回路構成を表す回路図である。 本発明の第７の実施形態に係る積層型ＬＣフィルタを構成する多層基板を分離した状態を表す分解斜視図である。 本発明の第１の実施形態に係る積層型ＬＣフィルタの周波数特性の一例を表すグラフである。 本発明の第２の実施形態に係る積層型ＬＣフィルタの周波数特性の一例を表すグラフである。 本発明の第３の実施形態に係る積層型ＬＣフィルタの周波数特性の一例を表すグラフである。 本発明の第４の実施形態に係る積層型ＬＣフィルタの周波数特性の一例を表すグラフである。 本発明の第５の実施形態に係る積層型ＬＣフィルタの周波数特性の一例を表すグラフである。

符号の説明

１１-１６ 基板
１１１ 平板電極
１１３ 接続部
１２１，１２２ 平板電極
１２５，１２６ 接続部
１３１，１３２ 平板電極
１３３，１３４ 接続部
１３５，１３６ ビアホール
１４１，１４２ 平板電極
１４１，１４２ 接続部
１４５，１４６ ビアホール
１５１ 平板電極
１５３ 接続部
１５５，１５６ ビアホール
９１-９３ 導体パターン
９５-９７ ランドパターン

Claims (5)

1. 積層して配置され，互いの境界に少なくとも第１乃至第３の層を有する複数の基板と，
   前記第１の層に配置される一端と，前記第２の層に配置される他端とをそれぞれ有し，第１の間隔で配置される第１，第２のインダクタンス電極と，
   前記第２の層に配置され，かつ前記第１，第２のインダクタンス電極の他端とそれぞれ電気的に接続される一端と，前記第３の層にそれぞれ配置される他端とを有し，前記第１の間隔と異なる第２の間隔で配置される第３，第４のインダクタンス電極と，
   前記第１，第２のインダクタンス電極の一端を電気的に接続する接続部と，
   前記第３，第４のインダクタンス電極の他端を容量結合する結合部と，
   を具備することを特徴とする積層型ＬＣフィルタ。
2. 前記結合部が，
   前記第３，第４のインダクタンス素子の他端とそれぞれ電気的に接続される第１，第２の平板電極と，
   前記第１，第２の平板電極と対向する第３の平板電極と，を有する
   ことを特徴とする請求項１記載の積層型ＬＣフィルタ。
3. 前記第１，第２の平板電極と電気的に接続される第１，第２の端子
   をさらに具備することを特徴とする請求項２記載の積層型ＬＣフィルタ。
4. 前記第１の層に配置され，かつ前記接続部と電気的に接続される一端と，前記第３の層に配置される他端とを有する第５のインダクタンス電極，をさらに具備し，
   前記結合部が，前記第３，第４，第５のインダクタンス電極の他端を容量結合する
   ことを特徴とする請求項１記載の積層型ＬＣフィルタ。
5. 前記第５のインダクタンス電極が，
   前記第２の層に配置され互いに電気的に接続される一端と，前記第３の層に配置され互いに電気的に接続される他端とをそれぞれ有する第６，第７のインダクタンス電極を有する，
   ことを特徴とする請求項４記載の積層型ＬＣフィルタ。

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