JP2007281149A - Mos型半導体装置 - Google Patents
Mos型半導体装置 Download PDFInfo
- Publication number
- JP2007281149A JP2007281149A JP2006104684A JP2006104684A JP2007281149A JP 2007281149 A JP2007281149 A JP 2007281149A JP 2006104684 A JP2006104684 A JP 2006104684A JP 2006104684 A JP2006104684 A JP 2006104684A JP 2007281149 A JP2007281149 A JP 2007281149A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- stress
- predetermined stress
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 111
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 54
- 229910052710 silicon Inorganic materials 0.000 abstract description 54
- 239000010703 silicon Substances 0.000 abstract description 54
- 239000010410 layer Substances 0.000 description 205
- 230000035882 stress Effects 0.000 description 82
- 239000002019 doping agent Substances 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
応力による影響を抑制するための構成を有するMOS型半導体装置を提供する。
【解決手段】MOSトランジスタ10において、互いに直交する2つのチャネル28,30を有し、さらに、ドレイン層14とソース層16との間に生じる電流経路について、シリコン基板12に応力が印加されなかった場合の電気抵抗と、シリコン基板12に所定の応力が印加された場合の電気抵抗とが等しくなることを特徴とする。
【選択図】図2
Description
図2は、本発明に係るN型導電性のMOSトランジスタ10の上面図を示したものである。図3は、図2のA1−A2間の断面構造図を示したものであり、図4は、図2のB1―B2間の断面構造図を示したものである。
(数9)
σ=Δα・Ysi・(T−T0) ・・・(9)
ここでΔαは、シリコン基板の線膨張係数と実装基板の線膨張係数との差であり、Ysiはシリコンのヤング率である。
(数10)
r1(σ)=(1+ΠPσ)r1 ・・・ (10)
r2(σ)=(1+ΠVσ)r2 ・・・ (11)
RD(σ)=(1+ΠVσ)RD ・・・ (12)
ここでΠPは、応力の方向と平行な方向に対するピエゾ抵抗係数であり、ΠVは、応力の方向と垂直な方向に対するピエゾ抵抗係数である。シリコンにおいては、ピエゾ抵抗係数ΠV,ΠPの符号は互いに異なる。例えば、シリコン結晶の[100]方向に応力が印加された場合のΠPは−102×10-11/Paであり、ΠVは53.4×10-11/Paである。
(数14)
σ(150)=5×10-6×170×109×(150−25)
=1.06×108[Pa] ・・・(16)
(但し、実装基板はアルミナ基板であって、Δα=5×10-6/℃である。T0は25℃とする)。
図5は、本発明に係るN型導電性のMOSトランジスタ50の上面図を示したものである。図6は、図5のC1−C2間の断面構造図を示したものである。以下、第一の実施の形態と重複する構成要素については、同一符号を付して、説明を省略する。
(数19)
R0=r1+r2+RD ・・・(21)
ここで、r1はチャネル52の電気抵抗であり、r2はチャネル54の電気抵抗である。
(数20)
R(σ)=(1+ΠPσ)r1+(1+ΠVσ)r2+(1+ΠVσ)RD ・・・(22)
ここで、R0=R(σ)が成り立つための条件は、次式で表される。
N型導電性のMOSトランジスタ10,50において、N型半導体領域をP型半導体領域に、P型半導体領域をN型半導体領域にそれぞれ置き換えることによって、本発明に係るP型導電性のMOSトランジスタが実現される。P型導電性のMOSトランジスタの動作は、N型導電性のMOSトランジスタの動作とは極性が反対になるだけである。さらに、P型導電性のMOSトランジスタにおける応力の影響を抑制する手段についても、N型導電性のMOSトランジスタ10,50と同様に実現されるので、以下での説明は省略する。
Claims (8)
- 半導体基板の表面に形成された絶縁層の表面に形成されたゲート電極に電圧が印加されることによって、前記絶縁層と前記半導体基板との界面近傍の前記半導体基板側の領域にチャネルが形成され、前記チャネルを介して、前記半導体基板に形成されたドレイン層とソース層との間に流れる電流が制御されるMOS型半導体装置において、
前記チャネルは、互いに直交する第一のチャネルと第二のチャネルとからなり、
前記ゲート電極に所定の電圧が印加された場合に、前記ドレイン層と前記ソース層との間に生じる電流経路について、
前記半導体基板に応力が印加されなかった場合の電気抵抗と、
前記半導体基板に所定の応力が印加された場合の電気抵抗と、
が等しくなることを特徴とするMOS型半導体装置。 - 前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一,第二のチャネルの電気抵抗r1,r2は、
を満たすように設定されることを特徴とする請求項1に記載のMOS型半導体装置。 - 前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一,第二のチャネルの幅W1,W2は、
を満たすように設定されることを特徴とする請求項1または請求項3に記載のMOS型半導体装置。 - 前記所定の応力は、前記半導体基板の表面に水平な方向に印加される応力であり、
前記第一のチャネルに電流が流れる方向は、前記所定の応力が印加される方向に対して平行であり、
前記第二のチャネルに電流が流れる方向は、前記第一のチャネルに電流が流れる方向と直交し、かつ、前記半導体基板の表面に対して水平な方向であり、
更に、前記第一,第二のチャネルの長さL1,L2は、
を満たすように設定されることを特徴とする請求項1または請求項3または請求項4のいずれか一つに記載のMOS型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006104684A JP5410649B2 (ja) | 2006-04-05 | 2006-04-05 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006104684A JP5410649B2 (ja) | 2006-04-05 | 2006-04-05 | Mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007281149A true JP2007281149A (ja) | 2007-10-25 |
JP5410649B2 JP5410649B2 (ja) | 2014-02-05 |
Family
ID=38682307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006104684A Expired - Fee Related JP5410649B2 (ja) | 2006-04-05 | 2006-04-05 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5410649B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8759911B2 (en) | 2009-12-18 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
EP2755237A3 (en) * | 2013-01-14 | 2016-05-18 | Samsung Electronics Co., Ltd | Trench MOS gate semiconductor device and method of fabricating the same |
EP2673806A4 (en) * | 2011-02-12 | 2017-12-06 | NXP USA, Inc. | Semiconductor device and related fabrication methods |
CN107591453A (zh) * | 2017-10-24 | 2018-01-16 | 贵州芯长征科技有限公司 | 沟槽栅超结mosfet器件及其制备方法 |
CN116013905A (zh) * | 2023-03-27 | 2023-04-25 | 通威微电子有限公司 | 一种半导体器件及其制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0318065A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 縦型mos電界効果トランジスタ |
JP2005197340A (ja) * | 2004-01-05 | 2005-07-21 | Mitsubishi Electric Corp | パワー半導体モジュール |
JP2005322781A (ja) * | 2004-05-10 | 2005-11-17 | Mitsubishi Electric Corp | 半導体装置 |
JP2006501666A (ja) * | 2002-10-04 | 2006-01-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パワー半導体デバイス |
-
2006
- 2006-04-05 JP JP2006104684A patent/JP5410649B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0318065A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 縦型mos電界効果トランジスタ |
JP2006501666A (ja) * | 2002-10-04 | 2006-01-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パワー半導体デバイス |
JP2005197340A (ja) * | 2004-01-05 | 2005-07-21 | Mitsubishi Electric Corp | パワー半導体モジュール |
JP2005322781A (ja) * | 2004-05-10 | 2005-11-17 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8759911B2 (en) | 2009-12-18 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
EP2673806A4 (en) * | 2011-02-12 | 2017-12-06 | NXP USA, Inc. | Semiconductor device and related fabrication methods |
EP2755237A3 (en) * | 2013-01-14 | 2016-05-18 | Samsung Electronics Co., Ltd | Trench MOS gate semiconductor device and method of fabricating the same |
CN107591453A (zh) * | 2017-10-24 | 2018-01-16 | 贵州芯长征科技有限公司 | 沟槽栅超结mosfet器件及其制备方法 |
CN116013905A (zh) * | 2023-03-27 | 2023-04-25 | 通威微电子有限公司 | 一种半导体器件及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5410649B2 (ja) | 2014-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5673393B2 (ja) | 炭化珪素半導体装置 | |
JP5776610B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
CN102738227B (zh) | SiC半导体功率器件 | |
JP6299102B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
TWI458095B (zh) | 半導體裝置 | |
US8598636B2 (en) | Heat dissipation structure of SOI field effect transistor | |
JPWO2017126472A1 (ja) | 半導体装置 | |
JP5410649B2 (ja) | Mos型半導体装置 | |
JP2009521808A (ja) | 高移動度パワー金属酸化膜半導体電界効果トランジスタ | |
JP4342498B2 (ja) | 横型半導体デバイス | |
JP2012069797A (ja) | 絶縁ゲート型トランジスタ | |
JP5817204B2 (ja) | 炭化珪素半導体装置 | |
US9607961B2 (en) | Semiconductor device | |
TWI394262B (zh) | 半導體裝置及其製造方法 | |
JP2006019578A (ja) | 半導体装置及びその製造方法 | |
JP2018056304A (ja) | スイッチング装置とその製造方法 | |
JP7127389B2 (ja) | 炭化珪素半導体装置 | |
JP7474214B2 (ja) | 半導体装置 | |
JP4857590B2 (ja) | 半導体素子 | |
JP6120340B2 (ja) | 異種材料接合を有する半導体デバイス | |
JP4882212B2 (ja) | 縦型半導体装置 | |
WO2015076020A1 (ja) | 半導体装置 | |
JP7352360B2 (ja) | 半導体装置 | |
JP5692616B2 (ja) | 半導体装置 | |
JP2013122953A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081015 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120307 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130318 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131029 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131107 |
|
LAPS | Cancellation because of no payment of annual fees |