JP2007273709A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】 製造工程の簡略化と素子特性の安定化を両立できる薄膜トランジスタを提供する。
【解決手段】 多成分ガラス基板1の上方に遮光電極3を備え、前記遮光電極3の上方に単層または多層の汚染防止絶縁膜41を備え、前記汚染防止絶縁膜41の上方に多結晶シリコン膜5を備え、前記多結晶シリコン膜5の上方にゲート絶縁膜6を備え、前記ゲート絶縁膜6の上方にゲート電極7を備え、前記ゲート電極7の上方に層間分離絶縁膜8を備え、前記層間分離絶縁膜8と前記ゲート絶縁膜6とを開口して前記多結晶シリコン膜5と導電接続されたソース・ドレイン電極を少なくとも備えている。さらに、前記多成分ガラス基板1の上層、前記汚染防止絶縁膜21の上層、前記ゲート絶縁膜6の上層、前記層間分離絶縁膜8の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層21,22,23,24を有している。
【選択図】 図1
【解決手段】 多成分ガラス基板1の上方に遮光電極3を備え、前記遮光電極3の上方に単層または多層の汚染防止絶縁膜41を備え、前記汚染防止絶縁膜41の上方に多結晶シリコン膜5を備え、前記多結晶シリコン膜5の上方にゲート絶縁膜6を備え、前記ゲート絶縁膜6の上方にゲート電極7を備え、前記ゲート電極7の上方に層間分離絶縁膜8を備え、前記層間分離絶縁膜8と前記ゲート絶縁膜6とを開口して前記多結晶シリコン膜5と導電接続されたソース・ドレイン電極を少なくとも備えている。さらに、前記多成分ガラス基板1の上層、前記汚染防止絶縁膜21の上層、前記ゲート絶縁膜6の上層、前記層間分離絶縁膜8の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層21,22,23,24を有している。
【選択図】 図1
Description
本発明は、多成分ガラス基板上に形成した薄膜トランジスタ及びその製造方法に関し、特に製造工程の簡略化及び素子特性の安定化を両立できる薄膜トランジスタ及びその製造方法に関する。
液晶表示装置及び自発光表示装置の駆動素子(表示画素部及び制御回路部の素子)として、非晶質シリコン(以下、a−Siという。)膜が能動層である薄膜トランジスタ(以下、TFTという。)の代わりに、多結晶シリコン(以下、p−Siという。)膜が能動層であるTFTを用いると、一層の高精細化及び高画質化が実現できる。その理由は、p−Si膜がa−Si膜の数十倍〜数百倍のキャリア(電子及び正孔)移動度を持つからである。
p−Si膜を能動層に用いたTFT(以下、p−Si TFTという。)は、製造温度が600℃以上の高温p−Si TFTと、製造温度が600℃未満の低温p−Si TFTに大別される。一般に高温p−Si TFTは、耐熱性に優れた石英ウエハ基板上に形成され、良質な熱酸化膜が得られる等の利点があるが、石英ウエハが高価である、石英ウエハサイズが小さい等の理由から、製造コストが高価である等の欠点がある。
これに対して、低温p−Si TFTは、高温p−Si TFTほどの良質な熱酸化膜等は得られないものの、安価で、サイズの大きい多成分ガラス基板(以下、ガラス基板という。)上に形成できることから、製造コストが低い等の利点がある。そのため、小型、軽量、高性能、低価格の要求が強い製品群(例えば、携帯電話及び携帯ゲーム機等)の表示装置には、低温p−Si TFTを用いた液晶表示装置が多用されている。
当該技術分野で一般的に用いるガラス基板には、僅かではあるが、ナトリウム(以下、Naという。)やカリウム(以下、Kという。)等のアルカリ元素、カルシウム(以下、Caという。)、マグネシウム(以下、Mgという。)等のアルカリ土類元素が含まれている。これらの元素の他にも、Siに対してP型伝導の不純物作用を持つ三価のボロン(以下、Bという。)、アルミ(以下、Alという。)等も多量に含まれている。
これらの不純物は、低温p−Si TFTの閾動作電圧(以下、Vtという。)を変動させる、或いは長期の動作信頼性を低下させる。特に、Naは、その発生源(人体及び製造環境等)の多さと可動性の高さ、素子特性に与える被害の甚大さから、その汚染を最も防がなければならない元素の一つとなっている。そのため、ガラス基板上に低温p−Si TFTを形成する場合は、ガラス基板側からの不純物汚染防止を目的として、例えば特許文献1及び特許文献2の技術のように、ガラス基板の直上に酸化珪素(以下、SiOという。)膜、窒化珪素(以下、SiNという。)膜を設けている。特に前記SiN膜は、Naに対する拡散阻止能力がSiO膜よりも数倍高いため、SiN膜とSiO膜とを積層して用いる場合が多い。
低温p−Si TFTに用いられるp−Si膜は、一般にエキシマレーザアニール法を用いて形成される。エキシマレーザアニール法では、a−Si膜を一旦溶かして固めるため、溶融状態のSiと反応性が低く、濡れ性の悪いSiO膜をp−Si膜の直下に設ける必要がある。その理由は、溶融状態のSiと反応性が高く、濡れ性の良い膜では不純物を多量に含むp−Si膜が形成されてしまうからである。そのため、例えば特許文献1の技術では、SiO膜だけをガラス基板側からの不純物汚染を防止するための膜(以下、汚染防止膜という。)として使用している。
しかしながら、SiO膜は不純物、特にNaに対する拡散阻止能力が低い欠点があるため、SiO膜を十分に厚くする必要があり、製造時間が長くなる課題があった。さらに、SiO膜中への不純物拡散は常に進行するので、長期の動作信頼性が劣る課題もあった。
前述の特許文献1の技術の課題は、例えば特許文献2の技術のように、汚染防止膜をSiN膜及びSiO膜の積層構造にすることで解決できる。その理由は、SiO膜と比べて、SiN膜の不純物に対する拡散阻止能力が十分に高いからである。
しかしながら、汚染防止膜を設ける工程がSiN膜用とSiO膜用との2工程に増加してしまい、製造時間や製造コストが増加する課題があった。この課題は、例えば特許文献3の技術のように、SiN膜の代わりに酸化窒化珪素(以下SiON)膜を用いた場合も同様であった。
また、特許文献4では、低級なガラス基板上に第1のバッファ層を積層し、その第1のバッファ層の上にリンイオンをドーピングし、その上に第2のバッファ層を設けている。また、第1バッファ層の上にリンイオンをドーピングして、その上に第2バッファ層を設けることで、第1及び第2のバッファ層の界面に捕獲層を設けている。また、バッファ層の上から塩素イオンあるいはリンイオンをドーピングして、基板とバッファ層の界面に反応層を形成している。また、第1、第2のバッファ層を積層したあとにドーピングを行い、第1、第2のバッファ層の界面に捕獲層を設けている。
また、特許文献5では、半導体膜の下層に減圧CVDで酸化膜を形成する原料ガスにハロゲンを含むガスを混入させて膜中に導入する構成が開示されている。また、半導体膜の上層のゲート絶縁膜に前記の減圧CVDの方法と、スパッタ法でスパッタガスにハロゲン材料ガスを混入させる方法が開示されている。
上記特許文献4及び5は、汚染捕獲物質(元素)を絶縁膜内に存在させるものであるが、膜厚方向では、特許文献4の場合、汚染捕獲物質が、複数の絶縁膜(素膜)の積層体で構成された絶縁層の内部(素膜の界面)に中心を持って分布している。また、特許文献5では、汚染捕獲物質が、絶縁膜厚全体に渡って実質的に均等に含まれる。また、膜面内方向では、特許文献4及び5では、汚染捕獲物質が膜面全体に存在する。
しかしながら、特許文献4では、汚染捕獲物質が積層体を構成するため、特別なプロセスを追加しなければ、所望の効果を得られないという問題がある。
また、特許文献5では、下地膜、ゲート絶縁膜の膜厚方向全域に捕獲物質が含まれているため、TFT特性そのものに弊害を及ぼす恐れがあり、特にチャネル形成領域のゲート絶縁膜にハロゲンが存在することによって、信頼性(動作環境化での特性変化)への影響が回避できないという問題がある。また、成膜された後で捕獲物質を導入することで、プロセス上、CVDの原料ガスおよびスパッタガスに捕獲物質(元素)含有ガスを添加する弊害(膜を疎にする、密着性、表面平坦性を阻害する)を回避できないという問題がある。
前記目的を達成するため、本発明に係る薄膜トランジスタは、多成分ガラス基板の上方に遮光電極を備え、前記遮光電極の上方に単層または多層の汚染防止絶縁膜を備え、前記汚染防止絶縁膜の上方に多結晶シリコン膜を備え、前記多結晶シリコン膜の上方にゲート絶縁膜を備え、前記ゲート絶縁膜の上方にゲート電極を備え、前記ゲート電極の上方に層間分離絶縁膜を備え、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を少なくとも備えた薄膜トランジスタにおいて、前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有することを特徴とするものである。
本発明によれば、導入位置は、各絶縁層厚さの上層部に備えた不純物捕獲層であり、ガラス基板への導入以外では導入方法に起因して、被エッチング膜の除去される位置にのみ導入され、絶縁膜全面には捕獲層は形成されない。また捕獲層は、ガラス基板と半導体層の間の絶縁膜のほか、ゲート絶縁膜、さらにゲート層の上の層間絶縁膜の上部に形成している。
本発明においても、汚染捕獲物質(元素)を絶縁膜内に存在させるという点では、特許文献4及び5と同様であるが、その汚染捕獲物質の存在位置が、膜厚方向及び膜面内方向で異なる。すなわち、本発明において、膜厚方向では、絶縁層の表層付近を中心に分布している。さらに、膜面内方向では、ガラス基板表面を除いて、絶縁層の直上の被加工膜の加工プロセス(ドライエッチ〜アッシング)を利用して絶縁膜表面に汚染捕獲物質を含有させるので、被加工膜が除去される部分にのみ存在する。
したがって、本発明では、所望の効果を得るために、特別なプロセスを追加する必要性がない構造が得られる。さらに、下地膜、ゲート絶縁膜の膜厚方向全域に捕獲物質が含まれていないため、TFT特性そのものへの弊害、特にチャネル形成領域のゲート絶縁膜にハロゲンが存在することによる信頼性(動作環境化での特性変化)への影響が回避できる。
前記不純物捕獲層を設ける薄膜トランジスタは、前記トランジスタに限られるものではない。本発明に係る薄膜トランジスタは、多成分ガラス基板の上方に単層または多層の第1の汚染防止絶縁膜を備え、前記第1の汚染防止絶縁膜の上方に遮光電極を備え、前記遮光電極の上方に単層または多層の第2の汚染防止絶縁膜を備え、前記第2の汚染防止絶縁膜の上方に多結晶シリコン膜を備え、前記多結晶シリコン膜の上方にゲート絶縁膜を備え、前記ゲート絶縁膜の上方にゲート電極を備え、前記ゲート電極の上方に層間分離絶縁膜を備え、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を少なくとも備えた薄膜トランジスタであってもよく、この種の薄膜トランジスタにおいて、前記第1の汚染防止絶縁膜の上層、前記第2の汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有する構成として構築してもよいものである。
また本発明に係る薄膜トランジスタは、多成分ガラス基板の上方に単層または多層の汚染防止絶縁膜を備え、前記汚染防止絶縁膜の上方に多結晶シリコン膜を備え、前記多結晶シリコン膜の上方にゲート絶縁膜を備え、前記ゲート絶縁膜の上方にゲート電極を備え、前記ゲート電極の上方に層間分離絶縁膜を備え、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を少なくとも備えた薄膜トランジスタであってもよく、この薄膜トランジスタにおいて、前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有する構成として構築してもよいものである。
上記説明では、本発明を薄膜トランジスタの構成として捉えたが、これに限られるものではなく、薄膜トランジスタの製造方法として構成してもよいものである。この場合、本発明に係る薄膜トランジスタの製造方法は、多成分ガラス基板の上方に遮光電極を形成する工程と、前記遮光電極の上方に単層または多層の汚染防止絶縁膜を形成する工程と、前記汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程と、前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を少なくとの実行する構成として構築する。
また本発明に係る薄膜トランジスタの製造方法は、多成分ガラス基板の上方に単層または多層の第1の汚染防止絶縁膜を形成する工程と、前記第1の汚染防止絶縁膜の上方に遮光電極を形成する工程と、前記遮光電極の上方に単層または多層の第2の汚染防止絶縁膜を形成する工程と、前記第2の汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程と、前記第1の汚染防止絶縁膜の上層、前記第2の汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を少なくとも実行する構成として構築してもよいものである。
また本発明に係る薄膜トランジスタの製造方法は、多成分ガラス基板の上方に単層または多層の汚染防止絶縁膜を形成する工程と、前記汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程と、前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を実行する構成として構築してもよいものである。
以上説明したように本発明によれば、膜厚方向では不純物捕獲層が絶縁膜の上層に分布し、膜面内方向では不純物層が被加工物の除去される部分に存在するため、特別なプロセスを追加しなくても所望の効果が得られる。さらに、下地膜、ゲート絶縁膜の膜厚方向全域に捕獲物質が含まれていることによるTFT特性そのものへの弊害、特にチャネル形成領域のゲート絶縁膜にハロゲンが存在することによる信頼性(動作環境化での特性変化)への影響を回避できる。さらに、成膜された後で捕獲物質を導入することで、プロセス上、CVDの原料ガスおよびスパッタガスに捕獲物質(元素)含有ガスを添加する弊害(膜を疎にする、密着性、表面平坦性を阻害するなど)を回避できる。
さらに、従来の技術よりも汚染防止膜全体の厚さを薄くできる。その理由は、ガラス基板及び絶縁膜の上層に不純物捕獲層を自ら備えているからである。そのため、従来の技術よりも製造時間及び製造コストを削減できる。
さらに、従来の技術よりも素子の動作信頼性を向上できる。その理由は、不純物捕獲層中に導入したハロゲン元素の陽イオン系不純物に対する捕獲作用が強いからである。そのため、従来の技術よりも製品寿命を延ばすことができる。
さらに、従来の技術よりも汚染防止膜の形成に関わる工程を簡略化できる。その理由は、ドライエッチング工程及びアッシング工程と同時にガラス基板及び絶縁膜の上層に塩素及びフッ素を導入して、不純物捕獲層を形成するからである。そのため、従来の技術よりも製造時間及び製造コストを削減できる。
さらに、副次的効果として、従来の技術よりもガラス基板全体の可視光透過量を増加させることができる。その理由は、可視光透過率の高い酸化膜だけを使用しても、高い不純物阻止能力が得られるため、酸化膜以外の無機膜と積層した場合の界面における屈折率差に依存した透過損が軽減できるからである。
(実施形態1)
図1は、本発明の実施形態1に係る低温p−Si TFTの構造、及びその製造方法を示す断面図である。
図1は、本発明の実施形態1に係る低温p−Si TFTの構造、及びその製造方法を示す断面図である。
図1(d)に示すように、本発明の実施形態1に係る低温p−Si TFTは、ガラス基板1の上層21、汚染防止SiO膜41の上層22、ゲートSiO膜の上層23及び層間分離SiO膜8の上層24に、塩素(以下、Clという。)及びびフッ素(以下、Fという。)の双方または片方を所定の深さで所定の濃度含む不純物捕獲層21,22,23,24を備えている。
本発明の実施形態1において、前記不純物捕獲層21は、遮光電極3の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した部分のガラス基板1の上層に形成されている。前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成されている。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成されている。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成されている。
次に、本発明の実施形態1に係る低温p−Si TFTの製造方法を図1に基づいて説明する。
図1(a)に示すように、ガラス基板1の上に遮光電極3をCl系ガスとF系ガスの双方または片方を使用したドライエッチング工程と、F系ガスと酸素(以下、O2という。)ガスの双方を使用したアッシング工程によって形成する。
前記図1(a)に示す製造工程において、前記ドライエッチング工程の超過処理時間及び基板バイアス、前記アッシング工程の処理時間を調整して、ガラス基板1の上層にClとFの双方または片方を所定の濃度含む不純物捕獲層21を所定の深さ形成する。
なお、前記超過処理時間とは、ガラス基板1の面内における平均的なドライエッチング終了時間を超えた処理時間を意味しており、製造装置に設定したドライエッチング処理時間またはドライエッチング終点検出機により決定された終了時刻に追加した処理時間を意味している。
次に図1(b)に示すように、前記遮光電極3の上に汚染防止SiO膜41を形成した後、前記汚染防止SiO膜41の上に島状化したp−Si膜5をCl系ガスとF系ガスの双方または片方を使用したドライエッチング工程と、F系ガスとO2ガスの双方を使用したアッシング工程とによって形成する。
次に図1(b)に示すように、前記遮光電極3の上に汚染防止SiO膜41を形成した後、前記汚染防止SiO膜41の上に島状化したp−Si膜5をCl系ガスとF系ガスの双方または片方を使用したドライエッチング工程と、F系ガスとO2ガスの双方を使用したアッシング工程とによって形成する。
前記図1(b)に示す製造工程において、前記ドライエッチング工程の超過処理時間及び基板バイアス、前記アッシング工程の処理時間を調整して、汚染防止SiO膜41の上層にClとFの双方または片方を所定の濃度含む不純物捕獲層22を所定の深さに形成する。
次に図1(c)に示すように、前記p−Si膜5の上にゲートSiO膜6を形成した後、前記ゲートSiO膜6の上にゲート電極7をCl系ガスとF系ガスの双方または片方を使用したドライエッチング工程と、F系ガスとO2ガスの双方を使用したアッシング工程とによって形成する。
前記図1(c)に示す製造工程において、ドライエッチング工程の超過処理時間及び基板バイアス、前記アッシング工程の処理時間を調整して、ゲートSiO膜6の上層にClとFの双方または片方を所定の濃度含む不純物捕獲層23を所定の深さ形成する。
次に図1(d)に示すように、前記ゲート電極7の上に層間分離SiO膜8を形成した後、前記p−Si膜5のソース・ドレイン領域上の層間分離SiO膜8及びゲートSiO膜6の一部を開口する。そして、層間分離SiO膜8の上にp−Si膜5のソース・ドレイン領域と導電接続されたソース・ドレイン電極91,92,93をCl系ガスとF系ガスの双方または片方を使用したドライエッチング工程と、F系ガスとO2ガスの双方を使用したアッシング工程とによって形成する。
以上の製造工程を経て、前記不純物捕獲層21は、遮光電極3の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した部分のガラス基板1の上層に形成される。前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成される。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成される。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成される。
前記図1(d)に示す製造工程において、前記ドライエッチング工程の超過処理時間及び基板バイアス、前記アッシング工程の処理時間を調整して、層間分離SiO膜8の上層にClとFの双方または片方を所定の濃度含む不純物捕獲層24を所定の深さに形成する。
本発明の実施形態1において、前記不純物捕獲層21は、遮光電極3の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した部分のガラス基板1の上層に形成される。前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成される。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成される。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成される。
図1(d)の製造工程後において、ガラス基板の上方に、汚染防止膜としてのSiN膜やSiON膜のような無機膜を形成する、或いは平坦化膜としての有機膜を形成してもよい。SiN膜及びSiON膜を設けた場合は、ガラス基板上方からの不純物汚染を一層防止できる。なお、汚染防止SiO膜41及び層間分離SiO膜8をSiN膜及びSiON膜に置き換えてもよい。その場合、p−Si膜5外部からの不純物汚染をより一層防止できる。
図1に示す本発明の実施形態1に係る低温p−Si TFTは、例えば遮光構造を必須とする製品群(プロジェクター等)の液晶表示装置等に応用できる。
(実施形態2)
図2は、本発明の実施形態2に係る低温p−Si TFTの構造を示す断面図である。
図2は、本発明の実施形態2に係る低温p−Si TFTの構造を示す断面図である。
図2に示す本発明の実施形態2に係る低温p−Si TFTは、実施形態1に係る低温p−Si TFTにおける遮光電極3の下方に汚染防止SiO膜42を設けたものである。
本発明の実施形態2において、前記不純物捕獲層21は、遮光電極3の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した部分のガラス基板1の上層に形成されている。前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成されている。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成されている。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成されている。
本発明の実施形態2によれば、ガラス基板1上に遮光電極3を形成した場合と比較して、遮光電極3のガラス基板1に対する密着性を向上させることができるという利点がある。
なお、本発明の実施形態2において、汚染防止SiO膜41,42及び層間分離SiO膜8をSiN膜及びSiON膜に置き換えてもよい。その場合、p−Si膜5外部からの不純物汚染をより一層防止できる。
(実施形態3)
図3は、本発明の実施形態3に係る低温p−Si TFTの構造を示す断面図である。
図3は、本発明の実施形態3に係る低温p−Si TFTの構造を示す断面図である。
図3に示す本発明の実施形態3に係る低温p−Si TFTは、実施形態1における遮光電極3を設けず、ガラス基板1の上層に不純物捕獲層21だけを設けた構造に構成したものである。
本発明の実施形態3において、前記不純物捕獲層21は、遮光電極3が設けられていないため、前記不純物捕獲層21は、ガラス基板1の上層全面に形成されている。前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成される。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成される。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成される。
本発明の実施形態3によれば、実施形態1における遮光電極3を形成する工程を省略することができるという利点がある。
図3に示す低温p−Si TFTは、例えば遮光構造を必須としない製品群(携帯電話及び携帯ゲーム機等)の液晶表示装置及び自発光表示装置等に応用できる。
(実施形態4)
図4は、本発明の実施形態4に係る低温p−Si TFTの構造を示す断面図である。
図4は、本発明の実施形態4に係る低温p−Si TFTの構造を示す断面図である。
図4に示す本発明の実施形態4に係る低温p−Si TFTは、実施形態1における汚染防止SiO膜41の構造を、下層汚染防止SiN膜42、或いは下層汚染防止SiON膜42及び上層汚染防止SiO膜41による多層構造に構成したものである。
本発明の実施形態4において、前記不純物捕獲層22は、p−Si膜5の下の部分に形成されず、前記不純物捕獲層22は、ドライエッチングの被加工層が除去されて露出した汚染防止SiO膜41の上層に形成される。前記不純物捕獲層23は、チャネル形成領域の下の部分に形成されず、前記不純物捕獲層23は、ドライエッチングの被加工層が除去されて露出したゲートSi−O膜6の上層に形成される。前記不純物捕獲層24は、ソース・ドレイン電極91,92,93の下の部分に形成されず、前記不純物捕獲層21は、ドライエッチングの被加工層が除去されて露出した層間SiO膜8の上層に形成される。
本発明の実施形態4によれば、ガラス基板1側からの不純物汚染を一層防止できるだけでなく、不純物捕獲層22と下層汚染防止SiN膜42或いは下層汚染防止SiON膜42との相乗効果によって、汚染防止膜全体の厚さを薄くすることができるという利点がある。
(実施例)
次に、本発明の実施形態に係る低温p−Si TFT、特に図3に示す実施形態3に係る低温p−Si TFTを例にとって、その作用及び効果を実施例として詳細に説明する。
次に、本発明の実施形態に係る低温p−Si TFT、特に図3に示す実施形態3に係る低温p−Si TFTを例にとって、その作用及び効果を実施例として詳細に説明する。
図5は、本発明の実施形態3に係る低温p−Si TFTの構造を示す断面図である。図6は、図5に示す本発明の実施形態3に係る作用及び効果を説明するに際して用いる、ClとFの深さ濃度分布とNaの深さ強度分布を示す図である。図7は、図5に示す本発明の実施形態3に係る低温p−Si TFTに係る作用及び効果を説明するに際して用いる、ClとFの深さ濃度分布とKの深さ強度分布を示す図である。これらの図を用いて本発明の実施形態3に係る作用及び効果を説明する。
図6及び図7は、図5に示す低温p−Si TFTの絶縁膜領域において、図中の矢印方向に二次イオン質量分光(以下、SIMSという。)分析を行った場合における結果である。図6及び図7においては、横軸原点をガラス基板表面位置とし、横軸−1400nm付近をガラス基板最上面位置として、ハロゲン元素(ClとF)濃度とアルカリ元素(NaとK)強度の深さ分布を表している。
アルカリ元素は、SIMS分析時の絶縁膜、特にSiO膜中における移動速度が速く、正確な濃度分布を与えないため、強度分布で深さ方向の存在を表している。なお、図5に示す低温p−Si TFTでは、有機平坦化膜11をアルカリ元素の供給源としても利用している。また、図6及び図7に示すA、B、Cの場所は、それぞれ図5中のA部、B部、C部の場所におおよそ対応している。図8に示す表1に、図6及び図7のSIMS分析条件を纏めている。
図5に示す低温p−Si TFTにおいては、図中のA部(ゲートSiO膜上)とB部(層間分離SiO膜上)に本発明を適用した。図9に示す表2に、それぞれの処理条件(ドライエッチング条件及びアッシング条件)を纏めている。
被エッチング膜と下地材料(ガラス基板や絶縁膜等)とのエッチング選択比が小さい場合は、基板バイアスよりもドライエッチングの超過処理時間及びアッシング時間を調整して、各絶縁膜上層のClとFの濃度および深さを制御するのが好ましい。
逆にエッチング選択比が大きい場合は、処理時間に加えて、基板バイアスも調整して、各絶縁膜上層のClとFの濃度と深さを制御することができる。
なお、超過処理時間及び基板バイアスの調整によって、絶縁膜上層のClとFの濃度と深さを制御するのは、他のエッチング条件、例えば放電電力、ガス圧力、ガス流量等を変えてしまうと、目的とする加工精度が損なわれてしまうからである。ちなみに超過処理時間の調整は、時として加工寸法の細りを生じる場合があったが、幅広いドライエッチング条件において、300mm×350mmサイズのガラス基板面内のパターン寸法に対し、最大サイドエッチング量300nm以下(片側寸法)で調整することができた。
一般にアルカリ元素の絶縁膜中の移動速度は、SiO膜>SiN膜である。そのため、移動速度の速いSiO膜から移動速度の遅いSiN膜へとアルカリ元素が通過する際は、アルカリ元素の移動速度が減速され、SiO膜→SiN膜界面でアルカリ元素が滞留する結果、SIMS分析時の検出強度が増加する。これは、例えば図6中と図7中のC部の界面構成に相当する。
逆に、移動速度の遅いSiN膜から移動速度の速いSiO膜へとアルカリ元素が通過する際は、アルカリ元素の移動速度は減速されず、SiN膜→SiO膜界面でアルカリ元素が滞留しない結果、SIMS分析時の検出強度が増加しない。これは、例えば図6中と図7中のB部の界面構成に相当する。
そして同じ絶縁膜中であれば、アルカリ元素の移動速度に差が生じない限り、SIMS分析時の検出強度にも差は現れない。これは、例えば図6及び図7のA部の界面構成に相当する。
図6及び図7のB部を見て明らかなように、本来ならばアルカリ元素が滞留せず、SIMS分析時の検出強度が増加しないはずのSiN膜10→SiO膜8界面でアルカリ元素の検出強度が鋭く増加している。これは、アルカリ元素の移動速度がSiN膜10→SiO膜界面8で急激に減速されていることを示している。この減速効果は、特許文献4や特許文献5の技術に示されるように、ハロゲン元素によるアルカリ元素のトラップ(捕獲)作用あるいはゲッタリング作用によるものである。なお、図6及び図7のA部にアルカリ元素の鋭い強度ピークが得られなかった理由としては、B部で大半のアルカリ元素が捕獲されたこと等が考えられる。
種々の検討の結果、ハロゲン元素によるアルカリ元素の捕獲作用は、アルカリ元素以外の陽イオン系不純物全般(例えばAlやB等の金属元素等)に対しても一定の作用をすることがわかった。また同じハロゲン元素でも捕獲作用の度合いが異なり、Cl>Fであることもわかった。
さらにハロゲン元素の濃度と深さをある範囲内に制御しないと、配線金属の腐食や素子特性の劣化等が生じることもわかった。つまり、ハロゲン元素を絶縁膜中に所定深さ、所定濃度を含有させないと十分な不純物捕獲作用を得られないが、各々の所定範囲を超えてしまうと悪影響が出ると言うことである。悪影響が出ず、十分な効果が得られる処理範囲(絶縁膜表層のClとFの濃度範囲および深さ範囲)を表3に纏めている。
以上の結果、前記不純物捕獲層中の塩素濃度が1E17atoms/cm3以上1E20atoms/cm3以下であり、フッ素濃度が1E18atoms/cm3以上1E21atoms/cm3以下であることが望ましいものである。前記不純物捕獲層中の塩素含有深さが5nm以上50nm以下、フッ素含有深さが5nm以上100nm以下であることが望ましいものである。
以上説明したように本発明によれば、ガラス基板及び絶縁膜の上層に不純物捕獲層を自ら備えているため、従来の技術よりも汚染防止膜全体の厚さを薄くでき、従来の技術よりも製造時間及び製造コストを削減できる。
1 ガラス基板
21 ガラス基板上の不純物捕獲層
22 汚染防止SiO膜上の不純物捕獲層
23 ゲートSiO膜上の不純物捕獲層
24 層間分離SiO膜上の不純物捕獲層
3 遮光電極
41 上層汚染防止SiO膜
42 上層汚染防止SiO膜
5 p−Si膜
6 ゲートSiO膜
7 ゲート電極
8 層間分離SiO膜
91 ドレイン電極
92 ドレイン電極
93 ドレイン電極
10 保護SiN膜
11 有機平坦化膜
21 ガラス基板上の不純物捕獲層
22 汚染防止SiO膜上の不純物捕獲層
23 ゲートSiO膜上の不純物捕獲層
24 層間分離SiO膜上の不純物捕獲層
3 遮光電極
41 上層汚染防止SiO膜
42 上層汚染防止SiO膜
5 p−Si膜
6 ゲートSiO膜
7 ゲート電極
8 層間分離SiO膜
91 ドレイン電極
92 ドレイン電極
93 ドレイン電極
10 保護SiN膜
11 有機平坦化膜
Claims (10)
- 多成分ガラス基板の上方に遮光電極を備え、前記遮光電極の上方に単層または多層の汚染防止絶縁膜を備え、前記汚染防止絶縁膜の上方に多結晶シリコン膜を備え、前記多結晶シリコン膜の上方にゲート絶縁膜を備え、前記ゲート絶縁膜の上方にゲート電極を備え、前記ゲート電極の上方に層間分離絶縁膜を備え、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を少なくとも備えた薄膜トランジスタにおいて、
前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有することを特徴とする薄膜トランジスタ。 - 前記多成分ガラス基板と前記遮光電極の間に単層または多層の第1の汚染防止絶縁膜を備え、前記の上方に単層または多層の第2の汚染防止絶縁膜を備え、前記第2の汚染防止絶縁膜の上方に多結晶シリコン膜を備えており、
前記第1の汚染防止絶縁膜の上層、前記第2の汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有することを特徴とする請求項1に記載の薄膜トランジスタ。 - 多成分ガラス基板の上方に単層または多層の汚染防止絶縁膜を備え、前記汚染防止絶縁膜の上方に多結晶シリコン膜を備え、前記多結晶シリコン膜の上方にゲート絶縁膜を備え、前記ゲート絶縁膜の上方にゲート電極を備え、前記ゲート電極の上方に層間分離絶縁膜を備え、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を少なくとも備えた薄膜トランジスタにおいて、
前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を有することを特徴とする薄膜トランジスタ。 - 前記不純物捕獲層中の塩素濃度が1E17atoms/cm3以上1E20atoms/cm3以下であり、フッ素濃度が1E18atoms/cm3以上1E21atoms/cm3以下であることを特徴とする請求項1、2又は3のいずれか一項に記載の薄膜トランジスタ。
- 前記不純物捕獲層中の塩素含有深さが5nm以上50nm以下、フッ素含有深さが5nm以上100nm以下であることを特徴とする請求項1〜4のいずれか一項に記載の薄膜トランジスタ。
- 多成分ガラス基板の上方に遮光電極を形成する工程と、前記遮光電極の上方に単層または多層の汚染防止絶縁膜を形成する工程と、前記汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程とを少なくとも備えた薄膜トランジスタの製造方法において、
前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を備えることを特徴とする薄膜トランジスタの製造方法。 - 多成分ガラス基板の上方に単層または多層の第1の汚染防止絶縁膜を形成する工程と、前記第1の汚染防止絶縁膜の上方に遮光電極を形成する工程と、前記遮光電極の上方に単層または多層の第2の汚染防止絶縁膜を形成する工程と、前記第2の汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程とを少なくとも備えた薄膜トランジスタの製造方法において、
前記第1の汚染防止絶縁膜の上層、前記第2の汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を備えることを特徴とする薄膜トランジスタの製造方法。 - 多成分ガラス基板の上方に単層または多層の汚染防止絶縁膜を形成する工程と、前記汚染防止絶縁膜の上方に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記ゲート電極の上方に層間分離絶縁膜を形成する工程と、前記層間分離絶縁膜と前記ゲート絶縁膜とを開口して前記多結晶シリコン膜と導電接続されたソース・ドレイン電極を形成する工程とを少なくとも備えた薄膜トランジスタの製造方法において、
前記多成分ガラス基板の上層、前記汚染防止絶縁膜の上層、前記ゲート絶縁膜の上層、前記層間分離絶縁膜の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層を形成する工程を備えることを特徴とする薄膜トランジスタの製造方法。 - 前記不純物捕獲層を形成する工程が、少なくとも塩素系ガスとフッ素系ガスの双方または片方を含むドライエッチング工程と、少なくともフッ素系ガスを含むアッシング工程の双方または片方を同時に実行することを特徴とする請求項6〜8のいずれか一項に記載の薄膜トランジスタの製造方法。
- 前記不純物捕獲層中の塩素濃度とフッ素濃度および塩素含有深さとフッ素含有深さを、前記ドライエッチング工程の超過処理時間と基板バイアスの双方または片方および前記アッシング工程の処理時間の少なくとも一方によって制御することを特徴とする請求項9に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
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JP2006097287A JP2007273709A (ja) | 2006-03-31 | 2006-03-31 | 薄膜トランジスタ及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JP2007273709A true JP2007273709A (ja) | 2007-10-18 |
Family
ID=38676201
Family Applications (1)
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---|---|---|---|
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---|---|---|---|---|
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-
2006
- 2006-03-31 JP JP2006097287A patent/JP2007273709A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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