JP2007272796A - デジタル処理装置のクロック分配回路 - Google Patents

Abstract

【課題】多数の半導体デバイスで構成されるデジタル処理装置のクロック分配を矩形波にて行う場合、クロック伝送路間での不整合による反射ノイズ、高周波成分等のスプリアスの輻射が問題となる。
【解決手段】クロック発生源１１は一定周波数の正弦波発振信号をクロック信号として発生し、分配回路１２で複数の出力端子にそれぞれ分岐して取り出す。インピーダンス変換回路１３_１〜１３_Ｎはクロック信号をそれぞれエミッタフォロア形のトランジスタ増幅回路でインピーダンス変換して伝送路側に出力する。波形変換回路１５_１〜１５_Ｎは伝送されてくるクロック信号をそれぞれ波形変換してクロック伝送先回路１６_１〜１６_Ｎに出力する。
【選択図】図１

Description

本発明は、多数の半導体デバイスで構成されるデジタル処理装置のクロック分配回路に係り、特にクロック分配におけるノイズ低減方式に関する。

この種のデジタル処理装置には、例えば、携帯電話などの無線通信装置、波形解析装置や周波数シンセサイザなどがある。例えば、デジタル方式の周波数シンセサイザは、分周された電圧制御発振器出力のアナログ信号をＡ／Ｄ変換器でデジタル信号に変換してデジタル処理装置に取り込み、デジタル処理装置ではプリント基板に実装した多数の半導体デバイスによるデジタルフィルタ処理などで位相比較を行い、さらには分周比切換処理を行うことでＰＬＬの電圧制御発振器の出力周波数を制御する。

このように、多数の半導体デバイスで構成されるデジタル処理装置は、各半導体デバイスでのデジタル処理に他のデバイスと同じ基準信号を使用するため、クロック分配回路が必要となる。

クロック分配回路は、図６に示すように、水晶発振回路などで数十ＭＨｚ〜数百ＭＨｚのクロックパルスを発生するクロック発生源１と、このクロックからＮ個のクロック信号を生成して分配出力を得る分配回路（バッファ）２で構成する。分配回路２は、各クロック信号をストリップライン、同軸ケーブル等の伝送線路を通してデジタル処理デバイスなどの各クロック伝送先回路３_１〜３_Ｎに伝送する。

このクロック分配回路において、分配回路２の出力インピーダンスと、各クロック伝送先回路３_１〜３_Ｎの入力インピーダンスの不整合によって反射ノイズが発生し、クロック波形に歪みが生じる（図７参照）。また、複数の伝送先回路に分配することで、伝送線路長が長くなり、インピーダンス不整合の影響を受けやすく、リンギングノイズ、ジッターが発生する要因となる。また、発生したスプリアス成分が他のクロック伝送路、伝送先回路を含めた周辺回路へ輻射し、不要波を発生させる要因となる（図８参照）。

このようなノイズを低減するため、クロック伝送路を短くする、並列終端、ダンピング抵抗の挿入等の対策がとられるが、回路間でのアイソレーション、レベル低下等の問題も同時に対処する必要がある。

他のクロック分配方式として、クロック信号として正弦波信号を用いるものがある。この方式は、基準クロックとして正弦波の信号を生成し、これをアナログ増幅器で増幅して複数の伝送先回路にアナログ伝送し、伝送先回路でデジタル化してクロック信号として用いる（例えば特許文献１参照）。

この文献では、クロック分配装置は複数のカプラをエッチツリー構造に接続し、クロック伝送先回路ではＲＦ信号の反射を抑制するためのインピーダンス整合回路を設けた構成としている。

特開２００１−１６６８４６号公報

従来のＲＦ信号を用いた特許文献１の装置では、カプラによってＲＦ信号を分配するため、信号の反射波を抑制することができるが、３ｄＢ程度の損失が生じる。この損失による信号レベルの低下の補償が必要となる場合には、局所的に不整合にして定在波を誘発させることとしているが、定在波による反射や輻射の問題が生じてしまう。

本発明の目的は、クロック信号の伝送損失を少なくし、他の信号処理回路へのノイズ侵入を抑制できるデジタル処理装置のクロック分配回路を提供することにある。

本発明は、前記の課題を解決するため、以下の構成としたことを特徴とする。

（１）多数の半導体デバイスで構成されるデジタル処理装置のクロック分配回路であって、
一定周波数の正弦波発振信号をクロック信号として発生するクロック発生源と、
前記クロック信号を複数の出力端子にそれぞれ分岐して取り出す分配回路と、
前記分配回路から出力されるクロック信号をそれぞれエミッタフォロア形のトランジスタ増幅回路でインピーダンス変換して伝送路側に出力する複数のインピーダンス変換回路と、
前記各インピーダンス変換回路から伝送路を通して伝送されてくる前記クロック信号をそれぞれ波形変換してクロック伝送先回路に出力する複数の波形変換回路とを備えたことを特徴とする。

（２）前記波形変換回路は、正弦波のクロック信号のままで前記クロック伝送先回路に出力する場合、該クロック伝送先回路が要求するクロック信号の振幅に比べて伝送されてくるクロック信号の振幅が小さいときはエミッタ接地形のトランジスタ増幅回路構成にしてクロック信号を増幅した出力を得る構成とし、逆に、入力されるクロック信号の振幅が該クロック伝送先回路が要求する振幅よりも大きいときは減衰器構成としたことを特徴とする。

（３）前記波形変換回路は、前記クロック伝送先回路に矩形波（パルス波形）クロック信号に変換して出力する場合、矩形波変換回路または差動ドライバ回路構成にしたことを特徴とする。

（４）前記波形変換回路は、前記クロック伝送先回路にそれぞれ直近した配置にしたことを特徴とする。

（５）前記インピーダンス変換回路と伝送路と波形変換回路およびクロック伝送先回路は、分配するクロック信号別に高周波シールドを実装、またはクロック信号の伝送経路全体をシールドしたことを特徴とする。

以上のとおり、本発明によれば、クロック信号の伝送損失を少なくし、他の信号処理回路へのノイズ侵入を抑制できる。

具体的には、インピーダンス変換回路をエミッタフォロアトランジスタとしてインピーダンス整合をとることにより、伝送路長による影響を低減し、ノイズの発生を抑えることができる。また、クロック信号のレベル損失がほとんど生じない。また、各伝送回路間のアイソレーションも確保することができる。

波形変換回路は、正弦波信号のままでクロック伝送先回路に出力する場合は、クロック伝送先回路が要求するクロック信号の振幅に適合した信号を出力しながら不要な輻射発生を抑えることができる。また、正弦波クロック信号を矩形波クロック信号に変換する場合は、矩形波変換回路をクロック伝送先回路にそれぞれ直近した配置にすることで、矩形波変換によりデジタルノイズの発生および周辺回路への輻射を最低限に抑えることができる。

また、インピーダンス変換回路と伝送路と波形変換回路およびクロック伝送先回路は、分配するクロック信号別に高周波シールドを実装、またはクロック信号の伝送経路全体をシールドすることで、各伝送回路間および他の周辺回路への空間での輻射を一層低減させることができる。

図１は、本発明の実施形態を示すクロック分配回路図である。クロック発生源１１は、水晶発振回路などで数十ＭＨｚ〜数百ＭＨｚの一定周波数の正弦波発振信号を得、フィルタ回路で高調波成分を除去し、アナログ増幅回路（バッファ回路）を有してクロック信号を発生する。分配回路１２は、クロック信号をＮ個の出力端子にそれぞれ分岐して取り出す。

インピーダンス変換回路１３_１〜１３_Ｎは、分配回路１２の各出力端子に出力されるクロック信号がもつ出力インピーダンスに対して、クロック信号の伝送路１４_１〜１４_Ｎおよび波形変換回路１５_１〜１５_Ｎが呈する入力インピーダンスに整合させたインピーダンス変換をして該伝送路１４_１〜１４_Ｎにクロック信号を出力する。

これらインピーダンス変換回路１３_１〜１３_Ｎによるインピーダンス整合をとることにより、伝送路長による影響を低減し、ノイズの発生を抑える。図２は、インピーダンス変換回路の具体的な回路図を示し、エミッタフォロア形のトランジスタ回路とする。この構成により、分配回路から入力されるクロック信号に対しては比較的高いインピーダンスを呈する。また伝送路に出力するクロック信号は抵抗Ｒ３の抵抗値を出力先回路の入力インピーダンスに合わせ、比較的低いインピーダンスで出力することによりクロック信号のレベル損失をほとんど生じさせずにインピーダンス整合を得る。また、同時に、各伝送回路間のアイソレーションも確保することができる。

波形変換回路１５_１〜１５_Ｎは、伝送路１４_１〜１４_Ｎを通して入力されるクロック信号を波形変換し、クロック伝送先回路１６_１〜１６_Ｎにクロック信号を出力する。

ここで、波形変換回路１５_１〜１５_Ｎは、正弦波のクロック信号のままでクロック伝送先回路１６_１〜１６_Ｎ側にクロック信号を出力する場合、クロック伝送先回路１６_１〜１６_Ｎが要求するクロック信号の振幅に比べて、伝送されてくるクロック信号の振幅が小さいときはエミッタ接地形のトランジスタ増幅回路構成にしてクロック信号を増幅した出力を得る。逆に、入力されるクロック信号の振幅がクロック伝送先回路が要求する振幅よりも大きいときは減衰器構成にしてレベル調整を行う。

また、波形変換回路１５_１〜１５_Ｎは、クロック伝送先回路１６_１〜１６_Ｎに矩形波（パルス波形）クロック信号に変換して出力する場合、論理インバータＩＣによる矩形波変換回路、ＥＣＬ（エミッタ・カップルド・ロジック）による差動ドライバ回路構成にし、矩形波への変換を行う。この場合、各波形変換回路１５_１〜１５_Ｎは、クロック伝送先回路１６_１〜１６_Ｎにそれぞれ直近した配置にすることで、矩形波変換によりデジタルノイズの発生および周辺回路への輻射を最低限に抑える。

なお、同軸ケーブルを通して他のデジタル処理装置にクロック信号を伝送する場合、他のデジタル処理装置にはクロック信号を矩形波（パルス波形）クロック信号に変換する波形変換回路１５_１〜１５_Ｎを設け、この波形変換回路１５_１〜１５_Ｎはクロック伝送先回路１６_１〜１６_Ｎにそれぞれ直近した配置として同等の作用効果を得ることができる。

また、インピーダンス変換回路１３_１〜１３_Ｎと伝送路１４_１〜１４_Ｎと波形変換回路１５_１〜１５_Ｎおよびクロック伝送先回路１６_１〜１６_Ｎは、図１中に破線ブロックとして示すように、分配するクロック信号別に高周波シールド１７を実装するか、またはクロック信号のクロック分配回路全体をシールドする。これらシールドの実装により、各伝送回路間および他の周辺回路への空間での輻射を一層低減させることができる。

図３にシールド１７の構成例を示す。プリント基板１８上にクロック発生源１１や分配回路１２、伝送先回路１６_１〜１６_Ｎ等を含むクロック分配回路全体を覆うように例えば扁平な直方体形状にした導電性の高周波シールド１７を設け、この一箇所をグランドに接続する。

図４および図５は、本実施形態を基にした実験結果を示す。図４（ａ）はクロック発生源１１の出力波形（正弦波）を示し、図４（ｂ）は矩形波変換を行う場合の波形変換回路１５_１〜１５_Ｎ入力およびクロック伝送先回路１６_１〜１６_Ｎ入力でのクロック波形を示す。図５（ａ）はクロック発生源１１のクロック信号におけるスプリアスと位相雑音特性を示し、図５（ｂ）は波形変換回路１５_１〜１５_Ｎで矩形波変換した場合のスプリアスと位相雑音特性を示し、スプリアス、位相雑音共にほぼ劣化なしの結果が得られた。

本発明の実施形態を示すＲＦ信号方式のクロック分配回路図。 実施形態におけるインピーダンス変換回路の具体的な回路図。 実施形態における電磁シールドの実装例。 本発明における正弦波波形とクロック波形。 本発明におけるクロック信号と矩形波変換したスプリアスと位相雑音特性。 従来のクロック分配回路図。 従来回路における反射ノイズ発生とクロック波形歪みの波形図。 従来回路におけるスプリアスと位相雑音の波形図。

符号の説明

１１ クロック発生源
１２ 分配回路
１３_１〜１３_Ｎ インピーダンス変換回路
１４_１〜１４_Ｎ クロック信号の伝送路
１５_１〜１５_Ｎ 波形変換回路
１６_１〜１６_Ｎ クロック伝送先回路
１７ 電磁シールド
１８ プリント基板
１９ 集積回路素子
２０ コネクタ

Claims (4)

1. 多数の半導体デバイスで構成されるデジタル処理装置のクロック分配回路であって、
   一定周波数の正弦波発振信号をクロック信号として発生するクロック発生源と、
   前記クロック信号を複数の出力端子にそれぞれ分岐して取り出す分配回路と、
   前記分配回路から出力されるクロック信号をそれぞれエミッタフォロア形のトランジスタ回路でインピーダンス変換して伝送路側に出力する複数のインピーダンス変換回路と、
   前記各インピーダンス変換回路から伝送路を通して伝送されてくる前記クロック信号をそれぞれ波形変換してクロック伝送先回路に出力する複数の波形変換回路とを備えたことを特徴とするデジタル処理装置のクロック分配回路。
2. 前記波形変換回路は、正弦波のクロック信号のままで前記クロック伝送先回路に出力する場合、該クロック伝送先回路が要求するクロック信号の振幅に比べて伝送されてくるクロック信号の振幅が小さいときはエミッタ接地形のトランジスタ増幅回路構成にしてクロック信号を増幅した出力を得る構成とし、逆に、入力されるクロック信号の振幅が該クロック伝送先回路が要求する振幅よりも大きいときは減衰器構成としたことを特徴とする請求項１に記載のデジタル処理装置のクロック分配回路。
3. 前記波形変換回路は、前記クロック伝送先回路にそれぞれ直近した配置にしたことを特徴とする請求項１または２に記載のデジタル処理装置のクロック分配回路。
4. 前記インピーダンス変換回路と伝送路と波形変換回路およびクロック伝送先回路は、分配するクロック信号別に高周波シールドを実装、またはクロック信号の伝送経路全体をシールドしたことを特徴とする請求項１ないし３のいずれか１項に記載のデジタル処理装置のクロック分配回路。
   

Images