CN114079477B - 具有自干扰消除电路的无线发射器 - Google Patents

具有自干扰消除电路的无线发射器 Download PDF

Info

Publication number
CN114079477B
CN114079477B CN202110930667.1A CN202110930667A CN114079477B CN 114079477 B CN114079477 B CN 114079477B CN 202110930667 A CN202110930667 A CN 202110930667A CN 114079477 B CN114079477 B CN 114079477B
Authority
CN
China
Prior art keywords
self
interference
term
signal
generate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110930667.1A
Other languages
English (en)
Other versions
CN114079477A (zh
Inventor
Y·黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Priority to CN202210936749.1A priority Critical patent/CN115276682A/zh
Publication of CN114079477A publication Critical patent/CN114079477A/zh
Application granted granted Critical
Publication of CN114079477B publication Critical patent/CN114079477B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B1/0475—Circuits with means for limiting noise, interference or distortion

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Transmitters (AREA)
  • Noise Elimination (AREA)

Abstract

本公开涉及具有自干扰消除电路的无线发射器。一种电子设备可包括具有基带处理器、数字发射器、数模转换器(DAC)和天线的无线电路。基带处理器可产生基带信号。数字发射器可基于基带信号来生成自干扰补偿信号。DAC可基于自干扰补偿信号和方波本机振荡器波形来生成用于由天线发射的射频信号。数字发射器可包括自干扰消除器，该自干扰消除器生成自干扰补偿信号。自干扰补偿信号可减轻落在射频信号的载波频率上的自干扰源重复副本的创建。这可允许射频信号没有误差矢量幅值劣化和频谱再生，否则误差矢量幅值劣化和频谱再生将由于DAC所输出的射频信号中的自干扰而产生。

Description

具有自干扰消除电路的无线发射器
本申请要求2020年8月14日提交的美国专利申请第16/994423号的优先权，该专利申请全文一道并入本文。
技术领域
本公开整体涉及电子设备，并且更具体地涉及具有无线通信电路的电子设备。
背景技术
电子设备常具备无线通信能力。具有无线通信能力的电子设备具有无线通信电路，该无线通信电路具有一个或多个天线。无线通信电路中的无线发射器电路使用天线来发射射频信号。
形成用于电子设备的令人满意的无线发射器电路可能是具有挑战性的。如果在无线发射器电路设计中不小心，则无线发射器电路中的自干扰可能不期望地劣化由天线发射的射频信号。
发明内容
电子设备可包括用于执行无线通信的无线电路。无线电路可包括基带处理器、数字发射器、数模转换器(DAC)和天线。基带处理器可产生基带信号。数字发射器可基于基带信号来生成自干扰补偿信号。无线电路中的本机振荡器(LO)发生器可生成具有M相位的方波LO波形。DAC可基于自干扰补偿信号和方波LO波形来生成用于由天线发射的射频信号。
数字发射器可包括用于减轻射频信号中的自干扰的自干扰消除器。该自干扰消除器可包括耦接到自干扰消除器的输入路径的转换电路。该转换电路可将感兴趣的信号从基带信号转换为多相基矢量或极性振幅和相位。自干扰消除器可包括自干扰项发生器、有限脉冲响应(FIR)滤波器和并联耦接在转换电路与自干扰消除器的输出路径之间的乘法器。第一加法器和第二加法器可耦接在乘法器与输出路径之间。延迟电路可内插在耦接在输入路径与输出路径之间的旁路路径上。延迟电路可生成感兴趣的信号的时延版本。
自干扰项发生器可基于基矢量或极性振幅和相位来生成感兴趣的信号的自干扰项。FIR滤波器可基于自干扰项来生成滤波项。FIR滤波器可例如实现零阶保持操作的sinc函数。乘法器可将滤波项乘以复系数值以生成缩放项。第一加法器可对缩放项求和以生成自干扰消除项。第二加法器可将自干扰消除项加到感兴趣的信号的时延版本，以在输出路径上产生自干扰补偿信号。自干扰消除器可位于数字发射器的相对高的采样率部分或相对低的采样率部分中。自干扰补偿信号可减轻落在射频信号的载波频率上的自干扰源重复副本的创建。这可允许射频信号没有误差矢量幅值(EVM)劣化和/或频谱再生，否则EVM劣化和/或频谱再生将由于数字发射器电路中的自干扰而产生(例如，不使用笨重或昂贵的模拟部件)。
本公开的一个方面提供了一种电子设备。电子设备可具有基带处理器。基带处理器可生成基带信号。电子设备可具有耦接到基带处理器的数字发射器。该数字发射器可接收基带信号。电子设备可在数字发射器中具有自干扰消除器。自干扰发射器可基于基带信号来生成自干扰补偿信号。电子设备可具有耦接到数字发射器的数模转换器(DAC)。DAC可具有信号输入。该信号输入可接收自干扰补偿信号。DAC可基于自干扰补偿信号来生成射频信号。电子设备可具有耦接到DAC的输出的天线。该天线可发射射频信号。
本公开的一个方面提供了一种用于操作数字发射器上的自干扰消除器以产生自干扰补偿信号的方法。该自干扰补偿信号可对应于用于由天线发射的射频信号。该方法可包括利用自干扰消除器中的多相解码器，将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项。该方法可包括利用并联耦接到多相解码器的自干扰项发生器，基于不同格式的信号项来生成感兴趣的信号的自干扰项。该方法可包括利用耦接到自干扰项发生器的FIR滤波器，对自干扰项进行滤波以生成滤波项。该方法可包括利用耦接到FIR滤波器的乘法器，将滤波项乘以复系数值以生成缩放项。该方法可包括利用耦接到乘法器的第一加法器，对缩放项求和以生成自干扰消除项。该方法可包括利用自干扰消除器中的延迟电路，生成感兴趣的信号的时延版本。该方法可包括利用耦接到第一加法器和延迟电路的第二加法器，通过将自干扰消除项加到感兴趣的信号的时延版本来生成自干扰补偿信号。
本公开的一个方面提供了一种非暂态计算机可读存储介质。该非暂态计算机可读存储介质可存储可由电子设备上的至少一个处理器执行的一个或多个程序。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器基于不同格式的信号项来生成感兴趣的信号的自干扰项。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器对自干扰项进行滤波以生成滤波项。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器将滤波项乘以复系数值以生成缩放项。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器对缩放项求和以生成自干扰消除项。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器生成感兴趣的信号的时延版本。该一个或多个程序可包括指令，该指令在由至少一个处理器执行时使得至少一个处理器通过将自干扰消除项加到感兴趣的信号的时延版本来生成自干扰补偿信号。
附图说明
图1是根据一些实施方案的具有带有自干扰消除器的无线发射器的例示性电子设备的示意图。
图2是根据一些实施方案的例示性多相自干扰消除器的电路图。
图3是根据一些实施方案的例示性极性自干扰消除器的电路图。
图4是根据一些实施方案的使用自干扰消除器来生成自干扰补偿信号时所涉及的例示性步骤的流程图。
图5是根据一些实施方案的示出可如何将例示性自干扰消除器定位在数字发射器的低采样率部分中的电路图。
图6是根据一些实施方案的示出可如何将例示性自干扰消除器定位在数字发射器的高采样率部分中的电路图。
图7是根据一些实施方案的示出例示性自干扰消除器可如何优化作为频率的函数的数字发射器性能(功率谱密度)的曲线图。
图8是根据一些实施方案的示出例示性自干扰消除器可如何优化作为符号索引的函数的数字发射器性能(误差矢量幅值)的曲线图。
具体实施方式
电子设备，诸如图1的电子设备10可具备无线电路。无线电路可包括数字发射器，该数字发射器使用一个或多个天线以载波频率发射射频信号。数字发射器可包括本机振荡器和自干扰消除器。自干扰消除器可产生使用天线以载波频率进行发射的自干扰补偿信号。自干扰补偿信号可没有与本机振荡器的谐波相关联的自干扰。
图1的电子设备10可以是：计算设备，诸如膝上型计算机、台式计算机、包含嵌入式计算机的计算机监视器、平板电脑、蜂窝电话、媒体播放器或者其他手持式或便携式电子设备；较小的设备，诸如腕表设备、挂式设备、耳机或听筒设备、嵌入在眼镜中的设备；或者佩戴在用户头部上的其他装备；或者其他可佩戴式或微型设备、电视机、不包含嵌入式计算机的计算机显示器、游戏设备、导航设备、嵌入式系统(诸如其中具有显示器的电子装备安装在信息亭或汽车中的系统)、连接无线互联网的语音控制的扬声器、家庭娱乐设备、遥控设备、游戏控制器、外围用户输入设备、无线基站或接入点、实现这些设备中的两个或更多个设备的功能的装备；或者其他电子装备。
如图1中的示意图所示，设备10可包括位于电子设备外壳诸如外壳12上或其内的部件。外壳12(有时可以称为壳体)可由塑料、玻璃、陶瓷、纤维复合材料、金属(例如，不锈钢、铝、金属合金等)、其他合适的材料、或这些材料的组合形成。在一些情况下，外壳12的部分或全部可由电介质或其他低电导率材料(例如，玻璃、陶瓷、塑料、蓝宝石等)形成。在其他情况下，外壳12或构成外壳12的结构中的至少一些结构可由金属元件形成。
设备10可包括控制电路14。控制电路14可包括存储装置，诸如存储电路16。存储电路16可包括硬盘驱动器存储装置、非易失性存储器(例如，被配置为形成固态驱动器的闪存存储器或其他电可编程只读存储器)、易失性存储器(例如，静态随机存取存储器或动态随机存取存储器)等。存储电路16可包括集成在设备10内的存储装置和/或可移动存储介质。
控制电路14可包括处理电路，诸如处理电路18。处理电路18可用于控制设备10的操作。处理电路18可包括一个或多个微处理器、微控制器、数字信号处理器、主机处理器、基带处理器集成电路、专用集成电路、中央处理单元(CPU)等。控制电路14可被配置为使用硬件(例如，专用硬件或电路)、固件和/或软件在设备10中执行操作。用于在设备10中执行操作的软件代码可以存储在存储电路16(例如，存储电路16可以包括存储软件代码的非暂态(有形)计算机可读存储介质)上。该软件代码可有时被称为程序指令、软件、数据、指令、或代码。存储在存储电路16上的软件代码可由处理电路18来执行。
控制电路14可用于运行设备10上的软件，诸如卫星导航应用程序、互联网浏览应用程序、互联网语音协议(VOIP)电话呼叫应用程序、电子邮件应用程序、媒体回放应用程序、操作系统功能等。为了支持与外部装备进行交互，控制电路14可用于实现通信协议。可使用控制电路14实现的通信协议包括：互联网协议、无线局域网(WLAN)协议(例如，IEEE802.11协议——有时称为
Figure BDA0003210553880000052
)、用于其他短距离无线通信链路的协议诸如
Figure BDA0003210553880000051
协议或其他无线个人区域网(WPAN)协议、IEEE 802.11ad协议(例如，超宽带协议)、蜂窝电话协议(例如，3G协议、4G(LTE)协议、5G协议等)、天线分集协议、卫星导航系统协议(例如，全球定位系统(GPS)协议、全球导航卫星系统(GLONASS)协议等)、基于天线的空间测距协议(例如，在毫米和厘米波频率下传送的信号的无线电探测与测距(RADAR)协议或其他期望的距离检测协议)或任何其他期望的通信协议。每种通信协议可与对应的无线电接入技术(RAT)相关联，该无线电接入技术指定用于实现该协议的物理连接方法。
设备10可包括输入-输出电路20。输入-输出电路20可包括输入-输出设备22。输入-输出设备22可用于允许将数据供应给设备10并且允许将数据从设备10提供给外部设备。输入-输出设备22可包括用户接口设备、数据端口设备和其他输入-输出部件。例如，输入-输出设备22可包括触摸传感器、显示器、发光部件诸如没有触摸传感器能力的显示器、按钮(机械、电容、光学等)、滚轮、触摸板、小键盘、键盘、麦克风、相机、按钮、扬声器、状态指示器、音频插孔和其他音频端口部件、数字数据端口设备、运动传感器(检测运动的加速度计、陀螺仪和/或罗盘)、电容传感器、接近传感器、磁传感器、力传感器(例如，耦接到显示器以检测施加到显示器的压力的力传感器)等。在一些配置中，键盘、耳机、显示器、指向设备诸如触控板、鼠标和操纵杆以及其他输入-输出设备可使用有线或无线连接来耦接到设备10(例如，输入-输出设备22中的一些可以是经由有线或无线链路耦接到设备10的主处理单元或其他部分的外围设备)。
输入-输出电路20可包括无线电路24以支持无线通信。无线电路24(在本文中有时称为无线通信电路24)可包括基带处理器(诸如基带处理器26)、射频(RF)发射器电路(诸如射频发射器28)、射频前端电路(诸如前端模块40)以及一个或多个天线42。基带处理器26可通过基带路径44耦接到射频发射器28。射频发射器28可通过射频传输线路径54耦接到天线42。前端模块40可内插在射频传输线路径54上。
在图1的示例中，为了清楚起见，无线电路24被示出为仅包括单个基带处理器26、单个射频发射器28以及单个前端模块40。一般来讲，无线电路24可包括任何期望数量的基带处理器26、任何期望数量的射频发射器28、任何期望数量的前端模块40以及任何期望数量的天线42。例如，每个天线可通过相应的射频传输线路径耦接到射频发射器28。射频发射器28可使用天线42来发射射频信号。如果需要，无线电路24还可包括用于使用天线42接收射频信号的一个或多个射频接收器(例如，射频接收器和射频发射器28可共同形成无线电路24的射频收发器)。
射频传输线路径54可耦接到天线42上的天线馈电部。天线馈电部可例如包括正天线馈电端子和接地天线馈电端子。射频传输线路径54可具有正传输线信号路径，该正传输线信号路径耦接到天线42上的正天线馈电端子。射频传输线路径54可具有接地传输线信号路径，该接地传输线信号路径耦接到天线42上的接地天线馈电端子。该示例仅仅是例示性的，并且一般来讲，天线42可使用任何期望的天线馈电方案来馈电。如果需要，每个天线42可具有耦接到一个或多个射频传输线路径54的多个天线馈电部。
射频传输线路径54可包括用于路由设备10内的射频天线信号的传输线。设备10中的传输线可包括同轴电缆、微带传输线、带状线传输线、边缘耦接的微带传输线、边缘耦接的带状线传输线、由这些类型的传输线的组合形成的传输线等。设备10中的传输线(诸如射频传输线路径54中的传输线)可集成到刚性和/或柔性印刷电路板中。在一种合适的布置中，射频传输线路径(诸如射频传输线路径54)还可包括传输线导体，这些传输线导体集成在多层层压结构(例如，在没有介入粘合剂的情况下层压在一起的导电材料(诸如铜)和电介质材料(诸如树脂)的层)内。如果需要，多层层压结构可在多个维度(例如，二维或三维)上折叠或弯曲，并且可在弯曲之后保持弯曲或折叠形状(例如，多层层压结构可被折叠成特定的三维结构形状以围绕其他设备部件布线并且可为足够刚性的以在折叠之后保持其形状而不用加强件或其他结构保持在适当的位置)。层压结构的所有多个层可以在没有粘合剂的情况下分批层压在一起(例如，在单个压制过程中)(例如，与进行多个压制过程以将多个层用粘合剂层压在一起相反)。
在本文作为示例描述的示例中，射频发射器28可包括数字发射器电路，诸如数字发射器电路30(在本文中有时称为数字发射器30)。在执行无线传输时，基带处理器26可通过基带路径44向数字发射器电路30提供基带信号sig。数字发射器电路30可包括用于在数字域中对基带信号sig进行操作的电路。
数字发射器电路30的输出可耦接到数模转换器(DAC)36的输入(例如，经由本机振荡器(LO)路径48和信号路径46)。DAC 36(在本文中有时称为DAC电路36)的输出可经由输出路径52耦接到模拟发射器电路38的输入。DAC 36可将由数字发射器电路30输出的信号转换为对应的模拟信号，并且可将模拟信号提供给模拟发射器电路38。模拟发射器电路38可包括用于在模拟域中对这些信号进行操作的电路。模拟发射器电路38的输出可经由射频传输线路径54的一部分耦接到前端模块40的输入。该示例仅仅是例示性的，并且如果需要，可省略模拟发射器电路38(例如，来自DAC36的输出路径52可耦接到射频传输线路径54)。射频发射器28可将射频信号sigrf(例如，对应于由基带处理器26输出的基带信号sig的射频信号)输出到射频传输线路径54上(例如，经由射频发射器28的一个或多个输出端口)。
射频信号sigrf可由射频发射器28以载波频率产生。载波频率可位于对应的频率带(在本文中有时称为通信频带或简称为“频带”)内。由射频发射器28处理的频率带可包括：无线局域网(WLAN)频率带(例如
Figure BDA0003210553880000071
(IEEE 802.11)或其他WLAN通信频带)，诸如2.4GHz WLAN频带(例如2400MHz至2480MHz)或5GHz WLAN频带(例如5180MHz至5825MHz)；无线个人局域网(WPAN)频率带，诸如2.4GHz/>
Figure BDA0003210553880000072
频带或其他WPAN通信频带；蜂窝电话频率带(例如，约600MHz至约5GHz的频带、3G频带、4G LTE频带、低于10GHz的5G新无线电频率范围1(FR1)频带、介于20GHz与60GHz之间的5G新无线电频率范围2(FR2)频带等)；近场通信频率带(例如，13.56MHz)；卫星导航频率带(例如，1565MHz至1610MHz的GPS频带)；在IEEE802.15.4协议和/或其他超宽带通信协议下操作的超宽带(UWB)频率带；和/或任何其他感兴趣的期望频率带。
前端模块(FEM)40可包括射频前端电路，该射频前端电路对通过射频传输线路径54发射的射频信号sigrf进行操作。FEM 40可例如包括FEM部件，诸如，切换电路(例如，一个或多个射频开关)、射频滤波器电路(例如，低通滤波器、高通滤波器、陷波滤波器、带通滤波器、多路复用电路、双工器电路、同向双工器电路、三工器电路等)、阻抗匹配电路(例如，有助于使天线42的阻抗与射频传输线路径54的阻抗匹配的电路)、天线调谐电路(例如，调节天线42的频率响应的电容器、电阻器、电感器和/或开关的网络)、射频放大器电路(例如，功率放大器电路和/或低噪声放大器电路)、射频耦接器电路、电荷泵电路、功率管理电路、数字控制和接口电路、和/或对通过射频发射器28发射的射频信号进行操作的任何其他期望的电路。可将各个FEM部件安装到公共(共享)衬底，诸如刚性印刷电路板衬底或柔性印刷电路衬底。射频发射器28可与FEM 40分开。例如，射频发射器28可形成在另一个衬底(诸如设备10的主逻辑板、刚性印刷电路板或并非FEM 40的一部分的柔性印刷电路)上。
虽然为了清楚起见，在图1的示例中，控制电路14被示出为与无线电路24分开，但是无线电路24可包括处理电路和/或存储电路，该处理电路形成处理电路18的一部分，该存储电路形成控制电路14的存储电路16的一部分(例如，控制电路14的各部分可在无线电路24上实现)。作为示例，基带处理器26、FEM 40的部分和/或射频发射器28的部分可形成控制电路14的一部分。
FEM 40的输出可通过射频传输线路径54的一部分耦接到天线42。可使用任何期望的天线结构来形成天线42。例如，天线42可包括具有谐振元件的天线，该谐振元件由环形天线结构、贴片天线结构、倒F形天线结构、隙缝天线结构、平面倒F形天线结构、螺旋形天线结构、单极天线、偶极子、这些设计的混合等形成。滤波器电路、切换电路、阻抗匹配电路和其他电路可被内插在射频传输线路径54内，可被结合到FEM 40中，和/或可被结合到天线42中(例如，以支持天线调谐，以支持在期望频率带中的操作等)。可(例如，使用控制电路14)调节这些部件(在本文中有时称为天线调谐部件)以随时间调节天线42的频率响应和无线性能。
在射频发射器中，可使用方波本机振荡器(LO)波形来构建射频信号。例如，如图1所示，射频发射器28可包括LO发生器，诸如LO发生器34。LO发生器34(在本文中有时称为LO发生器电路34)可产生LO波形，诸如方波LO波形50(例如，在使用多相架构来实现数字发射器电路30的示例中具有M个相位的波形)。LO发生器34可在LO路径48上输出方波LO波形50。数字发射器电路30可基于从基带处理器26接收的基带信号sig来产生数字信号sig’。数字信号sig’可以是要通过天线42发射的信号的数字版本。数字发射器电路30可通过信号路径46输出数字信号sig’。
DAC 36可具有第一组输入(例如，在本文中有时统称为DAC 36的LO输入的一组LO输入)，该第一组输入通过LO路径48从LO发生器34接收方波LO波形50。DAC 36还可具有第二组输入(例如，在本文中有时统称为DAC 36的信号输入的一组信号输入)，该第二组输入通过信号路径46接收数字信号sig’。DAC 36可将数字信号sig’转换为模拟域，并且可使用方波LO波形50来构建对应的射频信号(例如，射频信号sigrf)。DAC 36可在输出路径52上输出这些射频信号。
作为示例，数字发射器电路30可使用多相架构或极性架构来实现。在多相架构中，数字信号sig’的每个样本点由第一基矢量
Figure BDA0003210553880000091
和第二基矢量/>
Figure BDA0003210553880000092
表示，其中n1是第一基矢量的幅值，θ1是第一基矢量的相位，n2是第二基矢量的幅值，并且θ2是第二基矢量的相位。第一基矢量和第二基矢量之间的相位差可等于±360°/M，其中M是所使用的相位数。作为示例，如果数字发射器电路30使用四个相位(M＝4)，则相位差为±90°。类似地，如果数字发射器电路30使用八个相位(M＝8)，则相位差为±45°。一般来讲，可使用任何期望数量的相位。在极性架构中，数字信号sig’的每个样本点由复平面中的对应(极性)振幅A和(极性)相位θ表示。
为了在方波LO波形上生成相位旋转，波形本身延迟特定时间τ＝θ/ω，其中ω是波形的角频率。虽然方波LO波形由LO发生器34以基频产生，但该波形还包含基频的更高阶谐波(在本文中有时称为LO谐波)。因此，相位旋转在各个LO谐波处甚至会更高，从而在LO谐波处创建带宽扩展的自干扰源。
在数字发射器电路30使用多相架构的示例中，由DAC 36使用方波LO波形50以射频构建的作为时间的函数的射频信号(RFout(t))(例如，射频信号sigrf)在数学上由等式1描述。
RFout(t)＝n1(t)×LO(t+τ1(t))+n2(t)×LO(t+τ2(t)) (1)
在等式1中，LO(t+τ1(t))描述了作为时间的函数的方波LO波形，其中相移通过第一基矢量
Figure BDA0003210553880000101
的相位从方波LO波形50中选择，并且LO(t+τ2(t))描述了作为时间的函数的方波LO波形，其中相移通过第二基矢量/>
Figure BDA0003210553880000102
的相位从方波波形50中选择。
项LO(t+τ1(t))和项LO(t+τ2(t))可被扩展为余弦的和，并且等式1可被重写为等式2。
Figure BDA0003210553880000103
在等式2中，K1包括来自LO(t+τ1(t))的扩展的更高阶项，并且K2包括来自LO(t+τ2(t))的扩展的更高阶项。
等式2可以复形式被重写为等式3。
Figure BDA0003210553880000104
在等式3中，运算符R{}给出其参数的实分量，
Figure BDA0003210553880000105
并且K3包括复形式的扩展的更高阶项。根据等式3，基本项参数[n1(t)exp(jθ1(t))+n2(t)exp(jθ2(t))]×exp(jωt)表示方波LO波形的基频下的感兴趣的信号(SOI)，而第一谐波项参数[n1(t)exp(j3θ1(t))+n2(t)exp(j3θ2(t))]×exp(j3ωt)和第二谐波项参数[n1(t)exp(j5θ1(t))+n2(t)exp(j5θ2(t))]×exp(j5ωt)表示第三LO谐波和第五LO谐波处生成的自干扰源。一般来讲，也可存在来自更高阶项K3的自干扰源。
感兴趣的信号本身在基带处是离散的，并且然后上采样到载波划分率并且通过DAC 36的零阶保持行为被变换为连续信号。由于数字发射器缺乏基带信号重建滤波器(诸如低通滤波器)，因此在LO谐波处的自干扰源的重复副本(例如，来自等式3的第一谐波项参数和第二谐波项参数的重复副本，在由DAC 36转换之后)可能不期望地落在由射频发射器28输出的射频信号的载波频率(例如，射频信号sigrf的载波频率)上。重复副本可例如表现为由DAC 36输出的模拟信号中的伪影，这可导致射频信号的不期望的失真(例如，误差矢量幅值(EVM)劣化和/或频谱再生)，这限制了无线电路24的总体射频性能。
例如，在具有四个相位(M＝4)的多相架构下，三阶、七阶、十一阶和更高阶LO谐波可根据感兴趣的信号的镜像来创建自干扰源，其中自干扰源的重复副本将落在射频信号的载波频率上并且将导致射频信号中的EVM劣化。作为另一个示例，在具有八个相位(M＝8)的多相架构下，三阶LO谐波可创建3X带宽扩展的自干扰源，该自干扰源具有落在载波频率上的重复副本以导致EVM劣化和频谱再生，五阶LO谐波可创建3X带宽扩展的自干扰源的镜像，该镜像具有落在载波频率上的重复副本以导致EVM劣化和频谱再生，七阶LO谐波可根据感兴趣的信号的镜像来创建自干扰源，其中该自干扰源的重复副本落在载波频率上以导致EVM劣化等。
为了减轻数字发射器电路30中的这些自干扰效应，数字发射器电路30可包括自干扰消除电路，诸如自干扰消除器32。自干扰消除器32(在本文中有时称为自干扰消除器电路32、自干扰消除电路32、或自干扰消除引擎32)可对基带信号sig(或已由数字发射器电路30中的其他部件对其进行操作的基带信号sig的版本)执行操作，以产生通过信号路径46提供给DAC 36的数字信号sig’。数字信号sig’在本文中有时可被称为自干扰补偿信号sig’。在生成自干扰补偿信号sig’时由自干扰消除器32执行的操作可将信号配置为消除由落在由DAC 36输出的射频信号sigrf的载波频率上的重复副本所引起的后续失真。这可允许射频信号sigrf没有由DAC 36产生的自干扰所引起的EVM劣化和频谱再生，从而优化无线电路24的无线性能。该自干扰减轻可完全在数字域(例如，数字发射器电路30)内执行，而无需附加的笨重且昂贵的模拟部件来帮助减轻射频发射器28中的自干扰。
图2是使用多相架构来实现数字发射器电路30的示例中的自干扰消除器32的电路图。在使用多相架构来实现自干扰消除器32的场景中，自干扰消除器32在本文中有时可被称为多相自干扰消除器32。
如图2所示，自干扰消除器32可具有输入路径56和输出路径74。输入路径56可通过数字发射器电路30中的零个、一个或多于一个其他部件耦接到基带路径44(图1)。输出路径74可通过数字发射器电路30中的零个、一个或多于一个其他部件耦接到信号路径46以及因此耦接到DAC 36的一组信号输入。
输入路径56可通过输入路径56接收感兴趣的信号soi。感兴趣的信号soi可例如是由数字发射器电路30通过基带路径44(图1)接收以用于经由天线42传输的基带信号sig的感兴趣的信号。感兴趣的信号soi可例如包含要使用天线42来发射到外部通信装备的无线数据。感兴趣的信号soi可由自干扰消除器32以同相和正交相(I/Q)格式接收(例如，输入路径56可包括传送感兴趣的信号soi的同相(I)分量的第一线和传送感兴趣的信号soi的正交相(Q)分量的第二线)。
自干扰消除器32可基于感兴趣的信号soi来生成自干扰补偿信号soi’。自干扰补偿信号soi’可以是感兴趣的信号soi的版本，该版本已由自干扰消除器32补偿以用于由于落在射频信号sigrf的载波频率上的重复副本而导致的后续自干扰(图1)。自干扰补偿信号soi’可例如形成图1的自干扰补偿信号sig’(例如，在被提供给DAC 36的一组信号输入之前穿过数字发射器电路30的发射链中的任何剩余部件之后)。自干扰消除器32可将自干扰补偿信号soi’输出到输出路径74上。自干扰补偿信号soi’可为I/Q格式(例如，输出路径74可包括传送自干扰补偿信号soi’的同相(I)分量的第一线和传送自干扰补偿信号soi’的正交相(Q)分量的第二线)。感兴趣的信号soi和自干扰补偿信号soi’可例如处于基带频率(例如，感兴趣的信号soi和自干扰补偿信号soi’可为稍后上转换到射频的基带信号)。
如图2所示，自干扰消除器32可包括多相解码器(诸如多相解码器60)、自干扰项发生器64(例如，第一自干扰项发生器64-1、第二自干扰项发生器64-2、第三自干扰项发生器64-3等)、滤波器(诸如有限脉冲响应(FIR)滤波器66(例如，第一FIR滤波器66-1、第二FIR滤波器66-2、第三FIR滤波器66-3等))、乘法器(诸如乘法器68(例如，第一乘法器68-1、第二乘法器68-2、第三乘法器68-3等))、加法器(诸如加法器70和加法器72)以及延迟电路(诸如延迟电路76)。自干扰消除器32的这些部件可由数字发射器电路30(图1)中的数字逻辑(例如，数字逻辑门)形成。
多相解码器60的输入可耦接到输入路径56。多相解码器60的输出可通过路径62耦接到自干扰项发生器64的输入(例如，自干扰项发生器64可经由多相解码器60并联耦接到输入路径56)。每个自干扰项发生器64的输出可耦接到相应FIR滤波器66的输入(例如，自干扰项发生器64可耦接或内插在自干扰消除器32中的多相解码器60和FIR滤波器66之间)。每个FIR滤波器66的输出可耦接到相应乘法器68的输入(例如，FIR滤波器66可串联耦接或内插在自干扰消除器32中的自干扰项发生器64和乘法器68之间)。每个乘法器68的输出可耦接到加法器70的输入(例如，乘法器68可耦接或内插在自干扰消除器32中的FIR滤波器66和加法器70之间)。换句话讲，自干扰项发生器64、FIR滤波器66和乘法器68可并联耦接在输入路径56和加法器70之间。加法器70的输出可耦接到加法器72的第一输入(例如，加法器70可耦接或内插在自干扰消除器32中的乘法器68和加法器72之间)。自干扰消除器32可具有旁路路径，诸如耦接在输入路径56与加法器72的第二输入之间的旁路路径58。延迟电路76可内插在旁路路径58上。加法器72的输出可耦接到输出路径74。
多相解码器60(在本文中有时称为多相解码器电路60、I/Q至多相解码器60或I/Q至多相解码器电路60)可通过输入路径56以I/Q格式接收感兴趣的信号soi。多相解码器60可解码感兴趣的信号soi以将该感兴趣的信号从I/Q格式转换为多相格式。在多相格式中，感兴趣的信号soi的每个样本点由第一基矢量
Figure BDA0003210553880000131
和第二基矢量
Figure BDA0003210553880000132
表示。对于感兴趣的信号soi的每个样本点，多相解码器60可通过路径62向各个自干扰项发生器64提供第一基矢量/>
Figure BDA0003210553880000133
和第二基矢量/>
Figure BDA0003210553880000134
为了简单起见，下文参考针对感兴趣的信号soi的单个样本点执行的操作来描述自干扰消除器32的操作。然而，在产生时变自干扰补偿信号soi’时，可随时间推移对感兴趣的信号soi的每个样本点执行操作。
每个自干扰项发生器64(在本文中有时各自称为自干扰项发生器电路64或统称为自干扰项生成电路64)可基于第一基矢量
Figure BDA0003210553880000141
和第二基矢量/>
Figure BDA0003210553880000142
来单独地(独立地)生成相应自干扰项X(例如，自干扰项发生器64-1可生成自干扰项X1，自干扰项发生器64-2可生成自干扰项X2，自干扰项发生器64-3可生成自干扰项X3，等等)。自干扰项X可被提供给FIR滤波器66。自干扰项发生器64可并行地生成各个自干扰项X。
自干扰项发生器64-1可生成自干扰项X1来作为感兴趣的信号soi的基本项的镜像。因此，自干扰项发生器64-1在本文中有时可被称为基本项镜像发生器64-1或基本项镜像发生器电路64-1。自干扰项发生器64-1可例如使用等式X1＝n1exp(-jθ1)+n2exp(-jθ2)来生成自干扰项X1(感兴趣的信号soi的基本项的镜像)，其中n1和θ1由第一基矢量
Figure BDA0003210553880000143
给出，并且其中n2和θ2由从多相解码器60接收的第二基矢量/>
Figure BDA0003210553880000144
给出。自干扰项发生器64-1可向FIR滤波器66-1的输入提供自干扰项X1。
自干扰项发生器64-2可生成自干扰项X2来作为感兴趣的信号soi的二阶自干扰源(SI)项。因此，自干扰项发生器64-2在本文中有时可被称为二阶SI项发生器64-2或二阶SI项发生器电路64-2。自干扰项发生器64-2可例如使用等式X2＝n1exp(j2θ1)+n2exp(j2θ2)来生成自干扰项X2(感兴趣的信号soi的二阶SI项)。自干扰项发生器64-2可向FIR滤波器66-2的输入提供自干扰项X2。
自干扰项发生器64-3可生成自干扰项X3来作为感兴趣的信号soi的二阶SI项的镜像。因此，自干扰项发生器64-3在本文中有时可被称为二阶SI项镜像发生器64-3或二阶SI项镜像发生器电路64-3。自干扰项发生器64-3可例如使用等式X3＝n1exp(-j2θ1)+n2exp(-j2θ2)来生成自干扰项X3(感兴趣的信号soi的二阶SI项的镜像)。自干扰项发生器64-3可向FIR滤波器66-3的输入提供自干扰项X3。
自干扰项发生器64-4可生成自干扰项X4来作为感兴趣的信号soi的三阶SI项。因此，自干扰项发生器64-3在本文中有时可被称为三阶SI项发生器64-4或三阶SI项发生器电路64-4。自干扰项发生器64-4可例如使用等式X4＝n1exp(j3θ1)+n2exp(j3θ2)来生成自干扰项X4(感兴趣的信号soi的三阶SI项)。自干扰项发生器64-4可向FIR滤波器66-4的输入提供自干扰项X4。
自干扰项发生器64-5可生成自干扰项X5来作为感兴趣的信号soi的三阶SI项的镜像。因此，自干扰项发生器64-5在本文中有时可被称为三阶SI项镜像发生器64-5或三阶SI项镜像发生器电路64-5。自干扰项发生器64-5可例如使用等式X5＝n1exp(-j3θ1)+n2exp(-j3θ2)来生成自干扰项X5(感兴趣的信号soi的三阶SI项的镜像)。自干扰项发生器64-5可向FIR滤波器66-5的输入提供自干扰项X5。
图2的示例仅仅是例示性的，在该示例中，自干扰消除器32仅包括五个自干扰项发生器64以用于生成高达三阶的自干扰项X。如果需要，自干扰消除器32可计算更高阶自干扰项X。一般来讲，自干扰消除器32可生成任何期望数量的自干扰项X(例如，自干扰消除器32可包括多于或少于五个的自干扰项发生器64、FIR滤波器66和乘法器68)。
FIR滤波器66可对自干扰项X进行滤波以产生经滤波的自干扰项X’(在本文中有时称为滤波项X’)。例如，FIR滤波器66-1可对自干扰项X1进行滤波以生成滤波项X1’(例如，经滤波的自干扰项X1’)。FIR滤波器66-1可向乘法器68-1提供滤波项X1’。FIR滤波器66-2可对自干扰项X2进行滤波以生成滤波项X2’(例如，经滤波的自干扰项X2’)。FIR滤波器66-2可向乘法器68-2提供滤波项X2’。FIR滤波器66-3可对自干扰项X3进行滤波以生成滤波项X3’。FIR滤波器66-3可向乘法器68-3提供滤波项X3’。FIR滤波器66-4可对自干扰项X4进行滤波以生成滤波项X4’。FIR滤波器66-4可向乘法器68-4提供滤波项X4’。FIR滤波器66-5可对自干扰项X5进行滤波以生成滤波项X5’。FIR滤波器66-5可向乘法器68-5提供滤波项X5’。
FIR滤波器66可并行地生成滤波项X’。FIR滤波器66可以是例如复FIR滤波器。如果需要，FIR滤波器66执行的滤波操作可在自干扰消除项X1至X5中略有不同。总之，作为示例，在生成滤波项X’时，FIR滤波器66可对从自干扰项发生器64接收的自干扰项X实现零阶保持操作的sinc(辛格)响应。
乘法器68可将滤波项X’乘以(缩放)相应复系数C以产生缩放项X”(在本文中有时称为缩放的经滤波的自干扰项X”)。例如，乘法器68-1可将滤波项X1’乘以(缩放)第一复系数C1以生成缩放项X1”。乘法器68-1可向加法器70的输入提供缩放项X1”。乘法器68-2可将滤波项X2’乘以第二复系数C2以生成缩放项X2”。乘法器68-2可向加法器70的输入提供缩放项X2”。乘法器68-3可将滤波项X3’乘以第三复系数C3以生成缩放项X3”。乘法器68-3可向加法器70的输入提供缩放项X3”。乘法器68-4可将滤波项X4’乘以第四复系数C4以生成缩放项X4”。乘法器68-4可向加法器70的输入提供缩放项X4”。乘法器68-5可将滤波项X5’乘以第五复系数C5以生成缩放项X5”。乘法器68-5可向加法器70的输入提供缩放项X5”。乘法器68可并行地生成缩放项X”。复系数C1-C5可各自不同，或者复系数中的两个或更多个复系数可相同。复系数C可例如是在射频发射器28(图1)的设计、制造、测试和/或校准期间识别的预定复系数。
加法器70可将从乘法器68接收的各个缩放项X”相加以产生自干扰消除项β。加法器70可向加法器72的第一输入提供自干扰消除项β。旁路路径58上的延迟电路76可从输入路径56接收感兴趣的信号soi(例如，以I/Q格式)。延迟电路76可将时间延迟加到感兴趣的信号soi。该时间延迟可匹配或补偿在生成自干扰消除项β时由自干扰项发生器64、FIR滤波器66、乘法器68和/或加法器70消耗的时间。延迟电路76可将经时间延迟的感兴趣的信号soi输出到加法器72的第二输入。在将感兴趣的信号提供给加法器72之前延迟该感兴趣的信号可使感兴趣的信号与自干扰消除项β时间同步。
加法器72可将自干扰消除项β加到经时间延迟的感兴趣的信号，以在输出路径74处生成自干扰补偿信号soi’。将自干扰消除项β加到感兴趣的信号可消除在由DAC 36(图1)进行数模转换之后落在对应射频信号的载波频率上的自干扰源的重复副本的后续影响。这从而可用于减轻由DAC 36所输出的射频信号中的自干扰引起的EVM劣化和/或频谱再生。
图2的示例仅仅是例示性的，并且如果需要，可使用其他布置来实现自干扰消除器32(使用多相架构或其他)。在另一种合适的布置中，自干扰消除器32可使用极性架构来实现。图3是使用极性架构来实现数字发射器电路30以及因此实现自干扰消除器32的示例中的自干扰消除器32的电路图。在使用极性架构来实现自干扰消除器32的场景中，自干扰消除器32在本文中有时可被称为极性自干扰消除器32。
如图3所示，为了在极坐标中操作，图2的多相解码器60可用极性转换器(诸如极性转换器78)替换。极性转换器78可通过输入路径56以I/Q格式接收感兴趣的信号soi。极性转换器78可将感兴趣的信号从I/Q格式转换为极性格式。在极性格式中，感兴趣的信号soi的每个样本点由振幅A和相位表示θ。极性转换器78可包括例如坐标旋转数字计算机(CORDIC)电路，该CORDIC电路使用CORDIC算法来执行转换。因此，极性转换器78在本文中有时可被称为极性转换电路78、极性转换器电路78、I/Q至极性转换器78、I/Q至极性转换器电路78或CORDIC电路78。极性转换器78可通过路径62向各个自干扰项发生器64提供振幅A和相位θ。
每个自干扰项发生器64可基于从极性转换器78接收的振幅A和相位θ来单独地(独立地)生成相应自干扰项Y(例如，自干扰项发生器64-1可生成自干扰项Y1，自干扰项发生器64-2可生成自干扰项Y2，自干扰项发生器64-3可生成自干扰项Y3，等等)。自干扰项Y可被提供给FIR滤波器66。自干扰项发生器64可并行地生成各个自干扰项Y。
FIR滤波器66、乘法器68、加法器70、加法器72和延迟电路76的操作可与如上结合图2的多相架构描述的相同。然而，自干扰项发生器64可使用与在图2的多相架构下生成自干扰项X时所使用的那些公式不同的公式来生成自干扰项Y(在极坐标中)。例如，自干扰项发生器64-1可使用等式Y1＝A exp(-jθ)来生成自干扰项Y1(例如，感兴趣的信号soi的基本项的镜像)，自干扰项发生器64-2可使用等式Y2＝A exp(j2θ)来生成自干扰项Y2(例如，感兴趣的信号soi的二阶SI项)，自干扰项发生器64-3可使用等式Y3＝A exp(-j2θ)来生成自干扰项Y3(例如，感兴趣的信号soi的二阶SI项的镜像)，自干扰项发生器64-4可使用等式Y4＝A exp(j3θ)来生成自干扰项Y4(例如，感兴趣的信号soi的三阶SI项)，并且自干扰项发生器64-5可使用等式Y5＝A exp(-j3θ)来生成自干扰项Y5(例如，感兴趣的信号soi的三阶SI项的镜像)。如果需要，还可生成更高阶自干扰项以产生自干扰补偿信号soi’。图3的示例仅仅是例示性的，并且如果需要，可使用其他布置来实现自干扰消除器32(使用极性架构或其他)。
图4是在产生自干扰补偿信号soi’时可由自干扰消除器32执行的例示性步骤的流程图。例如，一旦自干扰消除器32通过输入路径56(图2和图3)接收到感兴趣的信号soi，就可执行图4的步骤。
在步骤80处，自干扰消除器32可将感兴趣的信号soi从I/Q格式转换为不同信号格式的信号项(例如，转换为多相基矢量或者极性相位和振幅)。在自干扰消除器32包括多相解码器60(图2)的场景中，多相解码器60可以将感兴趣的信号soi转换为第一基矢量
Figure BDA0003210553880000171
和第二基矢量/>
Figure BDA0003210553880000172
在自干扰消除器32包括极性转换器78(图3)的场景中，极性转换器78可将感兴趣的信号soi转换为对应的振幅A和相位θ(例如，基矢量或者极性振幅和相位可形成不同格式的信号项)。
在步骤82处，自干扰项发生器64可各自基于在处理步骤80时生成的不同格式的信号项来单独地生成相应的自干扰项。例如，自干扰项发生器64可各自基于第一基矢量和第二基矢量(例如，作为图2的自干扰项X)或基于振幅A和相位θ(例如，作为图3的自干扰项Y)来单独地生成相应的自干扰项。自干扰消除器32中的自干扰项发生器64可并行地生成自干扰项。
在步骤84处，FIR滤波器66可对自干扰项进行滤波以生成对应的滤波项(例如，图2的滤波项X’或图3的滤波项Y’)。在生成滤波项时，FIR滤波器66可例如实现零阶保持操作的sinc响应。
在步骤86处，乘法器68可将滤波项乘以(缩放)相应复系数值C以生成对应的缩放项(例如，图2的缩放项X”或图3的缩放项Y”)。
在步骤88处，加法器70可对缩放项求和以生成自干扰消除项β。加法器72可将自干扰消除项β与感兴趣的信号soi的时延版本相加以生成自干扰补偿信号soi’(例如，延迟电路76可在图4的步骤中的任一步骤之前、之后、之间和/或与之同时延迟感兴趣的信号soi以产生感兴趣的信号的时延版本)。自干扰补偿信号soi’可随后传递到数字发射器电路30(图1)中的其他部件，并且可通过信号路径46在DAC 36的一组信号输入处被接收(例如，作为图1的数字信号sig’)。图4的步骤可针对感兴趣的信号soi的每个样本点进行重复。在数模转换和上转换到射频(例如，作为图1的射频信号sigrf)时，自干扰补偿信号可不引入落在射频信号的载波频率上的自干扰源重复副本或引入可忽略不计的自干扰源重复副本。这可允许射频信号sigrf没有EVM劣化和/或频谱再生，否则EVM劣化和/或频谱再生将由于DAC 36所输出的射频信号中的自干扰而产生。
自干扰消除器32可被放置在沿着数字发射器电路30(图1)的发射链的任何期望位置处。作为示例，自干扰消除器32可位于数字发射器电路30的以相对低采样率操作的一部分中，或者位于数字发射器电路30的以相对高采样率操作的一部分中。图5是示出可如何将自干扰消除器32定位在数字发射器电路30的以相对低采样率操作的一部分中的示例的图解。在图5的示例中，数字发射器电路30使用多相架构来实现。这仅仅是例示性的，并且一般来讲，数字发射器电路30的部件可适于实现其他架构(例如，极性架构等)。
如图5所示，数字发射器电路30可包括数字部件的发射链，这些数字部件沿着信号路径100从频域处理电路102内插到DAC 36的一组信号输入。待发射的信号(例如，使用图1的天线42)可沿着信号路径100传送。通过信号路径100传送的信号可以是I/Q信号(例如，信号路径100可包括用于传送信号的同相(I)分量的第一线和用于传送信号的正交相(Q)分量的第二线)。频域处理电路102可例如从基带处理器26(图1)或从射频发射器28中的其他地方接收基带信号sig。
数字发射器电路30的发射链可包括在频域中操作的数字部件(诸如频域电路90)和在时域中操作的数字部件(诸如时域电路92)。时域电路92可沿着信号路径100内插在频域电路90和DAC 36之间。频域电路90可包括频域处理电路102和耦接到频域处理电路102的输出的快速傅里叶逆变换电路104。
时域电路92可包括波峰因数降低电路(诸如波峰因数降低(CFR)电路106)、精细增益控制电路(诸如精细增益控制电路108(在本文中有时称为精细增益控制器108))、数字预失真(DPD)电路110(在本文中有时称为数字预失真器110)、自干扰消除器32、采样率转换器(诸如分数采样率转换器112(在本文中有时称为采样率转换电路112或分数采样率转换电路112))、整数内插器(诸如整数内插器114(在本文中有时称为整数内插电路114))、粗增益控制电路(诸如粗增益控制电路116(在本文中有时称为粗增益控制器116))以及多相解码器(诸如多相解码器118)。
CFR电路106的输入可耦接到频域电路90的输出。精细增益控制电路108的输入可耦接到CFR电路106的输出(例如，CFR电路106可内插在频域电路90与精细增益控制电路108之间的信号路径100上)。DPD电路110的输入可耦接到精细增益控制电路108的输出(例如，精细增益控制电路108可内插在CFR电路106与DPD电路110之间的信号路径100上)。自干扰消除器32的输入(例如，图2的输入路径56)可耦接到DPD电路110的输出(例如，DPD电路110可内插在精细增益控制电路108与自干扰消除器32之间的信号路径100上)。分数采样率转换器112的输入可耦接到自干扰消除器32的输出(例如，自干扰消除器32可内插在DPD电路110与分数采样率转换器112之间的信号路径100上)。整数内插器114的输入可耦接到分数采样率转换器112的输出(例如，分数采样率转换器112可内插在自干扰消除器32与整数内插器114之间的信号路径100上)。粗增益控制电路116的输入可耦接到整数内插器114的输出(例如，整数内插器114可内插在分数采样率转换器112与粗增益控制电路116之间的信号路径100上)。多相解码器118的输入可耦接到粗增益控制电路116的输出(例如，粗增益控制电路116可内插在整数内插器114与多相解码器118之间的信号路径100上)。多相解码器118的输出可通过信号路径46耦接到DAC 36的一组信号输入。LO发生器34的输出可通过LO路径48耦接到DAC 36的该组LO输入。
图5的示例仅为例示性的。如果需要，可省略沿着数字发射器电路30的发射链的这些部件中的一个或多个部件。如果需要，可沿着信号路径100内插其他数字发射器部件。如果需要，可按其他顺序将部件布置在信号路径100上。
频域处理电路102可对从基带处理器26接收的基带信号(例如，图1的基带信号sig)执行频域处理。快速傅里叶逆变换电路104可对信号执行快速傅里叶逆变换(IFFT)操作，以将信号从频域转换为时域。CFR电路106可对信号(例如，在时域中)执行波峰因数降低操作。精细增益控制电路108可包括乘法器或精细地调节信号幅值的其他部件。DPD电路110可对信号执行数字预失真操作。自干扰消除器32可对信号(作为感兴趣的信号soi)执行自干扰消除操作(例如，使用图4的步骤)以产生自干扰补偿信号soi’。
分数采样率转换器112可增加自干扰补偿信号soi’的采样率。一般来讲，数字发射器电路30中的部件的采样率可在箭头94的方向上增加。数字发射器电路30的在分数采样率转换器112之前的部分96可以低于阈值采样率的采样率进行操作，而数字发射器电路30的在分数采样率转换器112之后的部分98则以大于阈值采样率的采样率进行操作。因此，数字发射器电路30的部分96在本文中有时可被称为数字发射器电路30的低采样率部分96或低采样率电路96。因此，数字发射器电路30的部分98在本文中有时可被称为数字发射器电路30的高采样率部分98或高采样率电路98。
整数内插器114可对(上采样的)自干扰补偿信号soi’执行整数内插。粗增益控制电路116可包括乘法器、位-移位器或粗略地调节自干扰补偿信号soi’的幅值的其他部件(例如，具有比精细增益控制电路108所执行的更粗略的调节)。多相解码器118可将自干扰补偿信号从I/Q格式转换为多相格式(例如，作为基矢量
Figure BDA0003210553880000211
和
Figure BDA0003210553880000212
基矢量/>
Figure BDA0003210553880000213
和/>
Figure BDA0003210553880000214
可通过信号路径46被提供给DAC 36的一组信号输入(例如，作为图1的自干扰补偿信号sig’)。
LO发生器34可产生具有从LO_p1到LO_pM的M个相位的方波LO波形(例如，图1的方波LO波形50)，其中相邻LO波形之间的相位差为360°/M。LO发生器34可通过LO路径48将LO波形的这些M相位提供给DAC 36的一组LO输入。DAC 36可基于从多相解码器118接收的自干扰补偿信号和从数字发射器电路30接收的方波LO波形50在输出路径52处产生模拟(连续)射频信号sigrf(图1)。
在图5的示例中，自干扰消除器32位于数字发射器电路30的低采样率部分96中(例如，分数采样率转换器112内插在自干扰消除器32与多相解码器118之间的信号路径100上)。这仅是例示性的。在另一种合适的布置中，自干扰消除器32可位于数字发射器电路30的高采样率部分98中(例如，在由分数采样率转换器112进行采样率转换之后)。图6是示出可如何将自干扰消除器32定位在数字发射器电路30的高采样率部分98中的图解。
如图6所示，分数采样率转换器112可比自干扰消除器32更早地定位在数字发射器电路30的发射链中。在图6的示例中，分数采样率转换器112的输入耦接到精细增益控制电路108的输出(例如，数字发射器电路30的低采样率部分96可包括频域处理电路102、快速傅里叶逆变换电路104、CFR电路106和精细增益控制电路108，而数字发射器电路30的高采样率部分98包括整数内插器114、粗增益控制电路116、DPD电路110、自干扰消除器32和多相解码器118)。此外，在该示例中，DPD电路110的输入耦接到粗增益控制电路116的输出，并且自干扰消除器32的输出耦接到多相解码器118的输入(例如，自干扰消除器32可内插在分数采样率转换器112与多相解码器118之间的信号路径100上)。该示例仅仅是例示性的，并且一般来讲，数字发射器电路30中的部件可以任何期望的顺序进行布置。如果需要，其他架构可用于将自干扰消除器32集成在数字发射器电路30内。
图7是示出自干扰消除器32可如何优化射频发射器28的功率谱密度的曲线图。如图7所示，曲线120绘制出了在省略自干扰消除器32的场景中，由射频发射器28发射的射频信号(例如，图1的射频信号sigrf)的功率谱密度(PSD)作为频率的函数(例如，其中射频信号是以对应的载波频率和带宽B进行发射)。如曲线120所示，射频信号可跨带宽B表现出峰值PSD，但可在高于和低于带宽B的情况下表现出相对高的密度拖尾(频谱再生)。
曲线122绘制出了在自干扰消除器32形成于数字发射器电路30的低采样率部分96内时(图5)射频信号的PSD。如曲线122所示，低采样率部分96中的自干扰消除器32可使得射频信号在刚刚高于和低于带宽B的情况下表现出小于与曲线120相关联的PSD的PSD，如箭头126所示(例如，相差达10dB或更大)。
虚线曲线124绘制出了在自干扰消除器32形成于数字发射器电路30的高采样率部分98内时(图6)射频信号的PSD。如虚线曲线124所示，高采样率部分98中的自干扰消除器32可使得射频信号在甚至更远高于和低于带宽B的频率下表现出小于与曲线122相关联的PSD的PSD，如箭头128所示(例如，相差达6dB至9dB或更大)。例如，在减轻感兴趣的信号的自干扰源的重复副本落在载波频率上时，自干扰消除器32所进行的操作可产生如箭头126和128所示的这些频谱发射改善。图7的示例仅为例示性的。曲线120、122和124在实践中可具有其他形状。
图8是示出自干扰消除器32可如何优化射频发射器28的EVM性能的曲线图。如图8所示，曲线130绘制出了在省略自干扰消除器32的场景中，由射频发射器28发射的射频信号(例如，图1的射频信号sigrf)的EVM作为符号索引的函数。如曲线130所示，射频信号可表现出相对高的EVM。
曲线132绘制出了在自干扰消除器32形成于数字发射器电路30的低采样率部分96内时(图5)射频信号的EVM。虚线曲线134绘制出了在自干扰消除器32形成于数字发射器电路30的高采样率部分98内时(图6)射频信号的PSD。如曲线132和134所示，自干扰消除器32可使得射频信号表现出小于与曲线130相关联的EVM的EVM，如箭头136所示(例如，相差达14dB或更大)。图8的示例仅为例示性的。曲线130、132和134在实践中可具有其他形状。
以上结合图1至图8描述的方法和操作可由设备10的部件使用软件、固件和/或硬件(例如，专用电路或硬件)来执行。用于执行这些操作的软件代码可存储在非暂态计算机可读存储介质(例如，有形计算机可读存储介质)上，该非暂态计算机可读存储介质存储在设备10的部件中的一个或多个部件上(例如，图1的存储电路16和/或数字发射器电路30)。该软件代码有时可被称为软件、数据、指令、程序指令或代码。非暂态计算机可读存储介质可包括驱动器、非易失性存储器诸如非易失性随机存取存储器(NVRAM)、可移动闪存驱动器或其他可移动介质、其他类型的随机存取存储器等。存储在非暂态计算机可读存储介质上的软件可由设备10的部件中的一个或多个部件上的处理电路(例如，数字发射器电路30中的处理电路、图1的处理电路18等)来执行。处理电路可包括微处理器、中央处理单元(CPU)、具有处理电路的专用集成电路或其他处理电路。
根据一个实施方案，提供了一种电子设备，该电子设备包括：基带处理器，该基带处理器被配置为生成基带信号；数字发射器，该数字发射器耦接到基带处理器并且被配置为接收基带信号；自干扰消除器，该自干扰消除器位于数字发射器中并且被配置为基于基带信号来生成自干扰补偿信号；数模转换器(DAC)，该数模转换器(DAC)耦接到数字发射器，该DAC具有被配置为接收自干扰补偿信号的信号输入，并且该DAC被配置为基于自干扰补偿信号来生成射频信号；和天线，该天线耦接到DAC的输出并且被配置为发射射频信号。
根据另一个实施方案，本机振荡器(LO)发生器被配置为生成方波LO波形，DAC具有被配置为接收方波LO波形的LO输入，并且DAC被配置为基于自干扰补偿信号和方波LO波形来生成射频信号。
根据另一个实施方案，DAC具有数量M个LO输入，并且方波LO波形具有M个相位。
根据另一个实施方案，数字发射器包括：第一部分，该第一部分耦接到基带处理器并且被配置为以第一采样率操作；第二部分，该第二部分耦接到DAC的信号输入并且被配置为以大于第一采样率的第二采样率操作；和采样率转换器，该采样率转换器耦接在数字发射器的第一部分和第二部分之间，自干扰消除器位于数字发射器的第一部分中。
根据另一个实施方案，数字发射器包括：第一部分，该第一部分耦接到基带处理器并且被配置为以第一采样率操作；第二部分，该第二部分耦接到DAC的信号输入并且被配置为以大于第一采样率的第二采样率操作；和采样率转换器，该采样率转换器耦接在数字发射器的第一部分和第二部分之间，自干扰消除器位于数字发射器的第二部分中。
根据另一个实施方案，自干扰消除器包括：输入路径，该输入路径被配置为接收对应于基带信号的感兴趣的信号；和自干扰项发生器，该自干扰项发生器并联耦接到输入路径并且被配置为基于感兴趣的信号来生成自干扰项。
根据另一个实施方案，自干扰消除器包括有限脉冲响应(FIR)滤波器，FIR滤波器中的每个FIR滤波器与自干扰项发生器中的相应自干扰项发生器串联耦接，并且FIR滤波器被配置为基于自干扰项来生成滤波项。
根据另一个实施方案，自干扰消除器包括乘法器，乘法器中的每个乘法器与FIR滤波器中的相应FIR滤波器串联耦接，并且乘法器被配置为通过将滤波项乘以复系数值来生成缩放项。
根据另一个实施方案，自干扰消除器包括加法器，该加法器耦接到乘法器并且被配置为对缩放项求和以生成自干扰消除项，自干扰项发生器、FIR滤波器和乘法器并联耦接在加法器与输入路径之间。
根据另一个实施方案，自干扰消除器包括：输出路径；旁路路径，该旁路路径耦接在输入路径和输出路径之间；延迟电路，该延迟电路内插在旁路路径上并且被配置为生成感兴趣的信号的时延版本；和附加加法器，该附加加法器具有耦接到加法器的第一输入和耦接到延迟电路的第二输入，附加加法器被配置为通过将自干扰消除项加到感兴趣的信号的时延版本来在输出路径上生成自干扰补偿信号。
根据另一个实施方案，FIR滤波器被配置为实现零阶保持操作的sinc响应。
根据另一个实施方案，自干扰消除器包括多相解码器，该多相解码器耦接在输入路径和自干扰项发生器之间，多相解码器被配置为将感兴趣的信号转换为第一基矢量和第二基矢量，并且自干扰项发生器被配置为基于第一基矢量和第二基矢量来生成自干扰项。
根据另一个实施方案，自干扰消除器包括极性转换器，该极性转换器耦接在输入路径和自干扰项发生器之间，极性转换器被配置为将感兴趣的信号转换为振幅和相位，并且自干扰项发生器被配置为基于振幅和相位来生成自干扰项。
根据另一个实施方案，并联耦接到输入路径的自干扰项发生器包括：第一自干扰项发生器，该第一自干扰项发生器与FIR滤波器中的第一FIR滤波器串联耦接并且被配置为生成自干扰项中的第一自干扰项作为感兴趣的信号的基本项的镜像，第一FIR滤波器被配置为基于第一自干扰项来生成滤波值中的第一滤波值；和第二自干扰项发生器，该第二自干扰项发生器与FIR滤波器中的第二FIR滤波器串联耦接并且被配置为生成自干扰项中的第二自干扰项作为感兴趣的信号的二阶自干扰源项，第二FIR滤波器被配置为基于第二自干扰项来生成滤波值中的第二滤波值。
根据另一个实施方案，并联耦接到输入路径的自干扰项发生器包括：第三自干扰项发生器，该第三自干扰项发生器与FIR滤波器中的第三FIR滤波器串联耦接并且被配置为生成自干扰项中的第三自干扰项作为二阶自干扰源项的镜像，第三FIR滤波器被配置为基于第三自干扰项来生成滤波值中的第三滤波值；第四自干扰项发生器，该第四自干扰项发生器与FIR滤波器中的第四FIR滤波器串联耦接并且被配置为生成自干扰项中的第四自干扰项作为感兴趣的信号的三阶自干扰源项，第四FIR滤波器被配置为基于第四自干扰项来生成滤波值中的第四滤波值；和第五自干扰项发生器，该第五自干扰项发生器与FIR滤波器中的第五FIR滤波器串联耦接并且被配置为生成自干扰项中的第五自干扰项作为感兴趣的信号的三阶自干扰源项的镜像，第五FIR滤波器被配置为基于第五自干扰项来生成滤波值中的第五滤波值。
根据一个实施方案，提供了一种操作数字发射器上的自干扰消除器以产生对应于用于由天线发射的射频信号的自干扰补偿信号的方法，该方法包括：利用自干扰消除器中的转换电路，将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项；利用并联耦接到转换电路的自干扰项发生器，基于不同格式的信号项来生成感兴趣的信号的自干扰项；利用耦接到自干扰项发生器的FIR滤波器，对自干扰项进行滤波以生成滤波项；利用耦接到FIR滤波器的乘法器，将滤波项乘以复系数值以生成缩放项；利用耦接到乘法器的第一加法器，对缩放项求和以生成自干扰消除项；利用自干扰消除器中的延迟电路，生成感兴趣的信号的时延版本；以及利用耦接到第一加法器和延迟电路的第二加法器，通过将自干扰消除项加到感兴趣的信号的时延版本来生成自干扰补偿信号。
根据另一个实施方案，生成自干扰项包括：利用自干扰项发生器中的第一自干扰项发生器，生成自干扰项中的第一自干扰项作为感兴趣的信号的基本项的镜像；利用自干扰项发生器中的第二自干扰项发生器，与生成第一自干扰项的第一自干扰项发生器并行地生成自干扰项中的第二自干扰项作为感兴趣的信号的二阶自干扰源项；以及利用自干扰项发生器中的第三自干扰项发生器，与生成第一自干扰项的第一自干扰项发生器和生成第二自干扰项的第二自干扰项发生器并行地生成自干扰项中的第三自干扰项作为二阶自干扰源项的镜像。
根据另一个实施方案，对自干扰项进行滤波包括：实现零阶保持操作的sinc响应。
根据一个实施方案，一种非暂态计算机可读存储介质，该非暂态计算机可读存储介质存储被配置为由电子设备上的至少一个处理器执行的一个或多个程序，该一个或多个程序包括指令，该指令在由至少一个处理器执行时使得至少一个处理器：将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项；基于不同格式的信号项来生成感兴趣的信号的自干扰项；对自干扰项进行滤波以生成滤波项；将滤波项乘以复系数值以生成缩放项；对缩放项求和以生成自干扰消除项；生成感兴趣的信号的时延版本；以及通过将自干扰消除项加到感兴趣的信号的时延版本来生成自干扰补偿信号。
根据另一个实施方案，非暂态计算机可读存储介质包括指令，该指令在由至少一个处理器执行时使得至少一个处理器：生成方波本机振荡器(LO)波形；以及基于自干扰补偿信号和方波LO波形来生成射频信号。
前述内容仅为示例性的并且可对所述实施方案作出各种修改。前述实施方案可独立实施或可以任意组合实施。

Claims (19)

1.一种电子设备，所述电子设备包括：
基带处理器，所述基带处理器被配置为生成基带信号；
数字发射器，所述数字发射器耦接到所述基带处理器并且被配置为接收所述基带信号；
自干扰消除器，所述自干扰消除器位于所述数字发射器中并且被配置为基于所述基带信号来生成自干扰补偿信号，所述自干扰消除器包括：
输入路径，所述输入路径被配置为接收对应于所述基带信号的感兴趣的信号；以及
自干扰项发生器，所述自干扰项发生器并联耦接到所述输入路径并且被配置为基于所述感兴趣的信号来生成自干扰项；
数模转换器(DAC)，所述DAC耦接到所述数字发射器，其中所述DAC具有被配置为接收所述自干扰补偿信号的信号输入，并且其中所述DAC被配置为基于所述自干扰补偿信号来生成射频信号；和
天线，所述天线耦接到所述DAC的输出并且被配置为发射所述射频信号。
2.根据权利要求1所述的电子设备，还包括：
本机振荡器(LO)发生器，所述本机振荡器(LO)发生器被配置为生成方波LO波形，其中所述DAC具有被配置为接收所述方波LO波形的LO输入，并且其中所述DAC被配置为基于所述自干扰补偿信号和所述方波LO波形来生成所述射频信号。
3.根据权利要求2所述的电子设备，其中所述DAC具有数量M个LO输入，并且其中所述方波LO波形具有M个相位。
4.根据权利要求3所述的电子设备，其中所述数字发射器包括：
第一部分，所述第一部分耦接到所述基带处理器并且被配置为以第一采样率操作；
第二部分，所述第二部分耦接到所述DAC的所述信号输入并且被配置为以大于所述第一采样率的第二采样率操作；和
采样率转换器，所述采样率转换器耦接在所述数字发射器的所述第一部分和所述第二部分之间，其中所述自干扰消除器位于所述数字发射器的所述第一部分中。
5.根据权利要求3所述的电子设备，其中所述数字发射器包括：
第一部分，所述第一部分耦接到所述基带处理器并且被配置为以第一采样率操作；
第二部分，所述第二部分耦接到所述DAC的所述信号输入并且被配置为以大于所述第一采样率的第二采样率操作；和
采样率转换器，所述采样率转换器耦接在所述数字发射器的所述第一部分和所述第二部分之间，其中所述自干扰消除器位于所述数字发射器的所述第二部分中。
6.根据权利要求1所述的电子设备，其中所述自干扰消除器包括：
有限脉冲响应(FIR)滤波器，其中所述FIR滤波器中的每个FIR滤波器与所述自干扰项发生器中的相应自干扰项发生器串联耦接，并且其中所述FIR滤波器被配置为基于所述自干扰项来生成滤波项。
7.根据权利要求6所述的电子设备，其中所述自干扰消除器包括：
乘法器，其中所述乘法器中的每个乘法器与所述FIR滤波器中的相应FIR滤波器串联耦接，并且其中所述乘法器被配置为通过将所述滤波项乘以复系数值来生成缩放项。
8.根据权利要求7所述的电子设备，其中所述自干扰消除器包括：
加法器，所述加法器耦接到所述乘法器并且被配置为对所述缩放项求和以生成自干扰消除项，其中所述自干扰项发生器、所述FIR滤波器和所述乘法器并联耦接在所述加法器与所述输入路径之间。
9.根据权利要求8所述的电子设备，其中所述自干扰消除器包括：
输出路径；
旁路路径，所述旁路路径耦接在所述输入路径和所述输出路径之间；
延迟电路，所述延迟电路内插在所述旁路路径上并且被配置为生成所述感兴趣的信号的时延版本；和
附加加法器，所述附加加法器具有耦接到所述加法器的第一输入和耦接到所述延迟电路的第二输入，其中所述附加加法器被配置为通过将所述自干扰消除项加到所述感兴趣的信号的所述时延版本上来在所述输出路径上生成所述自干扰补偿信号。
10.根据权利要求9所述的电子设备，其中所述FIR滤波器被配置为实现零阶保持操作的辛格响应。
11.根据权利要求9所述的电子设备，其中所述自干扰消除器包括：
多相解码器，所述多相解码器耦接在所述输入路径和所述自干扰项发生器之间，其中所述多相解码器被配置为将所述感兴趣的信号转换为第一基矢量和第二基矢量，并且其中所述自干扰项发生器被配置为基于所述第一基矢量和所述第二基矢量来生成所述自干扰项。
12.根据权利要求9所述的电子设备，其中所述自干扰消除器包括：
极性转换器，所述极性转换器耦接在所述输入路径和所述自干扰项发生器之间，其中所述极性转换器被配置为将所述感兴趣的信号转换为振幅和相位，并且其中所述自干扰项发生器被配置为基于所述振幅和所述相位来生成所述自干扰项。
13.根据权利要求9所述的电子设备，其中并联耦接到所述输入路径的所述自干扰项发生器包括：
第一自干扰项发生器，所述第一自干扰项发生器与所述FIR滤波器中的第一FIR滤波器串联耦接并且被配置为生成所述自干扰项中的第一自干扰项作为所述感兴趣的信号的基本项的镜像，其中所述第一FIR滤波器被配置为基于所述第一自干扰项来生成滤波值中的第一滤波值；和
第二自干扰项发生器，所述第二自干扰项发生器与所述FIR滤波器中的第二FIR滤波器串联耦接并且被配置为生成所述自干扰项中的第二自干扰项作为所述感兴趣的信号的二阶自干扰源项，其中所述第二FIR滤波器被配置为基于所述第二自干扰项来生成所述滤波值中的第二滤波值。
14.根据权利要求13所述的电子设备，其中并联耦接到所述输入路径的所述自干扰项发生器包括：
第三自干扰项发生器，所述第三自干扰项发生器与所述FIR滤波器中的第三FIR滤波器串联耦接并且被配置为生成所述自干扰项中的第三自干扰项作为所述二阶自干扰源项的镜像，其中所述第三FIR滤波器被配置为基于所述第三自干扰项来生成所述滤波值中的第三滤波值；
第四自干扰项发生器，所述第四自干扰项发生器与所述FIR滤波器中的第四FIR滤波器串联耦接并且被配置为生成所述自干扰项中的第四自干扰项作为所述感兴趣的信号的三阶自干扰源项，其中所述第四FIR滤波器被配置为基于所述第四自干扰项来生成所述滤波值中的第四滤波值；和
第五自干扰项发生器，所述第五自干扰项发生器与所述FIR滤波器中的第五FIR滤波器串联耦接并且被配置为生成所述自干扰项中的第五自干扰项作为所述感兴趣的信号的所述三阶自干扰源项的镜像，其中所述第五FIR滤波器被配置为基于所述第五自干扰项来生成所述滤波值中的第五滤波值。
15.一种操作数字发射器上的自干扰消除器以产生与用于由天线发射的射频信号对应的自干扰补偿信号的方法，所述方法包括：
利用所述自干扰消除器中的转换电路，将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项；
利用并联耦接到所述转换电路的自干扰项发生器，基于所述不同格式的所述信号项来生成所述感兴趣的信号的自干扰项；
利用耦接到所述自干扰项发生器的FIR滤波器，对所述自干扰项进行滤波以生成滤波项；
利用耦接到所述FIR滤波器的乘法器，将所述滤波项乘以复系数值以生成缩放项；
利用耦接到所述乘法器的第一加法器，对所述缩放项求和以生成自干扰消除项；
利用所述自干扰消除器中的延迟电路，生成所述感兴趣的信号的时延版本；以及
利用耦接到所述第一加法器和所述延迟电路的第二加法器，通过将所述自干扰消除项加到所述感兴趣的信号的所述时延版本上来生成所述自干扰补偿信号。
16.根据权利要求15所述的方法，其中生成所述自干扰项包括：
利用所述自干扰项发生器中的第一自干扰项发生器，生成所述自干扰项中的第一自干扰项作为所述感兴趣的信号的基本项的镜像；
利用所述自干扰项发生器中的第二自干扰项发生器，与生成所述第一自干扰项的所述第一自干扰项发生器并行地生成所述自干扰项中的第二自干扰项作为所述感兴趣的信号的二阶自干扰源项；以及
利用所述自干扰项发生器中的第三自干扰项发生器，与生成所述第一自干扰项的所述第一自干扰项发生器和生成所述第二自干扰项的所述第二自干扰项发生器并行地生成所述自干扰项中的第三自干扰项作为所述二阶自干扰源项的镜像。
17.根据权利要求15所述的方法，其中对所述自干扰项进行滤波包括：实现零阶保持操作的辛格响应。
18.一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储被配置为由电子设备上的至少一个处理器执行的一个或多个程序，所述一个或多个程序包括指令，所述指令在由所述至少一个处理器执行时使得所述至少一个处理器：
将感兴趣的信号从同相正交相(I/Q)格式转换为不同格式的信号项；
基于所述不同格式的所述信号项来生成所述感兴趣的信号的自干扰项；
对所述自干扰项进行滤波以生成滤波项；
将所述滤波项乘以复系数值以生成缩放项；
对所述缩放项求和以生成自干扰消除项；
生成所述感兴趣的信号的时延版本；以及
通过将所述自干扰消除项加到所述感兴趣的信号的所述时延版本上来生成自干扰补偿信号。
19.根据权利要求18所述的非暂态计算机可读存储介质，还包括指令，所述指令在由所述至少一个处理器执行时使得所述至少一个处理器：
生成方波本机振荡器(LO)波形；以及
基于所述自干扰补偿信号和所述方波LO波形来生成射频信号。
CN202110930667.1A 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器 Active CN114079477B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210936749.1A CN115276682A (zh) 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/994,423 US11245430B1 (en) 2020-08-14 2020-08-14 Wireless transmitters having self-interference cancellation circuitry
US16/994,423 2020-08-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210936749.1A Division CN115276682A (zh) 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器

Publications (2)

Publication Number Publication Date
CN114079477A CN114079477A (zh) 2022-02-22
CN114079477B true CN114079477B (zh) 2023-07-14

Family

ID=80000693

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110930667.1A Active CN114079477B (zh) 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器
CN202210936749.1A Pending CN115276682A (zh) 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210936749.1A Pending CN115276682A (zh) 2020-08-14 2021-08-13 具有自干扰消除电路的无线发射器

Country Status (3)

Country Link
US (3) US11245430B1 (zh)
CN (2) CN114079477B (zh)
DE (1) DE102021121097A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021113314A1 (en) 2019-12-04 2021-06-10 Massachusetts Institute Of Technology Methods and apparatus for analog canceler tuning using neural networks
WO2021225667A1 (en) * 2020-05-04 2021-11-11 Massachusetts Institute Of Technology Methods and systems for signal interference cancellation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106134095A (zh) * 2014-03-20 2016-11-16 华为技术有限公司 用于自干扰消除的装置和方法
CN108028673A (zh) * 2015-07-15 2018-05-11 弗劳恩霍夫应用研究促进协会 收发机和用于减少收发机的自干扰的方法
CN108111186A (zh) * 2017-12-12 2018-06-01 东南大学 一种零中频全双工收发机的数字自干扰消除方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068984B2 (en) * 2001-06-15 2006-06-27 Telefonaktiebolaget Lm Ericsson (Publ) Systems and methods for amplification of a communication signal
EP2095516A2 (en) * 2006-11-06 2009-09-02 Nokia Corporation Analog signal path modeling for self-interference cancellation
US8855029B2 (en) * 2007-03-21 2014-10-07 Skyworks Solutions, Inc. LMS adaptive filter for digital cancellation of second order inter-modulation due to transmitter leakage
US7859459B2 (en) * 2008-04-04 2010-12-28 Panasonic Corporation Phased array receivers and methods employing phase shifting downconverters
US8237595B2 (en) * 2009-09-30 2012-08-07 Entropic Communications, Inc. Method and apparatus for bandpass digital to analog converter
US20110256857A1 (en) * 2010-04-20 2011-10-20 Intersil Americas Inc. Systems and Methods for Improving Antenna Isolation Using Signal Cancellation
US10284356B2 (en) * 2011-02-03 2019-05-07 The Board Of Trustees Of The Leland Stanford Junior University Self-interference cancellation
US9331737B2 (en) * 2012-02-08 2016-05-03 The Board Of Trustees Of The Leland Stanford Junior University Systems and methods for cancelling interference using multiple attenuation delays
US8954024B2 (en) 2011-03-31 2015-02-10 Chien-Cheng Tung Full duplex wireless method and apparatus
US8422540B1 (en) * 2012-06-21 2013-04-16 CBF Networks, Inc. Intelligent backhaul radio with zero division duplexing
US9019849B2 (en) * 2011-11-07 2015-04-28 Telefonaktiebolaget L M Ericsson (Publ) Dynamic space division duplex (SDD) wireless communications with multiple antennas using self-interference cancellation
WO2013185106A1 (en) * 2012-06-08 2013-12-12 The Board Of Trustees Of The Leland Stanford Junior University Systems and methods for cancelling interference using multiple attenuation delays
CN103001900B (zh) * 2012-12-11 2015-08-05 华为技术有限公司 发射机的发射通道间干扰消除方法及装置
US10230422B2 (en) * 2013-12-12 2019-03-12 Kumu Networks, Inc. Systems and methods for modified frequency-isolation self-interference cancellation
US20150311929A1 (en) * 2014-04-24 2015-10-29 Qualcomm Incorporated Interference cancellation using interference magnitude and phase components
WO2015171177A1 (en) * 2014-05-05 2015-11-12 The Regents Of The University Of California Full-duplex self-interference cancellation systems
MX357813B (es) * 2014-06-26 2018-07-25 Huawei Tech Co Ltd Aparato y método de cancelación de interferencia.
JP6562566B2 (ja) * 2014-06-26 2019-08-21 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 干渉除去の装置および方法
US9985809B2 (en) * 2014-11-06 2018-05-29 GM Global Technology Operations LLC Dynamic range of wideband RF front end using delta sigma converters with envelope tracking and injected digitally equalized transmit signal
CN104617981B (zh) * 2015-01-19 2017-03-29 厦门大学 一种基于谱估计的全双工自干扰消除方法及装置
US9894539B2 (en) 2015-04-06 2018-02-13 Maxlinear Asia Singapore PTE LTD Digital full duplex over single channel solution for small cell backhaul applications
US9893746B2 (en) * 2015-06-25 2018-02-13 Intel Corporation Energy efficient polynomial kernel generation in full-duplex radio communication
KR102343680B1 (ko) * 2015-09-10 2021-12-28 삼성전자주식회사 비직교 파형을 가지는 멀티-캐리어 시스템에서 신호를 송/수신하는 장치 및 방법
US9634823B1 (en) 2015-10-13 2017-04-25 Kumu Networks, Inc. Systems for integrated self-interference cancellation
US9887862B2 (en) * 2015-12-07 2018-02-06 The Trustees Of Columbia University In The City Of New York Circuits and methods for performing self-interference cancelation in full-duplex transceivers
US9973360B2 (en) * 2015-12-18 2018-05-15 Nxp Usa, Inc. Method and apparatus for generating phase shift control signals
US11451363B2 (en) 2016-06-29 2022-09-20 Apple Inc. Digital-centric full-duplex architecture
US10193683B2 (en) * 2016-07-20 2019-01-29 Intel Corporation Methods and devices for self-interference cancelation
US10623115B2 (en) * 2016-09-01 2020-04-14 Qualcomm Incorporated Transmitter beamforming for self-interference cancellation
TW201820796A (zh) * 2016-11-17 2018-06-01 財團法人資訊工業策進會 針對全雙工通訊裝置的自干擾消除訊號產生裝置與方法
CN111656694B (zh) * 2017-11-20 2022-05-10 库姆网络公司 用于增强隔离式共存时分双工收发器的系统
US10511477B2 (en) 2017-11-30 2019-12-17 Micron Technology, Inc. Wireless devices and systems including examples of configuration during an active time period
US11206050B2 (en) * 2018-02-06 2021-12-21 Micron Technology, Inc. Self interference noise cancellation to support multiple frequency bands
KR102408875B1 (ko) * 2018-04-24 2022-06-14 한국전자통신연구원 통신 시스템에서 자기 간섭 신호의 제거 방법 및 장치
US10778263B2 (en) * 2019-02-15 2020-09-15 United States Of America As Represented By The Secretary Of The Air Force Poly phased, time-interleaved RF-DAC for multi-function frequency-agile, tunable transmitter
US10873360B2 (en) * 2019-03-26 2020-12-22 Intel Corporation Self-interference cancellation system and method
US11159197B2 (en) * 2019-04-29 2021-10-26 Qualcomm Incorporated Self-interference cancellation for in-band full-duplex wireless communication
US20210135770A1 (en) * 2019-10-30 2021-05-06 Nokia Technologies Oy UE Full Duplex Calibration For Mobile Systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106134095A (zh) * 2014-03-20 2016-11-16 华为技术有限公司 用于自干扰消除的装置和方法
CN108028673A (zh) * 2015-07-15 2018-05-11 弗劳恩霍夫应用研究促进协会 收发机和用于减少收发机的自干扰的方法
CN108111186A (zh) * 2017-12-12 2018-06-01 东南大学 一种零中频全双工收发机的数字自干扰消除方法

Also Published As

Publication number Publication date
US11595067B2 (en) 2023-02-28
US20220052716A1 (en) 2022-02-17
CN114079477A (zh) 2022-02-22
US11245430B1 (en) 2022-02-08
US20230198561A1 (en) 2023-06-22
CN115276682A (zh) 2022-11-01
US20220052718A1 (en) 2022-02-17
DE102021121097A1 (de) 2022-02-17

Similar Documents

Publication Publication Date Title
CN114079477B (zh) 具有自干扰消除电路的无线发射器
US8665991B2 (en) Communications device with separate I and Q phase power amplification having selective phase and magnitude adjustment and related methods
CN102545945B (zh) 具有减小rf电感的天线接触件的移动无线通信设备
JP2004140458A (ja) 無線通信機能を有する電子機器及び無線通信用アンテナユニット
JP2008546359A (ja) 干渉キャンセルデバイスにおける自動制御のための方法及び装置
US20210028539A1 (en) Enhanced Antenna Module with Flexible Portion
CN101577562B (zh) 由金属屏蔽耦合产生的谐波减小的移动无线通信设备
CN114244395A (zh) 电相位平衡双工器
JP5696622B2 (ja) 無線送信装置
EP2146438B1 (en) Mobile wireless communication device with separate in-phase and quadrature power amplification
US9876269B2 (en) Mobile wireless communications device with split antenna feed network and related methods
CN116208101A (zh) 具有互调失真抑制的射频功率放大器
CN114157318B (zh) 具有无源射频功率分配电路的电子设备
CN108963425A (zh) 具有多频天线的终端设备
JP6709454B2 (ja) 位相同期回路、ｒｆフロントエンド回路、無線送受信回路、携帯型無線通信端末装置
WO2017110657A1 (ja) 位相同期回路、ｒｆフロントエンド回路、無線送受信回路、携帯型無線通信端末装置
JP2007272796A (ja) デジタル処理装置のクロック分配回路
US11955979B2 (en) Partial-fractional phase-locked loop with sigma delta modulator and finite impulse response filter
JP6489357B2 (ja) 通信制御装置、無線装置、通信制御装置の制御方法および制御プログラム
CN117674735A (zh) 具有带有无源终端的变压器的射频混频器
CN115774255A (zh) 具有二次相位生成电路的电子设备
CN116979907A (zh) 具有负载响应估计的射频放大器
JP2015154328A (ja) アンテナ装置および無線通信装置
CN117955444A (zh) 具有扩展调谐范围的负载调制射频放大器
CN114301493A (zh) 双重平衡双工器的泄漏和噪声消除

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant