JP2007267256A - 半導体集積回路 - Google Patents
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Abstract
【課題】ソフトエラー発生率が低く、かつ回路特性への影響が小さいラッチ回路を提供する。
【解決手段】駆動力が大きいインバータINV2、INV4及び駆動力が小さいインバータINV1、INV3で構成される2つのラッチ回路を備え、2つのラッチ回路における駆動力が大きいインバータの出力ノードNBを共通にし、駆動力が小さいインバータの出力ノードNA、NCを分離するようにして、一方のラッチ回路に中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードNBの電位変化を抑制し、回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減できるようにする。
【選択図】図2
【解決手段】駆動力が大きいインバータINV2、INV4及び駆動力が小さいインバータINV1、INV3で構成される2つのラッチ回路を備え、2つのラッチ回路における駆動力が大きいインバータの出力ノードNBを共通にし、駆動力が小さいインバータの出力ノードNA、NCを分離するようにして、一方のラッチ回路に中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードNBの電位変化を抑制し、回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減できるようにする。
【選択図】図2
Description
本発明は、半導体集積回路に関し、特に、半導体集積回路におけるラッチ回路に用いて好適なものである。
半導体集積回路におけるロジック回路で一般的に用いられているラッチ回路には、半導体の配線及びパッケージ材料からのα線や宇宙から飛来する中性子線などにより、保持データが反転してしまうソフトエラーという問題がある。今後、半導体集積回路の微細化が進むと、回路における寄生容量が小さくなることでソフトエラーの問題がさらに顕在化してくることが懸念されている。
α線や中性子線などにより保持データが反転してしまうという問題は、SRAMやDRAMなどでも発生するが、それらにおいては、ECC回路(自己エラー修正回路)を搭載して発生したエラーを修正することによりエラー率を低減させることが可能である。しかし、ラッチ回路の場合には、ECC回路を搭載することが難しい。
この問題を解決する方法として、ラッチ回路のノードに容量を付加する方法が提案されている。この方法は、ラッチ回路のノードに容量を付加することで、α線や中性子線などによる収集電荷量が一定量を超えない限り電位が反転しないようにし、ソフトエラー発生率を低減させることが可能になる。
また、他の方法として、複数のラッチ回路を並列に用いることでソフトエラーに対する耐性を向上させる方法が提案されている(特許文献1、2等参照。)。例えば、特許文献1には、3個以上のラッチ回路を並列に用い、それらに保持されているデータの多数決をとることで、1個のラッチ回路にて保持データが反転しても正しいデータを出力可能な半導体集積回路が記載されている。
しかしながら、ラッチ回路のノードに容量を付加する方法は、中性子線による収集電荷が大きいので、中性子線によるソフトエラーを防ぐために必要な容量を付加するには非常に大きな面積を要するという問題がある。また、ラッチ回路のノードに大きな容量を直接付加することにより、動作速度及び消費電力にも大きな悪影響を及ぼす。
また、特許文献1に記載された方法は、3個以上のラッチ回路を用いるために回路面積及び消費電力も3倍以上に増大する。さらには、ラッチ回路の後段にて多数決論理をとるために動作遅延が発生する。
上述のように従来の方法は、回路面積及び消費電力の増大や、動作速度の低下など回路特性に多大な影響があった。
上述のように従来の方法は、回路面積及び消費電力の増大や、動作速度の低下など回路特性に多大な影響があった。
本発明は、このような事情に鑑みてなされたものであり、ソフトエラー発生率が低く、かつ回路特性への影響が小さいラッチ回路を提供することを目的とする。
本発明の半導体集積回路は、駆動力が大きいインバータ及び駆動力が小さいインバータで構成されるラッチ回路を2つ備え、2つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離する。
本発明によれば、一方のラッチ回路における駆動力が小さいインバータにα線や中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードの電位変化を抑制することができる。
本発明によれば、一方のラッチ回路における駆動力が小さいインバータにα線や中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードの電位変化を抑制することができる。
本発明によれば、2つのラッチ回路を用い、ラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離することで、付加容量や多数決論理を用いなくとも、一方のラッチ回路にα線や中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードの電位変化を抑制することができる。これにより、回路面積、消費電力、及び動作速度などの回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減させることができる。
以下、本発明の実施形態を図面に基づいて説明する。
まず、一般的なラッチ回路におけるソフトエラーについて、図1を参照して説明する。
図1(A)は、一般的なラッチ回路の構成を示す図である。
図1(A)は、一般的なラッチ回路の構成を示す図である。
図1(A)において、IA、IBは、ラッチ回路を構成する1組のインバータである。インバータIA、IBの出力ノードを、それぞれNA、NBとする。また、インバータIAの駆動力がインバータIBの駆動力よりも小さい、すなわちインバータIA及びIBの駆動力は、IA<IBであるとする。
インバータIAは、Pチャネル型MOS(metal oxide semiconductor)トランジスタ(以下、「PMOSトランジスタ」とも称す。)T25及びNチャネル型MOSトランジスタ(以下、「NMOSトランジスタ」とも称す。)T26を有する。PMOSトランジスタT25のソースは電源に接続され、NMOSトランジスタT26のソースは基準電位(本実施形態ではグランドとする。)に接続される。PMOSトランジスタT25及びNMOSトランジスタT26のドレインは出力ノードNAに接続される。また、インバータIAの入力ノードに対応するPMOSトランジスタT25及びNMOSトランジスタT26のゲートは出力ノードNBに接続される。
同様に、インバータIBは、PMOSトランジスタT27及びNMOSトランジスタT28を有する。PMOSトランジスタT27のソースは電源に接続され、NMOSトランジスタT28のソースは基準電位(グランド)に接続される。トランジスタT27及びT28のドレインは出力ノードNBに接続される。また、インバータIBの入力ノードに対応するトランジスタT27及びT28のゲートは出力ノードNAに接続される。
また、PMOSトランジスタT21、T22、及びNMOSトランジスタT23、T24によりデータ書込み回路としてのクロックド(clocked)インバータが構成される。外部からの書込みデータDがPMOSトランジスタT21及びNMOSトランジスタT24のゲートに供給される。
PMOSトランジスタT21は、ソースが電源に接続され、ドレインがPMOSトランジスタT22のソースに接続される。PMOSトランジスタT22は、ドレインがNMOSトランジスタT23のドレインに接続され、ゲートには反転したクロック信号/CK(“/”は反転信号であることを示す。)が供給される。NMOSトランジスタT23は、ソースがNMOSトランジスタT24のドレインに接続され、ゲートにはクロック信号CKが供給される。NMOSトランジスタT24は、ソースが基準電位(グランド)に接続される。また、PMOSトランジスタT22及びNMOSトランジスタT23のドレインの相互接続点が、出力ノードNAに接続される。
トランジスタT21〜T24により構成されるクロックドインバータは、クロック信号CK、/CKに基づいてトランジスタT22、T23がオン/オフ制御されることにより、入力された書込みデータに応じた出力を行うか又は出力をハイインピーダンス状態にする。このクロックドインバータは、いわゆるトライステートインバータとしての機能を有する。
ここで、図1(B)に示すように、図1(A)に示したラッチ回路において出力ノードNAが“L”(ロウレベル)、出力ノードNBが“H”(ハイレベル)となるデータを保持していたとき、インバータIAの出力PMOSトランジスタT25のドレイン(図1(A)中のP11)に中性子が入射したとする。このとき、入射した中性子によりプラスの電荷が発生し、出力ノードNAの電位が上昇する。
上述したように、インバータIAの駆動力はインバータIBの駆動力より小さいため、出力ノードNAの電位を戻す前に出力ノードNBの電位が反転してしまう。その結果、ラッチ回路における保持データの論理が反転し、ソフトエラーが発生したこととなる。
一方、図1(C)に示すように、図1(A)に示したラッチ回路において出力ノードNAが“H”、出力ノードNBが“L”となるデータを保持していたとき、インバータIBの出力PMOSトランジスタT27のドレイン(図1(A)中のP12)に中性子が入射すると、出力ノードNBの電位が上昇する。しかし、インバータIBの駆動力はインバータIAの駆動力より大きいため、出力ノードNAの電位が反転する前に出力ノードNBの電位が回復する。したがって、ラッチ回路における保持データの論理は反転しない。
なお、NMOSトランジスタのドレインに中性子が入射した場合には、入射したノードの電位が下がる。図1(A)に示したラッチ回路において出力ノードNAが“H”、出力ノードNBが“L”となるデータを保持していたときに、インバータIAの出力NMOSトランジスタT26のドレインに中性子が入射すると、ラッチ回路における保持データが反転する。一方、図1(A)に示したラッチ回路において出力ノードNAが“L”、出力ノードNBが“H”となるデータを保持していたときに、インバータIBの出力NMOSトランジスタT28のドレインに中性子が入射しても、ラッチ回路における保持データは反転しない。
図2は、本発明の一実施形態による半導体集積回路におけるラッチ回路の構成例を示す図である。
図2において、INV1〜INV5はインバータである。
インバータINV1の出力ノードとインバータINV2の入力ノードが接続されるとともに、インバータINV1の入力ノードとインバータINV2の出力ノードが接続される。つまり、インバータINV1及びINV2によりラッチ回路が構成される。なお、インバータINV1の駆動力はインバータINV2の駆動力よりも小さい、すなわちインバータINV1及びINV2の駆動力は、INV1<INV2である。インバータINV1、INV2の出力ノードを、それぞれNA、NBとする。
インバータINV1の出力ノードとインバータINV2の入力ノードが接続されるとともに、インバータINV1の入力ノードとインバータINV2の出力ノードが接続される。つまり、インバータINV1及びINV2によりラッチ回路が構成される。なお、インバータINV1の駆動力はインバータINV2の駆動力よりも小さい、すなわちインバータINV1及びINV2の駆動力は、INV1<INV2である。インバータINV1、INV2の出力ノードを、それぞれNA、NBとする。
同様に、インバータINV3の出力ノードとインバータINV4の入力ノードが接続されるとともに、インバータINV3の入力ノードとインバータINV4の出力ノードが接続される。つまり、インバータINV3及びINV4によりラッチ回路が構成される。インバータINV3の駆動力はインバータINV4の駆動力よりも小さい、すなわちインバータINV3及びINV4の駆動力は、INV3<INV4である。インバータINV3、INV4の出力ノードを、それぞれNC、NBとする。
それぞれのラッチ回路における駆動力が大きい側のインバータINV2、INV4の出力ノードが接続されて共通とし、駆動力が小さい側のインバータINV1、INV3の出力ノードは接続されることなく分離されている。すなわち、駆動力が大きい側のインバータINV2、INV4の出力ノードNBを2個のラッチ回路で共通とし、駆動力が小さい側のインバータINV2、INV4の出力ノードNA、NCを分離している。
また、ラッチ回路における駆動力が小さい側のインバータINV1の出力ノードNA(分離されている駆動力が小さい側のインバータの出力ノード)に、データ書込み回路としてのインバータINV5の出力ノードが接続される。インバータINV5の入力には、書込みデータDが供給される。
ここで、インバータINV1、INV4、及びINV5は、いわゆるトライステートインバータとしての機能を有する、クロックドインバータが用いられる。インバータINV1、INV4、及びINV5は、クロック信号CK、/CKに基づいてデータに応じた出力を行うか又は出力をハイインピーダンス状態にする。なお、クロックドインバータに変えて通常のインバータを用いても良いが、クロックドインバータを用いることにより消費電力を低減することができる。
特に、インバータINV4には、クロックドインバータを用いることが望ましく、データ書込み回路としてのインバータINV5からのデータ書込み時にインバータINV4の出力をハイインピーダンス状態にすることができ、データ書込みを容易に行うことができる。なお、インバータINV4に通常のインバータを用いる場合には、インバータINV2よりも駆動力が小さいインバータを適用する。
図3は、図2に示した本実施形態におけるラッチ回路の具体的構成を示す回路図である。
インバータINV1は、PMOSトランジスタT1、T2及びNMOSトランジスタT3、T4を有する。PMOSトランジスタT1は、ソースが電源に接続され、ドレインがPMOSトランジスタT2のソースに接続される。PMOSトランジスタT2は、ドレインがNMOSトランジスタT3のドレインに接続され、ゲートにはクロック信号CKが供給される。NMOSトランジスタT3は、ソースがNMOSトランジスタT4のドレインに接続され、ゲートには反転したクロック信号/CKが供給される。NMOSトランジスタT4は、ソースが基準電位(グランド)に接続される。
また、インバータINV1の入力ノードに対応するPMOSトランジスタT1及びNMOSトランジスタT4のゲートが、インバータINV2の出力ノードNBに接続される。PMOSトランジスタT2及びNMOSトランジスタT3のドレインの相互接続点が、出力ノードNAに接続される。
インバータINV2は、PMOSトランジスタT5及びNMOSトランジスタT6を有する。PMOSトランジスタT5は、ソースが電源に接続され、ドレインがNMOSトランジスタT6のドレインに接続される。NMOSトランジスタT6は、ソースが基準電位(グランド)に接続される。インバータINV2の入力ノードに対応するPMOSトランジスタT5及びNMOSトランジスタT6のゲートが、インバータINV1の出力ノードNAに接続され、PMOSトランジスタT5及びNMOSトランジスタT6のドレインの相互接続点が、出力ノードNBに接続される。
インバータINV3は、PMOSトランジスタT7及びNMOSトランジスタT8を有する。PMOSトランジスタT7は、ソースが電源に接続され、ドレインがNMOSトランジスタT8のドレインに接続される。NMOSトランジスタT8は、ソースが基準電位(グランド)に接続される。インバータINV3の入力ノードに対応するPMOSトランジスタT7及びNMOSトランジスタT8のゲートが、インバータINV4の出力ノードNBに接続され、PMOSトランジスタT7及びNMOSトランジスタT8のドレインの相互接続点が、出力ノードNCに接続される。
インバータINV4は、PMOSトランジスタT9、T10及びNMOSトランジスタT11、T12を有する。PMOSトランジスタT9は、ソースが電源に接続され、ドレインがPMOSトランジスタT10のソースに接続される。PMOSトランジスタT10は、ドレインがNMOSトランジスタT11のドレインに接続され、ゲートにはクロック信号CKが供給される。NMOSトランジスタT11は、ソースがNMOSトランジスタT12のドレインに接続され、ゲートには反転したクロック信号/CKが供給される。NMOSトランジスタT12は、ソースが基準電位(グランド)に接続される。
また、インバータINV4の入力ノードに対応するPMOSトランジスタT9及びNMOSトランジスタT12のゲートが、インバータINV3の出力ノードNCに接続される。PMOSトランジスタT10及びNMOSトランジスタT11のドレインの相互接続点が、出力ノードNBに接続される。
データ書込み回路としてのインバータINV5は、PMOSトランジスタT13、T14及びNMOSトランジスタT15、T16を有する。PMOSトランジスタT13は、ソースが電源に接続され、ドレインがPMOSトランジスタT14のソースに接続される。PMOSトランジスタT14は、ドレインがNMOSトランジスタT15のドレインに接続され、ゲートには反転したクロック信号/CKが供給される。NMOSトランジスタT15は、ソースがNMOSトランジスタT16のドレインに接続され、ゲートにはクロック信号CKが供給される。NMOSトランジスタT16は、ソースが基準電位(グランド)に接続される。
また、インバータINV5の入力ノードに対応するPMOSトランジスタT13及びNMOSトランジスタT16のゲートには、外部からの書込みデータDが供給される。PMOSトランジスタT14及びNMOSトランジスタT15のドレインの相互接続点が、インバータINV1の出力ノードNAに接続される。
次に、本実施形態におけるラッチ回路の動作について説明する。
なお、ラッチ回路における駆動力が大きい側のインバータINV2、INV4の出力ノードNBは、上述した一般的なラッチ回路と同様に、中性子が入射してもソフトエラーは発生しにくいので、説明は省略する。
なお、ラッチ回路における駆動力が大きい側のインバータINV2、INV4の出力ノードNBは、上述した一般的なラッチ回路と同様に、中性子が入射してもソフトエラーは発生しにくいので、説明は省略する。
以下では、ラッチ回路における駆動力が小さい側のインバータINV1、INV3の出力ノードNA、NCに中性子等が入射した場合について、図4を参照して説明する。
図4に示すように、本実施形態におけるラッチ回路において出力ノードNA、NCが“L”、出力ノードNBが“H”となるデータを保持していたとき、インバータINV1の出力PMOSトランジスタT2のドレイン(図3中のP1)に中性子が入射したとする。このとき、出力ノードNAの電位は上昇する。
その結果、インバータINV2により出力ノードNBの電位は下降するが、出力ノードNBを共通としている並列したラッチ回路、すなわちインバータINV3及びINV4により構成されるラッチ回路により出力ノードNBの電位変化が抑制される。これにより、出力ノードNBの電位は下がり切らずに中間電位付近で時間を稼ぐ。その間に出力ノードNAの電位が回復することが可能となり、従来と比較してラッチ回路における保持データが反転することを抑制することができる。
なお、インバータINV3の出力PMOSトランジスタT7のドレインに中性子が入射した場合にも、同様に出力ノードNBを共通とする並列したラッチ回路(インバータINV1及びINV2により構成されるラッチ回路)により出力ノードNBの電位変化が抑制され、ラッチ回路における保持データが反転することを抑制することができる。
以上、本実施形態によれば、ラッチ回路における駆動力が大きい側のインバータINV2、INV4の出力ノードNBを共通にし、駆動力が小さい側のインバータINV1、INV3の出力ノードNA、NCを分離することで、ラッチ回路に中性子等が入射した場合に共通の出力ノードNBの電位変化を抑制することができる。特に、本実施形態では、ラッチ回路における駆動力が小さい側のインバータINV1、INV3の出力ノードNA、NCに中性子等が入射した場合でも、出力ノードNBを共通とする並列した他方のラッチ回路により出力ノードNBの電位変化を抑制することができる。
これにより、付加容量や多数決論理を用いず、かつデータ遅延もわずかでありながら、ソフトエラーを発生しにくくすることができ、回路面積、消費電力、及び動作速度などの回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減させることができる。
なお、上述した実施形態においては、データ書込み回路をラッチ回路における分離された駆動力が小さい側のインバータの出力ノードに接続するようにしているが、図5に示すように、ラッチ回路における駆動力が大きい側のインバータの共通出力ノードNBに接続するようにしても良い。
図5は、本実施形態におけるラッチ回路の他の構成例を示す図である。この図5において、図2に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。インバータINV6は、データ書込み回路としてのインバータであり、出力がインバータINV2、INV4の共通出力ノードNBに接続され、入力には外部から書込みデータDが供給される。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
本発明の諸態様を付記として以下に示す。
(付記1)駆動力が異なる2つのインバータを有し、駆動力が大きいインバータの出力ノードと駆動力が小さいインバータの入力ノードが接続され、かつ上記駆動力が大きいインバータの入力ノードと上記駆動力が小さいインバータの出力ノードが接続されたラッチ回路を2つ備え、
上記2つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離していることを特徴とする半導体集積回路。
(付記2)上記2つのラッチ回路における分離されている駆動力が小さいインバータの出力ノードの何れか一方に接続されたデータ書込み回路を備えることを特徴とする付記1記載の半導体集積回路。
(付記3)上記データ書込み回路が接続されていないラッチ回路は、共通の上記出力ノードに対する出力をハイインピーダンス状態にすることが可能であることを特徴とする付記2記載の半導体集積回路。
(付記4)上記データ書込み回路が接続されていないラッチ回路の駆動力が大きいインバータが、トライステートインバータであることを特徴とする付記2記載の半導体集積回路。
(付記5)上記2つのラッチ回路における駆動力が大きいインバータの共通の出力ノードに接続されたデータ書込み回路を備えることを特徴とする付記1記載の半導体集積回路。
(付記6)第1のインバータと、
上記第1のインバータより駆動力が小さく、上記第1のインバータの出力ノードが入力ノードに接続されるとともに上記第1のインバータの入力ノードが出力ノードに接続された第2のインバータと、
第3のインバータと、
上記第3のインバータより駆動力が小さく、上記第3のインバータの出力ノードが入力ノードに接続されるとともに上記第3のインバータの入力ノードが出力ノードに接続された第4のインバータとを備え、
上記第1のインバータの出力ノードと上記第3の出力ノードを接続し、上記第2のインバータと上記第4のインバータの出力ノードを分離していることを特徴とする半導体集積回路。
(付記7)上記第1のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第3のインバータが、トライステートインバータであることを特徴とする付記6記載の半導体集積回路。
(付記8)上記第1のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第3のインバータの駆動力が、上記第1のインバータの駆動力より小さいことを特徴とする付記6記載の半導体集積回路。
(付記9)上記インバータを構成するトランジスタのゲート幅、ゲート長、及びゲート酸化膜圧の少なくとも1つを異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記1〜8の何れか1項に記載の半導体集積回路。
(付記10)上記インバータを構成するトランジスタへの不純物濃度を異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記1〜8の何れか1項に記載の半導体集積回路。
上記2つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離していることを特徴とする半導体集積回路。
(付記2)上記2つのラッチ回路における分離されている駆動力が小さいインバータの出力ノードの何れか一方に接続されたデータ書込み回路を備えることを特徴とする付記1記載の半導体集積回路。
(付記3)上記データ書込み回路が接続されていないラッチ回路は、共通の上記出力ノードに対する出力をハイインピーダンス状態にすることが可能であることを特徴とする付記2記載の半導体集積回路。
(付記4)上記データ書込み回路が接続されていないラッチ回路の駆動力が大きいインバータが、トライステートインバータであることを特徴とする付記2記載の半導体集積回路。
(付記5)上記2つのラッチ回路における駆動力が大きいインバータの共通の出力ノードに接続されたデータ書込み回路を備えることを特徴とする付記1記載の半導体集積回路。
(付記6)第1のインバータと、
上記第1のインバータより駆動力が小さく、上記第1のインバータの出力ノードが入力ノードに接続されるとともに上記第1のインバータの入力ノードが出力ノードに接続された第2のインバータと、
第3のインバータと、
上記第3のインバータより駆動力が小さく、上記第3のインバータの出力ノードが入力ノードに接続されるとともに上記第3のインバータの入力ノードが出力ノードに接続された第4のインバータとを備え、
上記第1のインバータの出力ノードと上記第3の出力ノードを接続し、上記第2のインバータと上記第4のインバータの出力ノードを分離していることを特徴とする半導体集積回路。
(付記7)上記第1のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第3のインバータが、トライステートインバータであることを特徴とする付記6記載の半導体集積回路。
(付記8)上記第1のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第3のインバータの駆動力が、上記第1のインバータの駆動力より小さいことを特徴とする付記6記載の半導体集積回路。
(付記9)上記インバータを構成するトランジスタのゲート幅、ゲート長、及びゲート酸化膜圧の少なくとも1つを異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記1〜8の何れか1項に記載の半導体集積回路。
(付記10)上記インバータを構成するトランジスタへの不純物濃度を異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記1〜8の何れか1項に記載の半導体集積回路。
INV1〜INV4 インバータ
INV5、INV6 インバータ(データ書込み回路)
NA、NB、NC 出力ノード
INV5、INV6 インバータ(データ書込み回路)
NA、NB、NC 出力ノード
Claims (5)
- 駆動力が異なる2つのインバータを有し、駆動力が大きいインバータの出力ノードと駆動力が小さいインバータの入力ノードが接続され、かつ上記駆動力が大きいインバータの入力ノードと上記駆動力が小さいインバータの出力ノードが接続されたラッチ回路を2つ備え、
上記2つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離していることを特徴とする半導体集積回路。 - 上記2つのラッチ回路における分離されている駆動力が小さいインバータの出力ノードの何れか一方に接続されたデータ書込み回路を備えることを特徴とする請求項1記載の半導体集積回路。
- 上記データ書込み回路が接続されていないラッチ回路は、共通の上記出力ノードに対する出力をハイインピーダンス状態にすることが可能であることを特徴とする請求項2記載の半導体集積回路。
- 上記2つのラッチ回路における駆動力が大きいインバータの共通の出力ノードに接続されたデータ書込み回路を備えることを特徴とする請求項1記載の半導体集積回路。
- 第1のインバータと、
上記第1のインバータより駆動力が小さく、上記第1のインバータの出力ノードが入力ノードに接続されるとともに上記第1のインバータの入力ノードが出力ノードに接続された第2のインバータと、
第3のインバータと、
上記第3のインバータより駆動力が小さく、上記第3のインバータの出力ノードが入力ノードに接続されるとともに上記第3のインバータの入力ノードが出力ノードに接続された第4のインバータとを備え、
上記第1のインバータの出力ノードと上記第3の出力ノードを接続し、上記第2のインバータと上記第4のインバータの出力ノードを分離していることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006092107A JP2007267256A (ja) | 2006-03-29 | 2006-03-29 | 半導体集積回路 |
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WO2015037086A1 (ja) * | 2013-09-11 | 2015-03-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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2006
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WO2015037086A1 (ja) * | 2013-09-11 | 2015-03-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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