JP2007258990A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit which reduces the ringing in output signals without sacrificing the operation speed. <P>SOLUTION: An n-channel transistor 41 is provided between a high and low potential power lines 111, 112 as a switch. A high-pass filter 42 is composed of a capacitor 42A and a resistor 42B and, if the voltage between the high and low potential power lines 111, 112 begins oscillating, passes its high frequency components to turn on the n-channel transistor 41, thereby reducing the ringing. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体集積回路に係り、特にＤ級増幅器等、負荷をパルス駆動する回路に好適な半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit suitable for a circuit that drives a load pulse, such as a class D amplifier.

周知の通り、Ｄ級増幅器は、負荷駆動用の出力トランジスタをＯＮ／ＯＦＦさせ、負荷に対して断続的に通電を行う。ここで、負荷の断続的な通電の際、Ｄ級増幅器の電源線や接地線に介在する寄生インダクタンスに流れる電流が急激に変化するため、これらの寄生インダクタンスにノイズが発生し、これがリンギングとなってＤ級増幅器の出力信号中に現れる。このようなリンギングは、Ｄ級増幅器の再生品質を低下させる一因となり、また、負荷やＤ級増幅器にダメージを与える一因ともなるので、低く抑えることが望まれる。特許文献１は、出力トランジスタの出力信号波形の時間勾配を緩やかにする技術を提案している。この種の技術をＤ級増幅器に適用すれば、出力信号波形の時間勾配が緩やかになることにより出力トランジスタに流れる電流の急激な変化がなくなり、リンギングを低減することができる。
特許第３１５２２０４号 As is well known, the class D amplifier turns on / off a load driving output transistor and intermittently energizes the load. Here, when the load is intermittently energized, the current flowing through the parasitic inductance intervening in the power line and the grounding line of the class D amplifier changes abruptly. Appear in the output signal of the class D amplifier. Such ringing contributes to lowering the reproduction quality of the class D amplifier, and also causes damage to the load and the class D amplifier. Japanese Patent Application Laid-Open No. 2004-228561 proposes a technique for reducing the time gradient of the output signal waveform of the output transistor. When this type of technology is applied to a class D amplifier, the time gradient of the output signal waveform becomes gentle, so that there is no sudden change in the current flowing through the output transistor, and ringing can be reduced.
Japanese Patent No. 3152204

しかしながら、特許文献１に開示された技術は、出力信号波形の時間勾配を緩やかにするものであるため、これを適用すると、Ｄ級増幅器の動作速度が犠牲になるという問題があった。なお、この問題は、Ｄ級増幅器に限らず、負荷を高速駆動する必要があり、かつ、出力信号におけるリンギングを低減することが求められる半導体集積回路に共通の問題である。   However, since the technique disclosed in Patent Document 1 makes the time gradient of the output signal waveform gentle, there is a problem that the operation speed of the class D amplifier is sacrificed when this technique is applied. This problem is not limited to class D amplifiers, and is a problem common to semiconductor integrated circuits that require a load to be driven at a high speed and are required to reduce ringing in an output signal.

この発明は、以上説明した事情に鑑みてなされたものであり、動作速度を犠牲にすることなく、出力信号中のリンギングを低減することができる半導体集積回路を提供することを目的とする。   The present invention has been made in view of the circumstances described above, and an object thereof is to provide a semiconductor integrated circuit capable of reducing ringing in an output signal without sacrificing the operation speed.

この発明は、高電位電源線および低電位電源線間に設けられたスイッチと、前記高電位電源線および低電位電源線間に発生する電圧の高域成分を通過させ、前記スイッチをＯＮ状態にする信号として出力する高域通過フィルタとを具備することを特徴とする半導体集積回路を提供する。
かかる発明によれば、スイッチング動作により高電位電源線および低電位電源線間の電圧が振動しようとすると、この電圧の高域成分が高域通過フィルタを通過してスイッチに与えられ、スイッチがＯＮになる。このため、高電位電源線および低電位電源線間の電圧の振動成分がスイッチを介して逃げ、リンギングが低減される。 The present invention allows a switch provided between a high-potential power line and a low-potential power line to pass a high-frequency component of a voltage generated between the high-potential power line and the low-potential power line, and turns the switch on. There is provided a semiconductor integrated circuit comprising a high-pass filter that outputs as a signal to be transmitted.
According to this invention, when the voltage between the high-potential power line and the low-potential power line is oscillated by the switching operation, the high-frequency component of this voltage passes through the high-pass filter and is applied to the switch, and the switch is turned on become. For this reason, the oscillation component of the voltage between the high potential power supply line and the low potential power supply line escapes through the switch, and ringing is reduced.

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明に係る半導体集積回路の一実施形態であるＤ級増幅器１００の構成を示す回路図である。このＤ級増幅器１００は、高電位電源端子１０１と、低電位電源端子１０２と、入力端子１０３と、出力端子１０４Ａおよび１０４Ｂを有している。ここで、高電位電源端子１０１は、電源ＶＤＤの正極に接続され、低電位電源端子１０２は電源ＶＤＤの負極に接続され、かつ、接地されている。なお、図示の例では、単一の電源が使用されているため、低電位電源端子１０２が接地されているが、正の電源電圧を発生する電源と負の電源電圧を発生する電源を用いた構成とする場合には、高電位電源端子１０１を前者の電源の出力端子に接続し、低電位電源端子１０２を後者の電源の出力端子に接続すればよい。入力端子１０３には、図示しない音源からオーディオ信号が入力される。出力端子１０４Ａおよび１０４Ｂには、ローパスフィルタおよびスピーカ等の負荷２００が接続されている。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a class D amplifier 100 which is an embodiment of a semiconductor integrated circuit according to the present invention. The class D amplifier 100 has a high potential power supply terminal 101, a low potential power supply terminal 102, an input terminal 103, and output terminals 104A and 104B. Here, the high potential power supply terminal 101 is connected to the positive electrode of the power supply VDD, and the low potential power supply terminal 102 is connected to the negative electrode of the power supply VDD, and is grounded. In the illustrated example, since a single power supply is used, the low potential power supply terminal 102 is grounded. However, a power supply that generates a positive power supply voltage and a power supply that generates a negative power supply voltage are used. In the case of the configuration, the high potential power supply terminal 101 may be connected to the output terminal of the former power supply, and the low potential power supply terminal 102 may be connected to the output terminal of the latter power supply. An audio signal is input to the input terminal 103 from a sound source (not shown). A load 200 such as a low-pass filter and a speaker is connected to the output terminals 104A and 104B.

Ｄ級増幅器１００は、図示の各回路を半導体基板上に形成し、パッケージに封止してなるものである。ここで、半導体基板には、高電位電源端子１０１に接続された高電位電源線１１１および低電位電源端子１０２に接続された低電位電源線１１２が形成されている。Ｄ級増幅器１００を構成する各回路には、電源ＶＤＤから高電位電源端子１０１および高電位電源線１１１を介して電源電流が供給され、各回路を通過した電源電流は低電位電源線１１２および低電位電源端子１０２を介して電源ＶＤＤの負極に至る。   The class D amplifier 100 is formed by forming each circuit shown on a semiconductor substrate and sealing it in a package. Here, a high potential power supply line 111 connected to the high potential power supply terminal 101 and a low potential power supply line 112 connected to the low potential power supply terminal 102 are formed on the semiconductor substrate. Each circuit constituting the class D amplifier 100 is supplied with a power supply current from the power supply VDD via the high potential power supply terminal 101 and the high potential power supply line 111, and the power supply current passing through each circuit is the low potential power supply line 112 and the low potential power supply line 112. It reaches the negative electrode of the power supply VDD via the potential power supply terminal 102.

Ｄ級増幅器１００において、ＰＷＭ変調器１は、入力端子１０３を介して与えられる入力信号のレベルに応じてパルス幅変調されたパルスを出力する回路である。プリドライバ２は、このパルスに応じて、出力バッファ回路３を駆動する回路である。図示の例において、出力バッファ回路３は、いわゆるブリッジ構成の回路であり、高電位電源線１１１および低電位電源線１１２間に介挿されたＰチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）３１ＰおよびＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）３１Ｎからなるトランジスタペアと、同じく高電位電源線１１１および低電位電源線１１２間に介挿されたＰチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３２Ｎからなるトランジスタペアとにより構成されている。ここで、Ｐチャネルトランジスタ３１ＰおよびＮチャネルトランジスタ３１Ｎの各ドレインは出力端子１０４Ａに接続され、Ｐチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３２Ｎの各ドレインは出力端子１０４Ｂに接続されている。プリドライバ２は、ＰＷＭ変調器１から供給されるパルスのパルス幅に応じた期間、負荷２００に対する通電が行われるように、各トランジスタ３１Ｐ、３１Ｎ、３２Ｐ、３２ＮのゲートにパルスＧＰ１、ＧＮ１、ＧＰ２、ＧＮ２を各々供給する。また、プリドライバ２は、いわゆる貫通電流を防止するため、負荷２００を介さずに直接接続された２個のＰチャネルトランジスタとＮチャネルトランジスタ（すなわち、トランジスタ３１Ｐおよび３１Ｎの組とトランジスタ３２Ｐおよび３２Ｎの組）が同時にＯＮ状態とならないように各トランジスタのゲートに供給するパルスのタイミング調整を行う回路を含んでいる。   In the class D amplifier 100, the PWM modulator 1 is a circuit that outputs a pulse that has been subjected to pulse width modulation in accordance with the level of an input signal applied via the input terminal 103. The pre-driver 2 is a circuit that drives the output buffer circuit 3 in response to this pulse. In the illustrated example, the output buffer circuit 3 is a circuit having a so-called bridge configuration, and is a P-channel field effect transistor (hereinafter simply referred to as a P-channel transistor) interposed between the high-potential power line 111 and the low-potential power line 112. A transistor pair composed of 31P and an N-channel field effect transistor (hereinafter simply referred to as an N-channel transistor) 31N, and a P-channel transistor 32P and an N-channel transistor 32N that are also interposed between the high-potential power line 111 and the low-potential power line 112 It is comprised by the transistor pair which consists of. Here, the drains of the P-channel transistor 31P and the N-channel transistor 31N are connected to the output terminal 104A, and the drains of the P-channel transistor 32P and the N-channel transistor 32N are connected to the output terminal 104B. The pre-driver 2 applies pulses GP1, GN1, GP2 to the gates of the transistors 31P, 31N, 32P, 32N so that the load 200 is energized for a period corresponding to the pulse width of the pulses supplied from the PWM modulator 1. , GN2 are supplied respectively. Further, the pre-driver 2 prevents the so-called through current from flowing, so that two P-channel transistors and an N-channel transistor (that is, a set of transistors 31P and 31N and a pair of transistors 32P and 32N directly connected without the load 200). It includes a circuit that adjusts the timing of the pulses supplied to the gates of the transistors so that the set) does not turn on at the same time.

図２は、以上説明したＰＷＭ変調器１から負荷２００に至るまでの各部の動作を示す波形図である。この図２に示すように、Ｄ級増幅器１００では、Ｐチャネルトランジスタ３１ＰおよびＮチャネルトランジスタ３２Ｎの組とＰチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１Ｎの組とが交互にＯＮとなるように、各トランジスタのゲートに対するパルスＧＰ１、ＧＮ１、ＧＰ２、ＧＮ２が発生される。また、各トランジスタのＯＮ／ＯＦＦ切り換えの際には、貫通電流を防止するため、Ｐチャネルトランジスタ３１ＰおよびＮチャネルトランジスタ３２Ｎの組がＯＮからＯＦＦになってからＰチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１Ｎの組がＯＦＦからＯＮになり、Ｐチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１Ｎの組がＯＮからＯＦＦになってからＰチャネルトランジスタ３１ＰおよびＮチャネルトランジスタ３２Ｎの組がＯＦＦからＯＮになるように、各パルスＧＰ１、ＧＮ１、ＧＰ２、ＧＮ２が図示のようにタイミング調整された状態でプリドライバ２から出力される。   FIG. 2 is a waveform diagram showing the operation of each part from the PWM modulator 1 described above to the load 200. As shown in FIG. 2, in the class D amplifier 100, the pair of P-channel transistor 31P and N-channel transistor 32N and the pair of P-channel transistor 32P and N-channel transistor 31N are turned ON alternately. Pulses GP1, GN1, GP2, GN2 for the gate are generated. Further, when each transistor is switched on / off, in order to prevent a through current, the pair of the P channel transistor 31P and the N channel transistor 32N is turned from ON to OFF, and then the P channel transistor 32P and the N channel transistor 31N are turned on. Each pulse GP1 is set so that the set is changed from OFF to ON, and the set of P channel transistor 31P and N channel transistor 31N is changed from OFF to ON after the set of P channel transistor 32P and N channel transistor 31N is changed from ON to OFF. , GN1, GP2, and GN2 are output from the pre-driver 2 with the timing adjusted as shown.

リンギング低減回路４は、本実施形態に特有の回路である。このリンギング低減回路４は、Ｎチャネルトランジスタ４１と、高域通過フィルタ４２とにより構成されている。Ｎチャネルトランジスタ４１は、ドレインが高電位電源線１１１に、ソースが低電位電源線１１２に接続されている。このＮチャネルトランジスタ４１は、高電位電源線１１１および低電位電源線１１２間の電圧が振動しようとする場合に、その振動成分を逃がしてリンギングを低減するためのスイッチとして設けられたものである。通常、半導体集積回路には、静電破壊保護装置として、サイズの大きなトランジスタが高電位電源線および低電位電源線間に介挿されている。Ｎチャネルトランジスタ４１は、この静電破壊保護装置としてのトランジスタを兼ねるものであってもよい。高域通過フィルタ４２は、キャパシタ４２Ａおよび抵抗４２Ｂを高電位電源線１１１および低電位電源線１１２間に直列に介挿してなるものであり、抵抗４２Ｂの両端の電圧をゲート−ソース間電圧としてＮチャネルトランジスタ４１に供給する。この高域通過フィルタ４２は、高電位電源線１１１および低電位電源線１１２間の電圧にある周波数以上の高域成分が発生した場合に、この高域成分を通過させてＮチャネルトランジスタ４１に与え、Ｎチャネルトランジスタ４１をＯＮ状態にするものである。キャパシタ４２Ａの容量値および抵抗４２Ｂの抵抗値は、低減すべきリンギングの周波数に応じて適切な値を選定すればよい。一例として、キャパシタ４２Ａの容量値は５ｐＦ、抵抗４２Ｂの抵抗値は５０ｋΩである。   The ringing reduction circuit 4 is a circuit unique to this embodiment. The ringing reduction circuit 4 includes an N-channel transistor 41 and a high-pass filter 42. The N-channel transistor 41 has a drain connected to the high potential power line 111 and a source connected to the low potential power line 112. The N-channel transistor 41 is provided as a switch for releasing the vibration component and reducing ringing when the voltage between the high potential power supply line 111 and the low potential power supply line 112 is about to vibrate. Usually, in a semiconductor integrated circuit, a large-sized transistor is interposed between a high potential power line and a low potential power line as an electrostatic breakdown protection device. The N-channel transistor 41 may also serve as a transistor as the electrostatic breakdown protection device. The high-pass filter 42 is formed by inserting a capacitor 42A and a resistor 42B in series between the high-potential power supply line 111 and the low-potential power supply line 112. The voltage across the resistor 42B is N Supply to the channel transistor 41. The high-pass filter 42 passes the high-frequency component and gives it to the N-channel transistor 41 when a high-frequency component having a frequency equal to or higher than a certain frequency is generated in the voltage between the high-potential power supply line 111 and the low-potential power supply line 112. The N channel transistor 41 is turned on. As the capacitance value of the capacitor 42A and the resistance value of the resistor 42B, appropriate values may be selected according to the ringing frequency to be reduced. As an example, the capacitance value of the capacitor 42A is 5 pF, and the resistance value of the resistor 42B is 50 kΩ.

次に図２および図３（ａ）〜（ｃ）を参照し、本実施形態の動作を説明する。まず、図２に示す時刻ｔ１では、図３（ａ）に示すように、Ｐチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１ＮがＯＮ、Ｐチャネルトランジスタ３１ＰおよびＮチャネルトランジスタ３２ＮがＯＦＦとなっている。このため、電源ＶＤＤからの電源電流ｉは、Ｐチャネルトランジスタ３２Ｐ、負荷２００およびＮチャネルトランジスタ３１Ｎを直列に介して流れる。ここで、電源電流ｉの経路には、電源ＶＤＤの正極からＰチャネルトランジスタ３２Ｐのソースに至るまでの経路に介在する寄生インダクタンス１２１およびＮチャネルトランジスタ３１Ｎのソースから電源ＶＤＤの負極（＝グランド）に至るまでの経路に介在する寄生インダクタンス１２２が含まれている。   Next, the operation of the present embodiment will be described with reference to FIGS. 2 and 3A to 3C. First, at time t1 shown in FIG. 2, as shown in FIG. 3A, the P-channel transistor 32P and the N-channel transistor 31N are ON, and the P-channel transistor 31P and the N-channel transistor 32N are OFF. Therefore, power supply current i from power supply VDD flows through P channel transistor 32P, load 200 and N channel transistor 31N in series. Here, in the path of the power supply current i, the parasitic inductance 121 interposed in the path from the positive electrode of the power supply VDD to the source of the P channel transistor 32P and the source of the N channel transistor 31N to the negative electrode (= ground) of the power supply VDD. A parasitic inductance 122 interposed in the path to the end is included.

次に図２に示す時刻ｔ２になると、Ｐチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１ＮがＯＮからＯＦＦになる。ここで、理想的にはＰチャネルトランジスタ３２ＰおよびＮチャネルトランジスタ３１Ｎは同時にＯＦＦとなるが、一般的には両トランジスタがＯＦＦとなるタイミングにずれが生じる。そして、図３（ｂ）に例示するように、Ｐチャネルトランジスタ３２ＰがＯＮの状態においてＮチャネルトランジスタ３１ＮがＯＦＦになると、寄生インダクタンス１２１を経由した電源電流ｉの経路および寄生インダクタンス１２２を経由した電源電流ｉの経路が断たれるので、寄生インダクタンス１２１および１２２の両端に振動性の電圧が誘発される。また、負荷２００が誘導性負荷である場合には、それまでに負荷２００に流れていた電源電流ｉを持続させようとする電圧が負荷２００に誘発されるため、図示のように負荷２００、Ｐチャネルトランジスタ３１Ｐと半導体基板との間に介在する寄生ダイオード３１Ｄ、Ｐチャネルトランジスタ３２Ｐからなるループを振動性の電流が流れる。このため、何ら策を講じないとすると、高電位電源線１１１および低電位電源線１１２間の電圧に大きな振動が生じ、負荷２００に対する出力信号にこの振動に起因したリンギングが現れる。   Next, at time t2 shown in FIG. 2, the P-channel transistor 32P and the N-channel transistor 31N are turned from ON to OFF. Here, ideally, the P-channel transistor 32P and the N-channel transistor 31N are simultaneously turned OFF, but generally there is a difference in timing when both transistors are turned OFF. Then, as illustrated in FIG. 3B, when the N-channel transistor 31N is turned off while the P-channel transistor 32P is ON, the power source current i path via the parasitic inductance 121 and the power source via the parasitic inductance 122 are illustrated. Since the path of the current i is cut off, an oscillating voltage is induced across the parasitic inductances 121 and 122. In addition, when the load 200 is an inductive load, a voltage to sustain the power supply current i that has been flowing through the load 200 is induced in the load 200. Therefore, as illustrated, the load 200, P An oscillating current flows through a loop composed of a parasitic diode 31D and a P-channel transistor 32P interposed between the channel transistor 31P and the semiconductor substrate. Therefore, if no measures are taken, a large vibration occurs in the voltage between the high potential power supply line 111 and the low potential power supply line 112, and ringing due to this vibration appears in the output signal to the load 200.

しかしながら、本実施形態においては、高電位電源線１１１および低電位電源線１１２間の電圧に振動成分が生じ始めると、この振動成分が高域通過フィルタ４２を介してＮチャネルトランジスタ４１のゲートに与えられ、Ｎチャネルトランジスタ４１がＯＮとなる。このため、高電位電源線１１１および低電位電源線１１２間に発生する振動成分に応じた電流がこのＮチャネルトランジスタ４１に流れ、振動成分は大きくなる前に減衰する。従って、負荷２００に対する出力信号中のリンギングは低減されることとなる。なお、Ｄ級増幅器１００では、図３（ａ）に示す状態から図３（ｂ）に示す状態へのスイッチング動作以外にも、各種のスイッチング動作が行われる。しかし、それらの場合にも、寄生インダクタンスや負荷に流れる電流の経路が断たれ、高電位電源線１１１および低電位電源線１１２間の電圧が振動しようとするときには、その電圧の高域成分がＮチャネルトランジスタ４１をＯＮさせるため、リンギングが低減されることとなる。   However, in this embodiment, when a vibration component starts to occur in the voltage between the high potential power supply line 111 and the low potential power supply line 112, this vibration component is applied to the gate of the N-channel transistor 41 via the high pass filter 42. The N-channel transistor 41 is turned on. For this reason, a current corresponding to the vibration component generated between the high potential power supply line 111 and the low potential power supply line 112 flows to the N-channel transistor 41, and the vibration component is attenuated before becoming large. Therefore, ringing in the output signal for the load 200 is reduced. The class D amplifier 100 performs various switching operations in addition to the switching operation from the state shown in FIG. 3A to the state shown in FIG. However, also in these cases, when the path of the parasitic inductance or the current flowing through the load is cut off and the voltage between the high potential power supply line 111 and the low potential power supply line 112 tends to oscillate, the high frequency component of the voltage is N Since the channel transistor 41 is turned on, ringing is reduced.

以上説明したように、本実施形態によれば、Ｄ級増幅器１００の動作速度を犠牲にすることなく、リンギングを低減することができる。なお、以上はあくまでも一例であり、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態では、いわゆるＰチャネルおよびＮチャネルのトランジスタペアを２対用いたブリッジ構成の出力バッファ回路３を有するＤ級増幅器に本発明を適用したが、出力バッファ回路は、図４に示すようなＰチャネルトランジスタ３５およびＮチャネルトランジスタ３６からなる周知の構成のものでもよい。
（２）リンギング低減のためのスイッチとしてＰチャネルトランジスタを用いてもよい。図５は、その例を示すものである。この例において、Ｐチャネルトランジスタ４３は、ソースが高電位電源線１１１に、ドレインが低電位電源線１１２に接続されている。高域通過フィルタ４４は、抵抗４４Ａおよびキャパシタ４４Ｂを高電位電源線１１１および低電位電源線１１２間に直列に介挿してなるものであり、抵抗４４Ａの両端の電圧をゲート−ソース間電圧としてＰチャネルトランジスタ４３に供給する。この態様においても、上記実施形態と同様な効果が得られる。 As described above, according to the present embodiment, ringing can be reduced without sacrificing the operation speed of the class D amplifier 100. The above is merely an example, and various other embodiments are conceivable for the present invention. For example:
(1) In the above embodiment, the present invention is applied to a class D amplifier having a bridge-structured output buffer circuit 3 using two so-called P-channel and N-channel transistor pairs. The output buffer circuit is shown in FIG. A well-known configuration including a P-channel transistor 35 and an N-channel transistor 36 as shown may be used.
(2) A P-channel transistor may be used as a switch for reducing ringing. FIG. 5 shows an example. In this example, the P channel transistor 43 has a source connected to the high potential power supply line 111 and a drain connected to the low potential power supply line 112. The high-pass filter 44 is formed by interposing a resistor 44A and a capacitor 44B in series between the high-potential power line 111 and the low-potential power line 112, and the voltage across the resistor 44A is P Supply to the channel transistor 43. Also in this aspect, the same effect as the above embodiment can be obtained.

この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。It is a circuit diagram which shows the structure of the class D amplifier which is one Embodiment of this invention. 同実施形態における各部の波形を示す波形図である。It is a wave form diagram which shows the waveform of each part in the embodiment. 同実施形態の動作を示す図である。It is a figure which shows the operation | movement of the embodiment. 出力バッファ回路の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of an output buffer circuit. リンギング低減回路の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of a ringing reduction circuit.

符号の説明Explanation of symbols

１００……Ｄ級増幅器、１１１……高電位電源線、１１２……低電位電源線、４……リンギング低減回路、４１……Ｎチャネルトランジスタ、４２，４４……高域通過フィルタ、４３……Ｐチャネルトランジスタ。 100... Class D amplifier 111. High-potential power line 112. Low-potential power line 4. Ringing reduction circuit 41. N-channel transistor 42 and 44. P-channel transistor.

Claims (3)

高電位電源線および低電位電源線間に設けられたスイッチと、
前記高電位電源線および低電位電源線間に発生する電圧の高域成分を通過させ、前記スイッチをＯＮ状態にする信号として出力する高域通過フィルタと
を具備することを特徴とする半導体集積回路。 A switch provided between the high potential power line and the low potential power line;
A high-pass filter that passes a high-frequency component of a voltage generated between the high-potential power line and the low-potential power line and outputs the signal as a signal for turning on the switch. . 前記スイッチは、ドレインが前記高電位電源線または低電位電源線の一方に接続され、ソースが前記高電位電源線または低電位電源線の他方に接続され、前記高域通過フィルタの出力信号がゲートに与えられる電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積回路。   The switch has a drain connected to one of the high-potential power line or the low-potential power line, a source connected to the other of the high-potential power line or the low-potential power line, and an output signal of the high-pass filter as a gate The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is a field effect transistor applied to the circuit. 前記電界効果トランジスタは、静電破壊保護装置を兼ねることを特徴とする請求項１に記載の半導体集積回路。   The semiconductor integrated circuit according to claim 1, wherein the field effect transistor also serves as an electrostatic breakdown protection device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257205A (en) * 2011-05-16 2012-12-27 Nippon Soken Inc Ringing suppression circuit

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101572483B1 (en) * 2008-12-31 2015-11-27 주식회사 동부하이텍 transmitter
JP5539916B2 (en) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 Semiconductor device
US8947163B2 (en) * 2012-05-02 2015-02-03 Qualcomm Incorporated Split capacitors scheme for suppressing overshoot voltage glitches in class D amplifier output stage

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821791B2 (en) * 1978-04-18 1983-05-04 松下電器産業株式会社 induction heating device
JPH01216768A (en) * 1988-02-25 1989-08-30 Showa Denko Kk Method and device for polishing semiconductor substrate
JPH0516153B2 (en) * 1985-12-20 1993-03-03 Matsushita Electric Ind Co Ltd
JPH09230951A (en) * 1996-02-22 1997-09-05 Sony Corp Switching power circuit
JP2001309656A (en) * 2000-04-24 2001-11-02 Canon Inc Ringing choke converter and overload detection method
JP2002223132A (en) * 2001-01-29 2002-08-09 Niigata Seimitsu Kk Sound reproducing device and method
JP2004180294A (en) * 2002-11-15 2004-06-24 Matsushita Electric Ind Co Ltd Power amplifier
JP2005295753A (en) * 2004-04-05 2005-10-20 Fuji Electric Device Technology Co Ltd Terminal protection circuit and synchronous rectification type switching power supply

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152204B2 (en) * 1998-06-02 2001-04-03 日本電気株式会社 Slew rate output circuit
JP2000216673A (en) * 1999-01-26 2000-08-04 Toshiba Corp Electrostatic destruction protection circuit and cmos circuit with electrostatic destruction protection circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821791B2 (en) * 1978-04-18 1983-05-04 松下電器産業株式会社 induction heating device
JPH0516153B2 (en) * 1985-12-20 1993-03-03 Matsushita Electric Ind Co Ltd
JPH01216768A (en) * 1988-02-25 1989-08-30 Showa Denko Kk Method and device for polishing semiconductor substrate
JPH09230951A (en) * 1996-02-22 1997-09-05 Sony Corp Switching power circuit
JP2001309656A (en) * 2000-04-24 2001-11-02 Canon Inc Ringing choke converter and overload detection method
JP2002223132A (en) * 2001-01-29 2002-08-09 Niigata Seimitsu Kk Sound reproducing device and method
JP2004180294A (en) * 2002-11-15 2004-06-24 Matsushita Electric Ind Co Ltd Power amplifier
JP2005295753A (en) * 2004-04-05 2005-10-20 Fuji Electric Device Technology Co Ltd Terminal protection circuit and synchronous rectification type switching power supply

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257205A (en) * 2011-05-16 2012-12-27 Nippon Soken Inc Ringing suppression circuit

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