JP6510920B2 - Driver circuit and digital amplifier provided with the same - Google Patents

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本発明は、ドライバ回路及びそれを備えたデジタルアンプに関する。   The present invention relates to a driver circuit and a digital amplifier provided with the same.

ドライバ回路は、モータ駆動回路、ＤＣ／ＤＣコンバータ等に用いられる。ドライバ回路の出力段は、例えば、ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）及びＮＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）からなるＣＭＯＳＦＥＴ（相補型金属酸化物半導体電界効果トランジスタ）で構成される。ドライバ回路において、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが同時にオンすると貫通電流が流れる。ＰＭＯＳＦＥＴのゲート信号の入力タイミングとＮＭＯＳＦＥＴのゲート信号の入力タイミングとをずらすことにより貫通電流の発生を防止することができる。   The driver circuit is used for a motor drive circuit, a DC / DC converter, and the like. The output stage of the driver circuit is configured of, for example, a CMOSFET (complementary metal oxide semiconductor field effect transistor) composed of a PMOSFET (P channel metal oxide semiconductor field effect transistor) and an NMOSFET (N channel metal oxide semiconductor field effect transistor). Be done. In the driver circuit, when PMOSFET and NMOSFET are simultaneously turned on, a through current flows. By shifting the input timing of the gate signal of the PMOSFET and the input timing of the gate signal of the NMOSFET, the generation of the through current can be prevented.

特許文献１には、貫通電流を防止するために遅延回路部、プリドライバ及び最終段ドライバから構成されるドライバ回路が開示されている。 Patent Document 1 discloses a driver circuit including a delay circuit unit, a predriver and a final stage driver in order to prevent a through current.

特許文献２には、遅延させたパルス信号を出力ＰＭＯＳトランジスタ又は出力ＮＭＯＳトランジスタに入力することにより貫通電流を防止する回路が開示されている。 Patent Document 2 discloses a circuit that prevents a through current by inputting a delayed pulse signal to an output PMOS transistor or an output NMOS transistor.

特許文献３には、２つのＣＭＯＳトランジスタを用いることにより出力ドライバ回路を出力波形が遷移している間は小さなスルーレートで駆動させ、出力波形が遷移した後は大きなスルーレートで駆動させる回路が開示されている。   Patent Document 3 discloses a circuit which drives an output driver circuit at a small slew rate during transition of an output waveform by using two CMOS transistors, and drives at a high slew rate after the transition of an output waveform. It is done.

特開平５−３２７４４４号公報Unexamined-Japanese-Patent No. 5-327444 特開２０１３−１５７６７０号公報JP, 2013-157670, A 特開２００８−１７１３８号公報JP, 2008-17138, A

特許文献１に記載されたドライバ回路においては、最終段ドライバは、第１のドライバ及び第２のドライバから構成される。最終段ドライバのうち第２のドライバにおいて、入力信号が変化した後に、第２のドライバのすべてのトランジスタが遅延回路部において設定された遅延時間の間オフ状態となり、第２のドライバのＰＭＯＳトランジスタ及び第２のドライバのＮＭＯＳトランジスタを通して貫通電流が流れない。しかしながら、第１のドライバがスイッチングするタイミングは、入力信号が変化した後であるが第２のドライバのすべてのトランジスタが遅延回路部において設定された遅延時間の間オフ状態となる前である。したがって、第２のトランジスタのＰＭＯＳトランジスタがオン状態となりかつ第１のトランジスタのＮＭＯＳトランジスタがオン状態となる時間が存在する。そのため、第２のトランジスタのＰＭＯＳトランジスタ及び第１のトランジスタのＮＭＯＳトランジスタを通して貫通電流が流れる。 In the driver circuit described in Patent Document 1, the final stage driver is composed of a first driver and a second driver. In the second driver of the final stage driver, after the input signal changes, all the transistors of the second driver are turned off for the delay time set in the delay circuit unit, and the PMOS transistor of the second driver and No through current flows through the NMOS transistor of the second driver. However, the timing at which the first driver switches is after the input signal changes but before all the transistors of the second driver are turned off for the delay time set in the delay circuit section. Therefore, there is a time when the PMOS transistor of the second transistor is turned on and the NMOS transistor of the first transistor is turned on. Therefore, a through current flows through the PMOS transistor of the second transistor and the NMOS transistor of the first transistor.

また、特許文献２に記載されたドライバ回路においては、貫通電流を防止するために遅延させた信号を出力ＰＭＯＳトランジスタ又は出力ＮＭＯＳトランジスタに入力し、出力ＰＭＯＳトランジスタ及び出力ＮＭＯＳトランジスタの両方がオフ状態となる時間を設けている。その結果、出力信号が不確定である時間が存在する。   In the driver circuit described in Patent Document 2, a signal delayed to prevent a through current is input to the output PMOS transistor or the output NMOS transistor, and both the output PMOS transistor and the output NMOS transistor are turned off. Time is provided. As a result, there are times when the output signal is indeterminate.

さらに、特許文献３に記載されたドライバ回路においては、出力信号のスルーレートを制御するため、２つのＣＭＯＳトランジスタの出力を接続した構成が採用されている。このドライバ回路では、一方のＰＭＯＳトランジスタがオンする時、他方のＰＭＯＳトランジスタがオンする時間を一方のＰＭＯＳトランジスタがオンする時間より所定の時間遅らせ、一方のＮＭＯＳトランジスタがオンする時、他方のＮＭＯＳトランジスタがオンする時間を一方のＮＭＯＳトランジスタがオンする時間より所定の時間遅らせている。これにより、出力ドライバ回路を出力波形が遷移している間は小さなスルーレートで駆動させ、出力波形の遷移完了後は大きなスルーレートで駆動させる。また、他方のＰＭＯＳトランジスタと他方のＮＭＯＳトランジスタが両方ともオフしている時間が存在するため、結果的に他方のＰＭＯＳトランジスタ及び他方のＮＭＯＳトランジスタを通して貫通電流が流れない。しかしながら、上記の特許文献３では、他方のＰＭＯＳトランジスタ及び一方のＮＭＯＳトランジスタを通して貫通電流が流れないことについては開示されていない。   Furthermore, in the driver circuit described in Patent Document 3, in order to control the slew rate of the output signal, a configuration in which outputs of two CMOS transistors are connected is adopted. In this driver circuit, when one PMOS transistor is turned on, the time for which the other PMOS transistor is turned on is delayed by a predetermined time from the time for which the one PMOS transistor is turned on, and when one NMOS transistor is turned on, the other NMOS transistor is turned on. Is delayed by a predetermined time from the time when one of the NMOS transistors is turned on. As a result, the output driver circuit is driven at a small slew rate while the output waveform is transitioning, and is driven at a large slew rate after the transition of the output waveform is completed. Also, since there is a time during which both the other PMOS transistor and the other NMOS transistor are off, through current does not flow through the other PMOS transistor and the other NMOS transistor. However, Patent Document 3 mentioned above does not disclose that a through current does not flow through the other PMOS transistor and one NMOS transistor.

本発明は、出力信号が不確定となる時間が短縮されつつ貫通電流が防止されるとともに消費電力が低減されるドライバ回路及びそれを備えたデジタルアンプを提供することを目的とする。   An object of the present invention is to provide a driver circuit and a digital amplifier provided with the same, in which the through current is prevented and the power consumption is reduced while the time when the output signal becomes uncertain is shortened.

本発明に係るドライバ回路は、主出力回路部を有する。主出力回路部は、高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と第１の出力端子との間に接続される第２のトランジスタとを含む。第１のトランジスタがオフしかつ第２のトランジスタがオンすることにより第１の出力端子が第１の電位になる。第１のトランジスタがオンしかつ第２のトランジスタがオフすることにより第１の出力端子が第２の電位になる。第１及び第２のトランジスタがオフすることにより第１の出力端子が高インピーダンス状態になる。 The driver circuit according to the present invention has a main output circuit unit. The main output circuit unit includes a first transistor connected between the high potential terminal and the first output terminal, and a second transistor connected between the low potential terminal and the first output terminal. Including. When the first transistor is turned off and the second transistor is turned on, the first output terminal is set to the first potential. The first transistor is turned on and the second transistor is turned off, so that the first output terminal has a second potential. When the first and second transistors are turned off, the first output terminal is in a high impedance state.

また、本発明に係るドライバ回路は、補助出力回路部を有する。補助出力回路部は、高電位端子と第２の出力端子との間に接続される第３のトランジスタと、低電位端子と第２の出力端子との間に接続される第４のトランジスタとを含む。第３のトランジスタがオフしかつ第４のトランジスタがオンすることにより第２の出力端子が第１の電位になる。第３のトランジスタがオンしかつ第４のトランジスタがオフすることにより第２の出力端子が第２の電位になる。 In addition, the driver circuit according to the present invention has an auxiliary output circuit unit. The auxiliary output circuit unit includes a third transistor connected between the high potential terminal and the second output terminal, and a fourth transistor connected between the low potential terminal and the second output terminal. Including. When the third transistor is turned off and the fourth transistor is turned on, the second output terminal is set to the first potential. The third transistor is turned on and the fourth transistor is turned off, so that the second output terminal has the second potential.

さらに、本発明に係るドライバ回路は、制御回路部を有する。制御回路部は、第１の出力端子が第１の電位から高インピーダンス状態を経由して第２の電位に切り替わり第２の電位から高インピーダンス状態を経由して第１の電位に切り替わるように主出力回路部を制御する。第１の出力端子が第１の電位から高インピーダンス状態に切り替わって第１の時間の経過後かつ第１の出力端子が高インピーダンス状態から第２の電位に切り替わる第２の時間の到達前に第２の出力端子が第１の電位から第２の電位に切り替わるように補助出力回路部を制御する。第１の出力端子が第２の電位から高インピーダンス状態に切り替わって第３の時間の経過後かつ第１の出力端子が高インピーダンス状態から第１の電位に切り替わる第４の時間の到達前に第２の出力端子が第２の電位から第１の電位に切り替わるように補助出力回路部を制御する。第１の出力端子と第２の出力端子とは共通に接続される。第１の電位はローレベル又はハイレベルのうち一方のレベルであり、第２の電位はローレベル又はハイレベルのうち他方のレベルである。なお、第１の時間と第２の時間とは等しくてもよく異なっていてもよい。また、第３の時間と第４の時間とは等しくてもよく異なっていてもよい。 Furthermore, the driver circuit according to the present invention has a control circuit unit. The control circuit unit is mainly configured to switch the first output terminal from the first potential to the second potential via the high impedance state and to switch from the second potential to the first potential via the high impedance state. Control the output circuit section. The first output terminal switches from the first potential to the high impedance state, and after a lapse of the first time, before the second time that the first output terminal switches from the high impedance state to the second potential arrives The auxiliary output circuit unit is controlled so that the second output terminal switches from the first potential to the second potential. The first output terminal switches from the second potential to the high impedance state, and the third time elapses, and before the fourth time that the first output terminal switches from the high impedance state to the first potential arrives The auxiliary output circuit unit is controlled so that the second output terminal switches from the second potential to the first potential. The first output terminal and the second output terminal are connected in common. The first potential is one of low and high levels, and the second potential is the other of low and high levels. The first time and the second time may be equal to or different from each other. In addition, the third time and the fourth time may be equal to or different from each other.

第１及び第２のトランジスタのオン抵抗は、第３及び第４のトランジスタのオン抵抗よりも小さい。   The on resistances of the first and second transistors are smaller than the on resistances of the third and fourth transistors.

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅よりも大きい。   The gate widths of the first and second transistors are larger than the gate widths of the third and fourth transistors.

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅の１０倍以上である。   The gate widths of the first and second transistors are at least 10 times the gate widths of the third and fourth transistors.

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅の１００倍以上である。   The gate width of the first and second transistors is at least 100 times the gate width of the third and fourth transistors.

制御回路部は、入力信号に応答して第１、第２、第３の制御信号を生成する。第１の制御信号を第１のトランジスタの制御端子に与える。第２の制御信号を第２のトランジスタの制御端子に与える。第３の制御信号を第３及び第４のトランジスタの制御端子に与える。 第１の制御信号は、入力信号の第１の変化から第５の時間遅延して第２の電位から第１の電位に変化する。第２の制御信号は、入力信号の第１の変化から第６の時間遅延して第２の電位から第１の電位に変化する。第３の制御信号は、入力信号の第１の変化から第７の時間遅延して第２の電位から第１の電位に変化する。第１の制御信号は、入力信号の第２の変化から第８の時間遅延して第１の電位から第２の電位に変化する。第２の制御信号は、入力信号の第２の変化から第９の時間遅延して第１の電位から第２の電位に変化する。第３の制御信号は、入力信号の第２の変化から第１０の時間遅延して第１の電位から第２の電位に変化する。第５の時間は、第６の時間及び第７の時間よりも長い。第７の時間は、第６の時間よりも長い。第９の時間は、第８の時間及び第１０の時間よりも長い。第１０の時間は、第８の時間よりも長い。第１のトランジスタは、第１の制御信号が第２の電位のときにオフし、第１の制御信号が第１の電位のときにオンする。第２のトランジスタは、第２の制御信号が第２の電位のときにオンし、第２の制御信号が第１の電位のときにオフする。第３のトランジスタは、第３の制御信号が第２の電位のときにオフし、第３の制御信号が第１の電位のときにオンする。第４のトランジスタは、第３の制御信号が第２の電位のときにオンする。第３の制御信号が第１の電位のときにオフする。   The control circuit unit generates first, second and third control signals in response to the input signal. A first control signal is applied to the control terminal of the first transistor. A second control signal is applied to the control terminal of the second transistor. A third control signal is applied to the control terminals of the third and fourth transistors. The first control signal changes from the second potential to the first potential with a fifth time delay from the first change of the input signal. The second control signal changes from the second potential to the first potential with a sixth time delay from the first change of the input signal. The third control signal changes from the second potential to the first potential with a seventh time delay from the first change of the input signal. The first control signal changes from the first potential to the second potential with an eighth time delay from the second change of the input signal. The second control signal changes from the first potential to the second potential with a ninth time delay from the second change of the input signal. The third control signal changes from the first potential to the second potential with a tenth time delay from the second change of the input signal. The fifth time is longer than the sixth time and the seventh time. The seventh time is longer than the sixth time. The ninth time is longer than the eighth time and the tenth time. The tenth time is longer than the eighth time. The first transistor is turned off when the first control signal is at the second potential and turned on when the first control signal is at the first potential. The second transistor is turned on when the second control signal is at the second potential and turned off when the second control signal is at the first potential. The third transistor is turned off when the third control signal is at the second potential and turned on when the third control signal is at the first potential. The fourth transistor is turned on when the third control signal is at the second potential. It turns off when the third control signal is at the first potential.

制御回路部は、入力信号に応答して第１の論理信号及び第２の論理信号を生成する入力信号変換部と、第１の論理信号に基づいて第１の制御信号を生成し、第２の論理信号に基づいて第２の制御信号を生成するプリドライバ回路部と、入力信号、第１の論理信号及び第２の論理信号に基づいて、第３の制御信号を生成する補助出力回路駆動切替部とを含む。第１の論理信号は、入力信号の第１の変化から第１１の時間遅延して、第３の電位から第４の電位に変化し、入力信号の第２の変化と共に第４の電位から第３の電位に変化する。第２の論理信号は、入力信号の第１の変化と共に第３の電位から第４の電位に変化し、入力信号の第２の変化から第１２の時間遅延して、第４の電位から第３の電位に変化する。第３の電位はローレベル又はハイレベルのうち一方のレベルであり、第４の電位はローレベル又はハイレベルのうち他方のレベルである。   The control circuit unit generates a first control signal based on the first logic signal, and an input signal conversion unit that generates a first logic signal and a second logic signal in response to the input signal, and And a auxiliary output circuit driving circuit for generating a third control signal based on the input signal, the first logic signal and the second logic signal. And a switching unit. The first logic signal changes from the third potential to the fourth potential with a delay of an eleventh time from the first change of the input signal, and the fourth potential from the fourth potential along with the second change of the input signal. It changes to 3 potentials. The second logic signal changes from the third potential to the fourth potential with the first change of the input signal, and is delayed by a twelfth time from the second change of the input signal, and from the fourth potential to the fourth potential. It changes to 3 potentials. The third potential is one of low level and high level, and the fourth potential is the other one between low level or high level.

補助出力回路駆動切替部は、入力信号を遅延させることにより切替信号を生成する第１の遅延回路と、切替信号に基づいて第１の制御信号を第３の制御信号として出力する状態と、第２の制御信号を第３の制御信号として出力する状態とに切り替えられるスイッチとを含む。   The auxiliary output circuit drive switching unit outputs a first control signal as a third control signal based on the switching signal, a first delay circuit that generates the switching signal by delaying the input signal, and And a switch to be switched to a state of outputting the second control signal as a third control signal.

補助出力回路駆動切替部は、入力信号、第１の制御信号及び第２の制御信号に基づいて第３の制御信号を生成する複数の論理回路を含む。   The auxiliary output circuit drive switching unit includes a plurality of logic circuits that generate a third control signal based on the input signal, the first control signal, and the second control signal.

プリドライバ回路部は、第１の論理信号を遅延することにより第１の制御信号を生成する複数の第１のインバータと、第２の論理信号を遅延させることにより第２の制御信号を生成する複数の第２のインバータとを含む。   The pre-driver circuit unit generates a second control signal by delaying a plurality of first inverters that generate a first control signal by delaying a first logic signal, and a second logic signal. And a plurality of second inverters.

複数の第１のインバータの各々は、第５及び第６のトランジスタを含む。複数の第２のインバータの各々は、第７及び第８のトランジスタを含む。複数のインバータの第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて増加する。複数のインバータの第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて増加する。   Each of the plurality of first inverters includes fifth and sixth transistors. Each of the plurality of second inverters includes seventh and eighth transistors. The gate widths of the fifth and sixth transistors of the plurality of inverters increase from the first stage to the final stage. The gate widths of the seventh and eighth transistors of the plurality of inverters increase from the first stage to the final stage.

複数のインバータの第５及び第６のトランジスタのゲート幅は、例えば、初段から最終段にかけて２〜１０倍ずつ増加する。複数のインバータの第７及び第８のトランジスタのゲート幅は、例えば、初段から最終段にかけて２〜１０倍ずつ増加する。   The gate widths of the fifth and sixth transistors of the plurality of inverters increase, for example, by 2 to 10 times from the first stage to the final stage. The gate widths of the seventh and eighth transistors of the plurality of inverters increase, for example, by 2 to 10 times from the first stage to the final stage.

入力信号変換部は、入力信号を遅延させることにより遅延信号を生成する第２の遅延回路と、入力信号及び遅延信号に基づいて、第１の論理信号を生成する第１の論理回路と、入力信号及び遅延信号に基づいて、第２の論理信号を生成する第２の論理回路とを含む。   The input signal conversion unit generates a delay signal by delaying an input signal, a second delay circuit that generates a delay signal, a first logic circuit that generates a first logic signal based on the input signal and the delay signal, and an input And a second logic circuit that generates a second logic signal based on the signal and the delay signal.

また、本発明に係るデジタルアンプは、上記のドライバ回路を備える。   Further, a digital amplifier according to the present invention includes the above driver circuit.

本発明によれば、出力信号が不確定となる時間が短縮されつつ貫通電流が防止されるとともに消費電力が低減されるドライバ回路及びそれを備えたデジタルアンプを提供することができる。   According to the present invention, it is possible to provide a driver circuit and a digital amplifier provided with the same, in which the through current is prevented and the power consumption is reduced while the time when the output signal becomes uncertain is shortened.

本発明の実施の形態に係るドライバ回路の回路図である。It is a circuit diagram of a driver circuit concerning an embodiment of the invention. 本発明の実施の形態に係るドライバ回路におけるタイミング図である。It is a timing chart in a driver circuit concerning an embodiment of the invention. ドライバ回路に流れる貫通電流の回路経路を説明するための回路図である。It is a circuit diagram for demonstrating the circuit path of the through current which flows into a driver circuit. 本発明の実施の形態に係るドライバ回路の遅延回路部の回路図である。FIG. 3 is a circuit diagram of a delay circuit unit of the driver circuit according to the embodiment of the present invention. 本発明の実施の形態に係るドライバ回路のプリドライバ回路部の回路図である。It is a circuit diagram of a pre-driver circuit portion of a driver circuit according to an embodiment of the present invention. 本発明の実施の形態に係るドライバ回路の補助出力回路駆動切替部の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of an auxiliary output circuit drive switching unit of the driver circuit according to the embodiment of the present invention. 図６の補助出力回路駆動切替部におけるタイミング図である。FIG. 7 is a timing chart of the auxiliary output circuit drive switching unit of FIG. 6; 本発明の実施の形態に係るドライバ回路の補助出力回路駆動切替部の他の例を示す回路図である。FIG. 13 is a circuit diagram showing another example of the auxiliary output circuit drive switching unit of the driver circuit according to the embodiment of the present invention. 図８の補助出力回路駆動切替部におけるタイミング図である。FIG. 9 is a timing chart of the auxiliary output circuit drive switching unit of FIG. 8; 本発明の実施の形態に係るドライバ回路を用いたＥ級アンプの回路図である。FIG. 3 is a circuit diagram of a class E amplifier using a driver circuit according to an embodiment of the present invention.

以下、本発明の実施の形態を図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態に係るドライバ回路５００の回路図である。   FIG. 1 is a circuit diagram of a driver circuit 500 according to an embodiment of the present invention.

図１において、ドライバ回路５００は、制御回路部１００、主出力回路部２００、補助出力回路部３００から構成される。   In FIG. 1, the driver circuit 500 includes a control circuit unit 100, a main output circuit unit 200, and an auxiliary output circuit unit 300.

制御回路部１００は、入力信号変換部１１０、プリドライバ回路部１２０及び補助出力回路駆動切替部１３０から構成される。制御回路部１００は、主出力回路部２００及び補助出力回路部３００を制御するために用いられる。 The control circuit unit 100 includes an input signal conversion unit 110, a predriver circuit unit 120, and an auxiliary output circuit drive switching unit 130. The control circuit unit 100 is used to control the main output circuit unit 200 and the auxiliary output circuit unit 300.

入力信号変換部１１０は、遅延回路部１１１、論理積回路（以下、ＡＮＤ回路と呼ぶ。）１１２及び論理和回路（以下、ＯＲ回路と呼ぶ。）１１３から構成される。入力信号変換部１１０は、論理積信号（以下、ＡＮＤ信号と呼ぶ。）ＡＳ及び論理和信号（以下、ＯＲ信号と呼ぶ。）ＯＳを生成するために用いられる。なお、入力信号変換部１１０のＡＮＤ回路及びＯＲ回路は、ＡＮＤ回路及びＯＲ回路に限られず、否定論理積回路（ＮＡＮＤ回路）により構成されてもよい。 The input signal conversion unit 110 includes a delay circuit unit 111, an AND circuit (hereinafter referred to as an AND circuit) 112, and an OR circuit (hereinafter referred to as an OR circuit) 113. The input signal conversion unit 110 is used to generate an AND signal (hereinafter referred to as an AND signal) AS and an OR signal (hereinafter referred to as an OR signal) OS. The AND circuit and the OR circuit of the input signal conversion unit 110 are not limited to the AND circuit and the OR circuit, and may be configured by an NAND circuit (NAND circuit).

プリドライバ回路部１２０は、インバータ１２１〜１２６から構成される。プリドライバ回路部１２０は、入力信号変換部１１０の駆動能力を高めるために用いられる。   The pre-driver circuit unit 120 includes inverters 121 to 126. The pre-driver circuit unit 120 is used to enhance the drive capability of the input signal conversion unit 110.

補助出力回路駆動切替部１３０は、補助出力回路部３００を駆動するために用いられる。   The auxiliary output circuit drive switching unit 130 is used to drive the auxiliary output circuit unit 300.

主出力回路部２００は、例えば、外部回路のパワートランジスタ（図示せず。）を駆動するために用いられる。パワートランジスタは例えばＤ級増幅器やＥ級増幅器等のいわゆるデジタルアンプを構成する。主出力回路部２００は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２で構成される。   The main output circuit unit 200 is used, for example, to drive a power transistor (not shown) of an external circuit. The power transistor constitutes, for example, a so-called digital amplifier such as a class D amplifier or class E amplifier. The main output circuit unit 200 is configured of a PMOSFET 201 and an NMOSFET 202.

補助出力回路部３００は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２で構成される。補助出力回路部３００は、出力端子４００の出力状態をローレベルＬ又はハイレベルＨに固定するために用いられる。出力状態をローレベルＬ又はハイレベルＨに固定することにより耐ノイズ性を向上させる。   The auxiliary output circuit unit 300 is composed of a PMOSFET 301 and an NMOSFET 302. The auxiliary output circuit unit 300 is used to fix the output state of the output terminal 400 to the low level L or the high level H. By fixing the output state to low level L or high level H, noise resistance is improved.

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲート幅よりも大きい。ＰＭＯＳＦＥＴ２０１のゲート幅は、例えば、１０００μｍ〜１００００μｍである。ＮＭＯＳＦＥＴ２０２のゲート幅は、例えば、１０００μｍ〜１００００μｍである。ＰＭＯＳＦＥＴ３０１のゲート幅は、例えば、１０μｍ〜１００μｍである。ＮＭＯＳＦＥＴ３０２のゲート幅は、例えば、１０μｍ〜１００μｍである。すなわち、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲート幅より１０〜１０００倍大きい。   The gate widths of the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are larger than the gate widths of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300. The gate width of the PMOSFET 201 is, for example, 1000 μm to 10000 μm. The gate width of the NMOSFET 202 is, for example, 1000 μm to 10000 μm. The gate width of the PMOSFET 301 is, for example, 10 μm to 100 μm. The gate width of the NMOSFET 302 is, for example, 10 μm to 100 μm. That is, the gate widths of the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are 10 to 1000 times larger than the gate widths of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300.

次に、図１のドライバ回路５００の回路構成及び回路接続について説明する。   Next, the circuit configuration and circuit connection of the driver circuit 500 of FIG. 1 will be described.

入力端子１には、遅延回路部１１１の入力端子、ＡＮＤ回路１１２の一方の入力端子、ＯＲ回路１１３の一方の入力端子、及び補助出力回路駆動切替部１３０の第１の入力端子１３０ａが接続される。遅延回路部１１１の出力端子は、ＡＮＤ回路１１２の他方の入力端子及びＯＲ回路１１３の他方の入力端子に接続される。ＡＮＤ回路１１２の出力端子はインバータ１２１の入力端子に接続される。インバータ１２１の出力端子はインバータ１２２の入力端子に接続される。インバータ１２２の出力端子はインバータ１２３の入力端子に接続される。インバータ１２３の出力端子は、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに接続される。ＯＲ回路１１３の出力端子はインバータ１２４の入力端子に接続される。インバータ１２４の出力端子はインバータ１２５の入力端子に接続される。インバータ１２５の出力端子はインバータ１２６の入力端子に接続される。インバータ１２６の出力端子は、補助出力回路駆動切替部１３０の第３の入力端子１３０ｃ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに接続される。ＰＭＯＳＦＥＴ２０１のソースＳは電源端子ＶＤＤに接続される。ＰＭＯＳＦＥＴ２０１のドレインＤは出力端子４００に接続される。ＮＭＯＳＦＥＴ２０２のソースＳはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ２０２のドレインＤは出力端子４００に接続される。補助出力回路駆動切替部１３０の出力端子は、ＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。ＰＭＯＳＦＥＴ３０１のソースＳは電源端子ＶＤＤに接続される。ＰＭＯＳＦＥＴ３０１のドレインＤは出力端子４００に接続される。ＮＭＯＳＦＥＴ３０２のソースＳはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ３０２のドレインＤは出力端子４００に接続される。なお、電源端子ＶＤＤは、特許請求の範囲に記載の高電位端子に相当する。グランド端子ＧＮＤは、特許請求の範囲に記載の低電位端子に相当する。ここで、低電位端子とは、高電位端子に比べて低い電位に置かれる端子を指す。本発明の実施形態ではグランド(零電位)であるが、負の電位が供給されるようにしてもよく、また、高電位よりも低い正の電位が供給されるようにしてもよい。   The input terminal 1 is connected to the input terminal of the delay circuit unit 111, one input terminal of the AND circuit 112, one input terminal of the OR circuit 113, and the first input terminal 130a of the auxiliary output circuit drive switching unit 130. Ru. The output terminal of the delay circuit unit 111 is connected to the other input terminal of the AND circuit 112 and the other input terminal of the OR circuit 113. The output terminal of the AND circuit 112 is connected to the input terminal of the inverter 121. The output terminal of the inverter 121 is connected to the input terminal of the inverter 122. The output terminal of the inverter 122 is connected to the input terminal of the inverter 123. The output terminal of the inverter 123 is connected to the second input terminal 130 b of the auxiliary output circuit drive switching unit 130 and the gate G of the PMOSFET 201 of the main output circuit unit 200. The output terminal of the OR circuit 113 is connected to the input terminal of the inverter 124. The output terminal of the inverter 124 is connected to the input terminal of the inverter 125. The output terminal of the inverter 125 is connected to the input terminal of the inverter 126. The output terminal of the inverter 126 is connected to the third input terminal 130 c of the auxiliary output circuit drive switching unit 130 and the gate G of the NMOSFET 202 of the main output circuit unit 200. The source S of the PMOSFET 201 is connected to the power supply terminal VDD. The drain D of the PMOSFET 201 is connected to the output terminal 400. The source S of the NMOSFET 202 is connected to the ground terminal GND. The drain D of the NMOSFET 202 is connected to the output terminal 400. The output terminal of the auxiliary output circuit drive switching unit 130 is connected to the gate G of the PMOSFET 301 and the gate G of the NMOSFET 302. The source S of the PMOSFET 301 is connected to the power supply terminal VDD. The drain D of the PMOSFET 301 is connected to the output terminal 400. The source S of the NMOSFET 302 is connected to the ground terminal GND. The drain D of the NMOSFET 302 is connected to the output terminal 400. The power supply terminal VDD corresponds to the high potential terminal described in the claims. The ground terminal GND corresponds to the low potential terminal described in the claims. Here, the low potential terminal refers to a terminal placed at a lower potential than the high potential terminal. In the embodiment of the present invention, although it is the ground (zero potential), a negative potential may be supplied, or a positive potential lower than the high potential may be supplied.

次に、図１のドライバ回路５００の信号の流れについて説明する。   Next, the flow of signals of the driver circuit 500 of FIG. 1 will be described.

入力信号ＩＮは、制御回路部１００の遅延回路部１１１の入力端子、制御回路部１００のＡＮＤ回路１１２の一方の入力端子、制御回路部１００のＯＲ回路１１３の一方の入力端子、及び補助出力回路駆動切替部１３０の第一の入力端子１３０ａに入力される。入力信号ＩＮとしては、周波数が比較的高い、例えば、１３．５６ＭＨｚのクロック信号が用いられる。１３．５６ＭＨｚのクロック信号は、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ；近距離無線通信）で用いられる。なお、入力信号ＩＮの周波数は、上記の数値に限定されない。入力信号ＩＮの周波数は、例えば、５００ｋＨｚ〜１０ＭＨｚでもよい。   The input signal IN has an input terminal of the delay circuit unit 111 of the control circuit unit 100, one input terminal of the AND circuit 112 of the control circuit unit 100, one input terminal of the OR circuit 113 of the control circuit unit 100, and an auxiliary output circuit. The signal is input to the first input terminal 130 a of the drive switching unit 130. As the input signal IN, a clock signal having a relatively high frequency, for example, 13.56 MHz is used. The 13.56 MHz clock signal is used in NFC (Near Field Communication). Note that the frequency of the input signal IN is not limited to the above numerical value. The frequency of the input signal IN may be, for example, 500 kHz to 10 MHz.

遅延信号Ｄは、遅延回路部１１１により生成され、ＡＮＤ回路１１２の他方の入力端子及びＯＲ回路１１３の他方の入力端子に入力される。遅延信号Ｄは、入力信号ＩＮに対して、数ｎｓｅｃ遅延する。   The delay signal D is generated by the delay circuit unit 111, and is input to the other input terminal of the AND circuit 112 and the other input terminal of the OR circuit 113. The delay signal D is delayed by several nsec with respect to the input signal IN.

ＡＮＤ信号ＡＳは、ＡＮＤ回路１１２により、入力信号ＩＮ及び遅延信号Ｄから生成され、プリドライバ回路部１２０のインバータ１２１の入力端子に入力される。なお、ＡＮＤ信号ＡＳは、特許請求の範囲に記載の第１の論理信号に相当する。   The AND signal AS is generated by the AND circuit 112 from the input signal IN and the delay signal D, and is input to the input terminal of the inverter 121 of the pre-driver circuit unit 120. The AND signal AS corresponds to a first logic signal described in the claims.

ＯＲ信号ＯＳは、ＯＲ回路１１３により、入力信号ＩＮ及び遅延信号Ｄから生成され、プリドライバ回路部１２０のインバータ１２４の入力端子に入力される。なお、ＯＲ信号ＯＳは、特許請求の範囲に記載の第２の論理信号に相当する。   The OR signal OS is generated by the OR circuit 113 from the input signal IN and the delay signal D, and is input to the input terminal of the inverter 124 of the pre-driver circuit unit 120. The OR signal OS corresponds to a second logic signal described in the claims.

ＰＭＯＳ信号ＰＴは、プリドライバ回路部１２０により、ＡＮＤ信号ＡＳから生成され、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに入力される。ＰＭＯＳ信号ＰＴにより主出力回路部２００のＰＭＯＳＦＥＴ２０１が駆動される。なお、ＰＭＯＳ信号ＰＴは、特許請求の範囲に記載の第１の制御信号に相当する。   The PMOS signal PT is generated from the AND signal AS by the pre-driver circuit unit 120, and is input to the second input terminal 130 b of the auxiliary output circuit drive switching unit 130 and the gate G of the PMOSFET 201 of the main output circuit unit 200. The PMOSFET 201 of the main output circuit unit 200 is driven by the PMOS signal PT. The PMOS signal PT corresponds to a first control signal described in the claims.

ＮＭＯＳ信号ＮＴは、プリドライバ回路部１２０により、ＯＲ信号ＯＳから生成され、補助出力回路駆動切替部１３０の第３の入力端子１３０ｃ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに入力される。ＮＭＯＳ信号ＮＴにより主出力回路部２００のＮＭＯＳＦＥＴ２０２が駆動される。なお、ＮＭＯＳ信号ＮＴは、特許請求の範囲に記載の第２の制御信号に相当する。   The NMOS signal NT is generated from the OR signal OS by the pre-driver circuit unit 120, and is input to the third input terminal 130c of the auxiliary output circuit drive switching unit 130 and the gate G of the NMOSFET 202 of the main output circuit unit 200. The NMOSFET 202 of the main output circuit unit 200 is driven by the NMOS signal NT. The NMOS signal NT corresponds to a second control signal described in the claims.

補助出力回路信号ＭＳは、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。補助出力回路信号ＭＳにより補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が駆動される。なお、補助出力回路信号ＭＳは、特許請求の範囲に記載の第３の制御信号に相当する。 The auxiliary output circuit signal MS is generated from the input signal IN, the PMOS signal PT, and the NMOS signal NT, and is input to the gate G of the PMOSFET 301 and the gate G of the NMOSFET 302 of the auxiliary output circuit unit 300. The PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 are driven by the auxiliary output circuit signal MS. The auxiliary output circuit signal MS corresponds to a third control signal described in the claims.

出力信号ＯＵＴは、ＰＭＯＳ信号ＰＴ、ＮＭＯＳ信号ＮＴ及び補助出力回路信号ＭＳから生成され、出力端子４００に与えられる。出力端子４００には、例えば、パワートランジスタ（図示せず）が接続される。   Output signal OUT is generated from PMOS signal PT, NMOS signal NT and auxiliary output circuit signal MS, and is applied to output terminal 400. For example, a power transistor (not shown) is connected to the output terminal 400.

次に、ドライバ回路５００の回路動作について図２を参照して説明する。図２は、図１の本発明の実施の形態に係るドライバ回路５００におけるタイミング図である。 Next, the circuit operation of the driver circuit 500 will be described with reference to FIG. FIG. 2 is a timing diagram of the driver circuit 500 according to the embodiment of the present invention shown in FIG.

時刻ｔ０において、入力信号ＩＮはローレベルＬである。遅延信号ＤはローレベルＬである。ＡＮＤ信号ＡＳはローレベルＬである。ＯＲ信号ＯＳはローレベルＬである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＭＯＳ信号ＮＴはハイレベルＨである。主出力回路部２００の出力状態はローレベルＬである。補助出力回路信号ＭＳはハイレベルＨである。補助出力回路部３００の出力状態はローレベルＬである。出力信号ＯＵＴはローレベルＬである。時刻ｔ０では、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオン状態である。以下、1つ前の時刻と同じ状態である信号については、説明を省略する。なお、ＡＮＤ信号ＡＳ及びＯＲ信号ＯＳがローレベルＬである状態は、特許請求の範囲に記載の第３の電位に相当する。ＡＮＤ信号ＡＳ及びＯＲ信号ＯＳがハイレベルＨである状態は、特許請求の範囲に記載の第４の電位に相当する。 At time t0, the input signal IN is at low level L. The delay signal D is at low level L. The AND signal AS is at low level L. The OR signal OS is at low level L. The PMOS signal PT is at high level H. The NMOS signal NT is at high level H. The output state of the main output circuit unit 200 is low level L. The auxiliary output circuit signal MS is at high level H. The output state of the auxiliary output circuit unit 300 is low level L. The output signal OUT is at low level L. At time t0, the PMOSFET 201 and the PMOSFET 301 are in the off state, and the NMOSFET 202 and the NMOSFET 302 are in the on state. Hereinafter, the description of the signals that are in the same state as the previous time is omitted. The state in which the AND signal AS and the OR signal OS are at the low level L corresponds to the third potential described in the claims. The state in which the AND signal AS and the OR signal OS are at high level H corresponds to the fourth potential described in the claims.

時刻ｔ１において、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、ＯＲ信号ＯＳがローレベルＬからハイレベルＨに変化する。 When the input signal IN changes from the low level L to the high level H at time t1, the OR signal OS changes from the low level L to the high level H.

時刻ｔ２において、時刻ｔ１からプリドライバ回路部１２０による遅延時間（ｔ２−ｔ１）が経過すると、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する。ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化すると、ＮＭＯＳＦＥＴ２０２はオン状態からオフ状態に変化する。そのため、主出力回路部２００の出力状態がローレベルＬから不確定状態Ｈｉ−Ｚ（高インピーダンス状態）に変化する。なお、高インピーダンス状態はフローティング状態とも称される。時刻ｔ２において、ＰＭＯＳＦＥＴ２０１、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２はオフ状態であり、ＮＭＯＳＦＥＴ３０２はオン状態である。   At time t2, when the delay time (t2-t1) by the predriver circuit unit 120 elapses from time t1, the NMOS signal NT changes from high level H to low level L. When the NMOS signal NT changes from the high level H to the low level L, the NMOSFET 202 changes from the on state to the off state. Therefore, the output state of the main output circuit unit 200 changes from the low level L to the indeterminate state Hi-Z (high impedance state). The high impedance state is also referred to as a floating state. At time t2, the PMOSFET 201, the PMOSFET 301, and the NMOSFET 202 are in the off state, and the NMOSFET 302 is in the on state.

時刻ｔ３において、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化すると、ＰＭＯＳＦＥＴ３０１はオフ状態からオン状態になり、ＮＭＯＳＦＥＴ３０２はオン状態からオフ状態になる。ＰＭＯＳＦＥＴ３０１がオフ状態からオン状態になり、ＮＭＯＳＦＥＴ３０２がオン状態からオフ状態になると、補助出力回路部３００の出力状態がローレベルＬからハイレベルＨに変化する。補助出力回路部３００の出力状態がローレベルＬからハイレベルＨに変化すると、出力信号ＯＵＴがローレベルＬからハイレベルＨに変化する。時刻ｔ３において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態であり、ＰＭＯＳＦＥＴ３０１はオン状態である。   At time t3, the auxiliary output circuit signal MS changes from the high level H to the low level L. When the auxiliary output circuit signal MS changes from high level H to low level L, the PMOSFET 301 turns from the off state to the on state, and the NMOSFET 302 turns from the on state to the off state. When the PMOSFET 301 changes from the off state to the on state and the NMOSFET 302 changes from the on state to the off state, the output state of the auxiliary output circuit unit 300 changes from low level L to high level H. When the output state of the auxiliary output circuit unit 300 changes from low level L to high level H, the output signal OUT changes from low level L to high level H. At time t3, the PMOSFET 201, the NMOSFET 202, and the NMOSFET 302 are in the off state, and the PMOSFET 301 is in the on state.

時刻ｔ４において、時刻ｔ１から遅延回路部１１１による遅延時間（ｔ４−ｔ１）が経過すると、遅延信号ＤがローレベルＬからハイレベルＨに変化する。遅延信号ＤがローレベルＬからハイレベルＨに変化すると、ＡＮＤ信号ＡＳがローレベルＬからハイレベルＨに変化する。   At time t4, when the delay time (t4-t1) by the delay circuit unit 111 elapses from time t1, the delay signal D changes from the low level L to the high level H. When the delay signal D changes from low level L to high level H, the AND signal AS changes from low level L to high level H.

時刻ｔ５において、時刻ｔ４からプリドライバ回路部１２０による遅延時間（ｔ５−ｔ４）が経過すると、ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する。ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化すると、ＰＭＯＳＦＥＴ２０１はオフ状態からオン状態に変化する。そのため、主出力回路部２００の出力状態が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）からハイレベルＨに変化する。時刻ｔ５において、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオン状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態である。   At time t5, when the delay time (t5 to t4) by the predriver circuit unit 120 elapses from time t4, the PMOS signal PT changes from high level H to low level L. When the PMOS signal PT changes from the high level H to the low level L, the PMOSFET 201 changes from the off state to the on state. Therefore, the output state of the main output circuit unit 200 changes from the indeterminate state Hi-Z (high impedance state) to the high level H. At time t5, the PMOSFET 201 and the PMOSFET 301 are in the on state, and the NMOSFET 202 and the NMOSFET 302 are in the off state.

これらのように、時刻ｔ２からｔ５にかけて、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態の間に、ＰＭＯＳＦＥＴ３０１がオフ状態からオン状態に切り替えられ、ＮＭＯＳＦＥＴ３０２がオン状態からオフ状態に切り替えられる。その後、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２がオフ状態の間に、ＰＭＯＳＦＥ２０１がオフ状態からオン状態に切り替えられる。そのため、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２への貫通電流及びＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。   As described above, from time t2 to t5, while both of the PMOSFET 201 and the NMOSFET 202 are in the off state, the PMOSFET 301 is switched from the off state to the on state, and the NMOSFET 302 is switched from the on state to the off state. Thereafter, while the NMOSFET 202 and the NMOSFET 302 are in the off state, the PMOS FE 201 is switched from the off state to the on state. Therefore, the through current from PMOSFET 201 to NMOSFET 302 and the through current from PMOSFET 301 to NMOSFET 202 can be prevented.

補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化するタイミングは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）にある時刻ｔ２〜ｔ５の期間内の時刻ｔ３である。時刻ｔ３は、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する時刻ｔ２の後である。時刻ｔ２〜ｔ３の期間はＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態であるので、この期間でＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２には貫通電流は流れない。言い換えれば、補助出力回路信号ＭＳは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間内において、ＮＭＯＳＦＥＴ２０２のオフ状態が確定した後にＰＭＯＳＦＥＴ３０１をオン状態にする。このような信号を用いた制御によって、ＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２に流れる貫通電流を防止することができる。   The timing at which the auxiliary output circuit signal MS changes from high level H to low level L is time t3 within a period from time t2 to t5 when the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state) . Time t3 is after time t2 when the NMOS signal NT changes from high level H to low level L. Since both PMOSFET 301 and NMOSFET 202 are off during the period from time t2 to t3, no through current flows in PMOSFET 301 and NMOSFET 202 in this period. In other words, the auxiliary output circuit signal MS turns on the PMOSFET 301 after the off state of the NMOSFET 202 is determined in the period in which the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state). Through control using such a signal, a through current flowing from the PMOSFET 301 to the NMOSFET 202 can be prevented.

時刻ｔ６において、入力信号ＩＮがハイレベルＨからローレベルＬに変化すると、ＡＮＤ信号ＡＳがローレベルＬからハイレベルＨに変化する。   At time t6, when the input signal IN changes from high level H to low level L, the AND signal AS changes from low level L to high level H.

時刻ｔ７において、時刻ｔ６からプリドライバ回路部１２０による遅延時間（ｔ７−ｔ６）が経過すると、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化する。ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化すると、ＰＭＯＳＦＥＴ２０１はオン状態からオフ状態に変化する。そのため、主出力回路部２００の出力状態がハイレベルＨから不確定状態Ｈｉ−Ｚ（高インピーダンス状態）に変化する。時刻ｔ７において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態であり、ＰＭＯＳＦＥＴ３０１はオン状態である。   At time t7, when the delay time (t7 to t6) by the predriver circuit unit 120 elapses from time t6, the PMOS signal PT changes from the low level L to the high level H. When the PMOS signal PT changes from low level L to high level H, the PMOSFET 201 changes from the on state to the off state. Therefore, the output state of the main output circuit unit 200 changes from the high level H to the indeterminate state Hi-Z (high impedance state). At time t7, the PMOSFET 201, the NMOSFET 202, and the NMOSFET 302 are in the off state, and the PMOSFET 301 is in the on state.

時刻ｔ８において、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化すると、ＰＭＯＳＦＥＴ３０１はオン状態からオフ状態に変化し、ＮＭＯＳＦＥＴ３０２はオフ状態からオン状態に変化する。ＰＭＯＳＦＥＴ３０１がオン状態からオフ状態に変化し、ＮＭＯＳＦＥＴ３０２がオフ状態からオン状態に変化すると、補助出力回路部３００の出力状態がハイレベルＨからローレベルＬに変化する。補助出力回路部３００の出力状態がハイレベルＨからローレベルＬに変化すると、出力信号ＯＵＴがローレベルＨからハイレベルＬに変化する。時刻ｔ８において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ３０２はオン状態である。   At time t8, the auxiliary output circuit signal MS changes from the low level L to the high level H. When the auxiliary output circuit signal MS changes from low level L to high level H, the PMOSFET 301 changes from the on state to the off state, and the NMOSFET 302 changes from the off state to the on state. When the PMOSFET 301 changes from the on state to the off state and the NMOSFET 302 changes from the off state to the on state, the output state of the auxiliary output circuit unit 300 changes from high level H to low level L. When the output state of the auxiliary output circuit unit 300 changes from high level H to low level L, the output signal OUT changes from low level H to high level L. At time t8, the PMOSFET 201, the NMOSFET 202, and the PMOSFET 301 are in the off state, and the NMOSFET 302 is in the on state.

時刻ｔ９において、時刻ｔ６から後遅延回路部１１１による遅延時間（ｔ９−ｔ６）が経過すると、遅延信号ＤがハイレベルＨからローレベルＬに変化する。遅延信号ＤがハイレベルＨからローレベルＬに変化すると、ＯＲ信号ＯＳがハイレベルＨからローレベルＬに変化する。   At time t9, when the delay time (t9 to t6) by the rear delay circuit unit 111 elapses from time t6, the delay signal D changes from high level H to low level L. When the delay signal D changes from high level H to low level L, the OR signal OS changes from high level H to low level L.

時刻ｔ１０において、時刻ｔ９からプリドライバ回路部１２０による遅延時間（ｔ１０−ｔ９）が経過すると、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化すると、ＮＭＯＳＦＥＴ２０２がオフ状態からオン状態に変化する。そのため、主出力回路部２００の出力状態が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）からローレベルＬに変化する。時刻ｔ９において、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオン状態である。   At time t10, when the delay time (t10 to t9) by the predriver circuit unit 120 elapses from time t9, the NMOS signal NT changes from the low level L to the high level H. When the NMOS signal NT changes from low level L to high level H, the NMOSFET 202 changes from the off state to the on state. Therefore, the output state of the main output circuit unit 200 changes from the indeterminate state Hi-Z (high impedance state) to the low level L. At time t9, the PMOSFET 201 and the PMOSFET 301 are in the off state, and the NMOSFET 202 and the NMOSFET 302 are in the on state.

これらのように、時刻ｔ６からｔ１０にかけて、ＮＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２がオフ状態の間に、ＰＭＯＳＦＥＴ２０１がオン状態からオフ状態に切り替えられる。その後、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態の間に、ＰＭＯＳＦＥＴ３０１がオン状態からオフ状態に切り替られえ、ＮＭＯＳＦＥＴ３０２がオフ状態からオン状態に切り替えられる。その後、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１がオフ状態の間にＮＭＯＳＦＥＴ２０２がオフ状態からオン状態に切り替えられる。そのため、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２への貫通電流及びＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。   As described above, from time t6 to t10, the PMOSFET 201 is switched from the on state to the off state while the NMOSFET 301 and the NMOSFET 302 are in the off state. Thereafter, while both the PMOSFET 201 and the NMOSFET 202 are in the off state, the PMOSFET 301 can be switched from the on state to the off state, and the NMOSFET 302 is switched from the off state to the on state. Thereafter, the NMOSFET 202 is switched from the off state to the on state while the PMOSFET 201 and the PMOSFET 301 are in the off state. Therefore, the through current from PMOSFET 201 to NMOSFET 302 and the through current from PMOSFET 301 to NMOSFET 202 can be prevented.

補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化するタイミングは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）にある時刻ｔ７〜ｔ１０の期間内の時刻ｔ８である。時刻ｔ８は、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する時刻ｔ７の後である。時刻ｔ７〜ｔ８の期間はＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２が共にオフ状態であるので、この期間でＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２には貫通電流は流れなくなる。言い換えれば、補助出力回路信号ＭＳは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間内において、ＰＭＯＳＦＥＴ２０１のオフ状態が確定した後にＮＭＯＳＦＥＴ３０２をオン状態にする。このような信号を用いた制御によって、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２に流れる貫通電流を防止することができる。   The timing at which the auxiliary output circuit signal MS changes from high level H to low level L is time t8 within a period from time t7 to t10 when the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state) . Time t8 is after time t7 when the NMOS signal NT changes from high level H to low level L. Since both PMOSFET 201 and NMOSFET 302 are off during the period from time t7 to t8, no through current flows in PMOSFET 201 and NMOSFET 302 in this period. In other words, the auxiliary output circuit signal MS turns on the NMOSFET 302 after the off state of the PMOSFET 201 is determined in the period in which the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state). Through control using such a signal, a through current flowing from the PMOSFET 201 to the NMOSFET 302 can be prevented.

以上のように、本発明の実施の形態のドライバ回路５００においては、遅延回路部１１１により主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定され、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間に補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態が切り替えられる。それにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１から補助出力回路部３００のＮＭＯＳＦＥＴ３０２への貫通電流、及び補助出力回路部３００のＰＭＯＳＦＥＴ３０１から主出力回路部２００のＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。また、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間に補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態が切り替えられるため、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間でも、ハイレベルＨ又はローレベルＬの出力信号ＯＵＴが出力端子４００に出力される。その結果、出力信号ＯＵＴの状態が不確定となる時間が低減される。   As described above, in the driver circuit 500 according to the embodiment of the present invention, the time during which both the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are off is set by the delay circuit unit 111. While the NMOSFET 202 is in the off state, the on / off states of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 are switched. Thus, it is possible to prevent the through current from the PMOSFET 201 of the main output circuit unit 200 to the NMOSFET 302 of the auxiliary output circuit unit 300 and the through current from the PMOSFET 301 of the auxiliary output circuit unit 300 to the NMOSFET 202 of the main output circuit unit 200. Further, while the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 are switched on and off while the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are in the off state, the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are in the off state. However, the output signal OUT of high level H or low level L is output to the output terminal 400. As a result, the time for which the state of the output signal OUT is indeterminate is reduced.

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は大きいため、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のオン抵抗は小さい。そのため、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定されない場合、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に大きな貫通電流が流れ、消費電力が大きくなる。そのため、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を通る貫通電流が防止されると、消費電力が低減される。 Since the gate widths of the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are large, the on resistances of the PMOSFET 201 and the NMOSFET 202 are small. Therefore, when the time during which both the PMOSFET 201 and the NMOSFET 202 are in the off state is not set, a large through current flows through the PMOSFET 201 and the NMOSFET 202, and the power consumption increases. Therefore, when the through current passing through the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 is prevented, the power consumption is reduced.

図３は、ドライバ回路５００に流れる貫通電流の回路経路を説明するための回路図である。 FIG. 3 is a circuit diagram for illustrating a circuit path of through current flowing in driver circuit 500. Referring to FIG.

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定されない場合には、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２に貫通電流ｉ１〜ｉ４が流れる。貫通電流ｉ１は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に流れる。貫通電流ｉ２は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２に流れる。貫通電流ｉ３は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２に流れる。貫通電流ｉ４は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２に流れる。 When the time during which both the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are in the OFF state is not set, through currents i1 to i4 flow through the PMOSFET 201, the NMOSFET 202, the PMOSFET 301 and the NMOSFET 302. Through current i 1 flows to PMOSFET 201 and NMOSFET 202. Through current i 2 flows to PMOSFET 201 and NMOSFET 302. Through current i 3 flows to PMOSFET 301 and NMOSFET 202. Through current i 4 flows to PMOSFET 301 and NMOSFET 302.

本発明の実施の形態のドライバ回路５００においては、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間を設けることにより、貫通電流ｉ１の発生を防止する。また、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間において、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えるため、貫通電流ｉ２及び貫通電流ｉ３の発生が防止される。なお、本発明の実施形態では貫通電流ｉ４の発生の防止対策は施していないが、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２には、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２よりもオン抵抗が大きなＭＯＳＦＥＴが用いられるため、大きな貫通電流は流れない。もちろん、貫通電流ｉ４が流れないようにするためにＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が同時にオフする、いわゆるデッドタイムを設けるようにしてもよい。 In the driver circuit 500 according to the embodiment of the present invention, generation of the through current i1 is prevented by providing a period in which the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state). Further, while the main output circuit unit 200 is in the indeterminate state Hi-Z (high impedance state), the on / off state of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 is switched. It is prevented. Although the embodiment of the present invention does not take measures to prevent the generation of the through current i4, the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 have MOSFETs having larger on resistance than the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200. Large through current does not flow. Of course, in order to prevent the through current i4 from flowing, a so-called dead time may be provided in which the PMOSFET 301 and the NMOSFET 302 are simultaneously turned off.

図４は、本発明の実施の形態に係るドライバ回路５００の遅延回路部１１１の回路図である。プリドライバ回路部１２０の基本回路構成は図４に示した遅延回路部１１１とほぼ同じである。 FIG. 4 is a circuit diagram of the delay circuit unit 111 of the driver circuit 500 according to the embodiment of the present invention. The basic circuit configuration of the pre-driver circuit unit 120 is substantially the same as that of the delay circuit unit 111 shown in FIG.

遅延回路部１１１は、インバータ１１１−１〜１１１−ｎのインバータｎ個から構成される。これらのインバータには、たとえばＰＭＯＳＦＥＴとＮＭＯＳＦＥＴで構成したＣＭＯＳインバータを用いる。   The delay circuit unit 111 includes n inverters 111-1 to 111-n. For these inverters, for example, a CMOS inverter configured of PMOSFET and NMOSFET is used.

インバータ１１１−１〜１１１−ｎはそれぞれ直列に接続される。インバータ１１１−１に入力される入力信号ＩＮは、インバータ１１１−１〜１１１−ｎにより遅延され、遅延信号Ｄが出力される。 The inverters 111-1 to 111-n are connected in series. The input signal IN input to the inverter 111-1 is delayed by the inverters 111-1 to 111-n, and a delay signal D is output.

遅延回路部１１１は、上記の構成に限定されず、入力信号ＩＮを遅延し、遅延信号Ｄを生成するのであれば、どのような回路構成でもよい。例えば、トランジスタ、抵抗、キャパシタを組み合せた積分回路を数段用いてもよい。 The delay circuit unit 111 is not limited to the above configuration, and may have any circuit configuration as long as it delays the input signal IN and generates the delay signal D. For example, several integration circuits in which transistors, resistors, and capacitors are combined may be used.

図５は、本発明の実施の形態に係るドライバ回路５００のプリドライバ回路部１２０の回路図である。   FIG. 5 is a circuit diagram of the predriver circuit unit 120 of the driver circuit 500 according to the embodiment of the present invention.

図５において、プリドライバ回路部１２０は、インバータ１２１（１２４）〜１２３（１２６）から構成される。インバータ１２１（１２４）は、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）から構成される。インバータ１２２（１２５）は、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）から構成される。インバータ１２３（１２６）は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）から構成される。   In FIG. 5, the pre-driver circuit unit 120 includes inverters 121 (124) to 123 (126). The inverter 121 (124) is composed of a PMOSFET 121a (124a) and an NMOSFET 121b (124b). The inverter 122 (125) is composed of a PMOSFET 122a (125a) and an NMOSFET 122b (125b). The inverter 123 (126) is composed of a PMOSFET 123a (126a) and an NMOSFET 123b (126b).

ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲート幅はＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅より小さい。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅より小さい。例えば、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅の１／１０倍であり、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅の１／１０倍である。より具体的には、例えば、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）ゲート幅は１０μｍ、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は１００μｍである。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅は１０００μｍである。なお、ゲート幅は上記の数値に限定されない。   The gate width of the PMOSFET 121a (124a) is smaller than the gate width of the PMOSFET 122a (125a). The gate width of the PMOSFET 122a (125a) is smaller than the gate width of the PMOSFET 123a (126a). For example, the gate width of the PMOSFET 121a (124a) is 1/10 times the gate width of the PMOSFET 122a (125a), and the gate width of the PMOSFET 122a (125a) is 1/10 times the gate width of the PMOSFET 123a (126a). More specifically, for example, the gate width of the PMOSFET 121a (124a) is 10 μm, and the gate width of the PMOSFET 122a (125a) is 100 μm. The gate width of the PMOSFET 123a (126a) is 1000 μm. The gate width is not limited to the above-mentioned value.

ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅より小さい。ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅より小さい。例えば、ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅の１／１０倍であり、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅の１／１０倍である。より具体的には、例えば、ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）ゲート幅は５μｍ、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は５０μｍ、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅は５００μｍである。なお、ゲート幅は上記の数値に限定されない。 The gate width of the NMOSFET 121b (124b) is smaller than the gate width of the NMOSFET 122b (125b). The gate width of the NMOSFET 122b (125b) is smaller than the gate width of the NMOSFET 123b (126b). For example, the gate width of the NMOSFET 121b (124b) is 1/10 times the gate width of the NMOSFET 122b (125b), and the gate width of the NMOSFET 122b (125b) is 1/10 times the gate width of the NMOSFET 123b (126b). More specifically, for example, the gate width of the NMOSFET 121b (124b) is 5 μm, the gate width of the NMOSFET 122b (125b) is 50 μm, and the gate width of the NMOSFET 123b (126b) is 500 μm. The gate width is not limited to the above-mentioned value.

プリドライバ１２０は、まず最終段のインバータ１２３（１２６）が主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を十分に駆動できる大きさに設定される。次にインバータ１２２（１２５）が、インバータ１２３（１２６）を、インバータ１２１（１２４）がインバータ１２２（１２５）をそれぞれ十分に駆動できる大きさにそれぞれ設定される。このため初段のインバータ１２１（１２４）の大きさが一番小さく、最終段のインバータ１２３（１２６）の大きさが一番大きくなる。   First, the predriver 120 is set to a size that allows the final stage inverter 123 (126) to sufficiently drive the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200. Next, the inverter 122 (125) is set such that the inverter 123 (126) can sufficiently drive the inverter 122 (125). Therefore, the size of the first stage inverter 121 (124) is the smallest, and the size of the last stage inverter 123 (126) is the largest.

次に、図５のプリドライバ回路部１２０の回路接続について説明する。   Next, circuit connection of the predriver circuit unit 120 of FIG. 5 will be described.

インバータ１２１（１２４）のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲートＧは、入力信号変換部１１０のＡＮＤ回路（ＯＲ回路）に接続される。ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のドレインＤは共通に接続され、インバータ１２２のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲートＧに接続される。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のドレインＤは共通に接続され、インバータ１２３（１２６）のＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲートＧに接続される。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のドレインＤは共通に接続され、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ（第３の入力端子１３０ｃ）及び主出力回路部２００のＰＭＯＳＦＥＴ２０１（ＮＭＯＳＦＥＴ２０２）のゲートＧに接続される。   The gate G of the PMOSFET 121 a (124 a) of the inverter 121 (124) and the gate G of the NMOSFET 121 b (124 b) are connected to the AND circuit (OR circuit) of the input signal conversion unit 110. The source S of the PMOSFET 121a (124a) is connected to the power supply terminal VDD. The source S of the NMOSFET 121 b (124 b) is connected to the ground terminal GND. The drain D of the PMOSFET 121a (124a) and the drain D of the NMOSFET 121b (124b) are connected in common and connected to the gate G of the PMOSFET 122a (125a) of the inverter 122 and the gate G of the NMOSFET 122b (125b). The source S of the PMOSFET 122a (125a) is connected to the power supply terminal VDD. The source S of the NMOSFET 122b (125b) is connected to the ground terminal GND. The drain D of the PMOSFET 122a (125a) and the drain D of the NMOSFET 122b (125b) are connected in common and connected to the gate G of the PMOSFET 123a (126a) of the inverter 123 (126) and the gate G of the NMOSFET 123b (126b). The source S of the PMOSFET 123a (126a) is connected to the power supply terminal VDD. The source S of the NMOSFET 123b (126b) is connected to the ground terminal GND. The drain D of the PMOSFET 123a (126a) and the drain D of the NMOSFET 123b (126b) are commonly connected, and the second input terminal 130b (third input terminal 130c) of the auxiliary output circuit drive switching unit 130 and the main output circuit unit 200. It is connected to the gate G of the PMOSFET 201 (NMOSFET 202).

次に、図５のプリドライバ回路部１２０の信号の流れについて説明する。   Next, the flow of signals of the predriver circuit unit 120 of FIG. 5 will be described.

ＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）は、インバータ１２１のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲートＧに入力される。入力されたＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）は、インバータ１２１〜１２３（１２４〜１２６）により遅延され、ＰＭＯＳ信号ＰＴ（ＮＭＯＳ信号ＮＴ）として出力される。   The AND signal AS (OR signal OS) is input to the gate G of the PMOSFET 121 a (124 a) of the inverter 121 and to the gate G of the NMOSFET 121 b (124 b). The input AND signal AS (OR signal OS) is delayed by the inverters 121 to 123 (124 to 126), and is output as a PMOS signal PT (NMOS signal NT).

インバータ１２３（１２６）のＰＭＯＳＦＥＴ１２３ａ（１２６ａ）及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅は、インバータ１２２（１２５）のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅より大きい。インバータ１２２（１２５）のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、インバータ１２１（１２４）のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅より大きい。このように、初段のから最終段にかけてインバータ１２３（１２６）のサイズを大きくすることにより、ＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）のドライブ能力（スルーレート）を大きくしてＰＭＯＳ信号ＰＴ（ＮＭＯＳ信号ＮＴ）として出力される。   The gate widths of the PMOSFET 123a (126a) and the NMOSFET 123b (126b) of the inverter 123 (126) are larger than the gate widths of the PMOSFET 122a (125a) and the NMOSFET 122b (125b) of the inverter 122 (125). The gate widths of the PMOSFET 122a (125a) and the NMOSFET 122b (125b) of the inverter 122 (125) are larger than the gate widths of the PMOSFET 121a (124a) and the NMOSFET 121b (124b) of the inverter 121 (124). Thus, by increasing the size of the inverter 123 (126) from the first stage to the final stage, the drive capability (slew rate) of the AND signal AS (OR signal OS) is increased to make the PMOS signal PT (NMOS signal NT). Is output as

以上のように、プリドライバ回路部１２０は、入力信号変換部１１０からのＡＮＤ信号ＡＳ及びＯＲ信号ＯＳを、ドライブ能力（スルーレート）を大きくした状態でＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴとして主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に伝搬させる。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を駆動させる。   As described above, the pre-driver circuit unit 120 uses the AND signal AS and the OR signal OS from the input signal conversion unit 110 as the PMOS signal PT and the NMOS signal NT in a state where the drive capability (slew rate) is increased. It is propagated to the PMOSFET 201 and the NMOSFET 202 of the part 200. Thereby, the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are driven.

図６は、本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０の一例を示す回路図である。   FIG. 6 is a circuit diagram showing an example of the auxiliary output circuit drive switching unit 130 of the driver circuit 500 according to the embodiment of the present invention.

図６において、補助出力回路駆動切替部１３０は、遅延回路１３２及びスイッチ１３１から構成される。   In FIG. 6, the auxiliary output circuit drive switching unit 130 includes a delay circuit 132 and a switch 131.

次に、図６の補助出力回路駆動切替部１３０とその前段、後段との回路接続について説明する。   Next, circuit connection between the auxiliary output circuit drive switching unit 130 of FIG. 6 and the preceding and succeeding stages thereof will be described.

補助出力回路駆動切替部１３０の遅延回路１３２の入力端子は入力端子１に接続される。補助出力回路駆動切替部１３０の遅延回路１３２の出力端子はスイッチ１３１の制御端子に接続される。プリドライバ回路部１２０のインバータ１２３の出力端子は、主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧ及び補助出力回路駆動切替部１３０のスイッチ１３１の第１の接点１３１ａに接続される。プリドライバ回路部１２０のインバータ１２６の出力端子は、主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧ及び補助出力回路駆動切替部１３０のスイッチ１３１の第２の接点１３１ｂに接続される。補助出力回路駆動切替部１３０のスイッチ１３１の中点１３１ｃは、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。   The input terminal of the delay circuit 132 of the auxiliary output circuit drive switching unit 130 is connected to the input terminal 1. The output terminal of the delay circuit 132 of the auxiliary output circuit drive switching unit 130 is connected to the control terminal of the switch 131. The output terminal of the inverter 123 of the pre-driver circuit unit 120 is connected to the gate G of the PMOSFET 201 of the main output circuit unit 200 and the first contact 131 a of the switch 131 of the auxiliary output circuit drive switching unit 130. The output terminal of the inverter 126 of the pre-driver circuit unit 120 is connected to the gate G of the NMOSFET 202 of the main output circuit unit 200 and the second contact 131 b of the switch 131 of the auxiliary output circuit drive switching unit 130. The middle point 131 c of the switch 131 of the auxiliary output circuit drive switching unit 130 is connected to the gate G of the PMOSFET 301 and the gate G of the NMOSFET 302 of the auxiliary output circuit unit 300.

次に、図６の補助出力回路駆動切替部１３０の信号について説明する。   Next, signals of the auxiliary output circuit drive switching unit 130 in FIG. 6 will be described.

入力信号ＩＮは遅延回路１３２の入力端子に入力される。入力信号ＩＮに基づいて、遅延回路１３２からの信号がスイッチ１３１の切り替えを行う。   The input signal IN is input to the input terminal of the delay circuit 132. The signal from the delay circuit 132 switches the switch 131 based on the input signal IN.

ＰＭＯＳ信号ＰＴは、プリドライバ回路部１２０により生成され、補助出力回路駆動切替部１３０のスイッチ１３１の第１の接点１３１ａ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに入力される。ＰＭＯＳ信号ＰＴにより主出力回路部２００のＰＭＯＳＦＥＴ２０１が駆動される。   The PMOS signal PT is generated by the pre-driver circuit unit 120 and is input to the first contact 131 a of the switch 131 of the auxiliary output circuit drive switching unit 130 and the gate G of the PMOSFET 201 of the main output circuit unit 200. The PMOSFET 201 of the main output circuit unit 200 is driven by the PMOS signal PT.

ＮＭＯＳ信号ＮＴは、プリドライバ回路部１２０により生成され、補助出力回路駆動切替部１３０のスイッチ１３１の第２の接点１３１ｂ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに入力される。ＮＭＯＳ信号ＮＴにより主出力回路部２００のＮＭＯＳＦＥＴ２０２が駆動される。   The NMOS signal NT is generated by the pre-driver circuit unit 120, and is input to the second contact 131b of the switch 131 of the auxiliary output circuit drive switching unit 130 and the gate G of the NMOSFET 202 of the main output circuit unit 200. The NMOSFET 202 of the main output circuit unit 200 is driven by the NMOS signal NT.

補助出力回路信号ＭＳは、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。補助出力回路信号ＭＳにより補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が駆動される。 The auxiliary output circuit signal MS is generated from the input signal IN, the PMOS signal PT, and the NMOS signal NT, and is input to the gate G of the PMOSFET 301 and the gate G of the NMOSFET 302 of the auxiliary output circuit unit 300. The PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 are driven by the auxiliary output circuit signal MS.

次に、図６の補助出力回路駆動切替部１３０の動作について図７を参照して説明する。図７は、図６の本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０におけるタイミング図である。 Next, the operation of the auxiliary output circuit drive switching unit 130 of FIG. 6 will be described with reference to FIG. FIG. 7 is a timing chart of the auxiliary output circuit drive switching unit 130 of the driver circuit 500 according to the embodiment of the present invention shown in FIG.

時刻ｔ０において、入力信号ＩＮはローレベルＬである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＭＯＳ信号ＮＴはハイレベルＨである。スイッチ１３１は第１の接点１３１ａに接続している。そのため、ＰＭＯＳ信号ＰＴにより補助出力回路信号ＭＳはハイレベルＨである。以下、1つ前の時刻と同じ信号状態である信号については、説明を省略する。 At time t0, the input signal IN is at low level L. The PMOS signal PT is at high level H. The NMOS signal NT is at high level H. The switch 131 is connected to the first contact 131a. Therefore, the auxiliary output circuit signal MS is at high level H due to the PMOS signal PT. Hereinafter, the description of signals that are in the same signal state as the previous time is omitted.

時刻ｔ１において、入力信号ＩＮがローレベルＬからハイレベルＨに変化する。その後、 時刻ｔ２において、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する。 At time t1, the input signal IN changes from the low level L to the high level H. Thereafter, at time t2, the NMOS signal NT changes from the high level H to the low level L.

時刻ｔ３において、時刻ｔ１から遅延回路１３２による遅延時間（ｔ３−ｔ１）が経過すると、スイッチ１３１が第１の接点１３１aから第２の接点１３１ｂに切り替えられる。そのため、ＮＭＯＳ信号ＮＴにより補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。時刻ｔ５において、ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する。   At time t3, when the delay time (t3−t1) by the delay circuit 132 elapses from time t1, the switch 131 is switched from the first contact point 131a to the second contact point 131b. Therefore, the auxiliary output circuit signal MS changes from the high level H to the low level L by the NMOS signal NT. At time t5, the PMOS signal PT changes from the high level H to the low level L.

時刻ｔ６において、入力信号ＩＮがハイレベルＨからローレベルＬに変化する。その後、時刻ｔ７において、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化する。   At time t6, the input signal IN changes from the high level H to the low level L. Thereafter, at time t7, the PMOS signal PT changes from the low level L to the high level H.

時刻ｔ８において、時刻ｔ６から遅延回路１３２による遅延時間（ｔ８−ｔ６）が経過すると、スイッチ１３１が第２の接点１３１ｂから第１の接点１３１aに切り替えられる。そのため、ＰＭＯＳ信号ＰＴにより、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。時刻ｔ１０において、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。   At time t8, when the delay time (t8 to t6) by the delay circuit 132 elapses from time t6, the switch 131 is switched from the second contact point 131b to the first contact point 131a. Therefore, the auxiliary output circuit signal MS changes from the low level L to the high level H by the PMOS signal PT. At time t10, the NMOS signal NT changes from the low level L to the high level H.

このようにして、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化した後でありかつＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する前に、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。また、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化した一定時間後でかつＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する前に、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態である期間内において補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えることができる。   Thus, after the NMOS signal NT changes from high level H to low level L and before the PMOS signal PT changes from high level H to low level L, the auxiliary output circuit signal MS changes from high level H to It changes to low level L. Also, after a predetermined time when the PMOS signal PT changes from low level L to high level H and before the NMOS signal NT changes from low level L to high level H, the auxiliary output circuit signal MS goes from low level L to high level Change to H. Thus, the on / off state of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 can be switched within a period in which both the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are in the off state.

図８は、本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０の他の例を示す回路図である。図８において、補助出力回路駆動切替部１３０は、インバータ１３３ａ及び否定論理積回路１１３ｂ〜１１３ｄ（以下、ＮＡＮＤ回路１１３ｂ〜１１３ｄと呼ぶ。）から構成される。   FIG. 8 is a circuit diagram showing another example of the auxiliary output circuit drive switching unit 130 of the driver circuit 500 according to the embodiment of the present invention. In FIG. 8, the auxiliary output circuit drive switching unit 130 includes an inverter 133a and NAND circuits 113b to 113d (hereinafter referred to as NAND circuits 113b to 113d).

インバータ１３３ａの入力端子は入力端子１に接続される。インバータ１３３ａの出力端子はＮＡＮＤ回路１３３ｂの一方の入力端子に接続される。ＮＡＮＤ回路１３３ｂの他方の入力端子はインバータ１２３の出力端子に接続される。ＮＡＮＤ回路１３３ｃの一方の入力端子は入力端子１に接続される。ＮＡＮＤ回路１３３ｃの他方の入力端子はインバータ１２６の出力端子に接続される。ＮＡＮＤ回路１３３ｂの出力端子はＮＡＮＤ回路１３３ｄの一方の入力端子に接続される。ＮＡＮＤ回路１３３ｃの出力端子はＮＡＮＤ回路１３３ｄの他方の入力端子に接続される。ＮＡＮＤ回路１３３ｄの出力端子は補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。   The input terminal of the inverter 133 a is connected to the input terminal 1. The output terminal of the inverter 133a is connected to one input terminal of the NAND circuit 133b. The other input terminal of NAND circuit 133 b is connected to the output terminal of inverter 123. One input terminal of the NAND circuit 133 c is connected to the input terminal 1. The other input terminal of NAND circuit 133 c is connected to the output terminal of inverter 126. The output terminal of the NAND circuit 133b is connected to one input terminal of the NAND circuit 133d. The output terminal of the NAND circuit 133c is connected to the other input terminal of the NAND circuit 133d. The output terminal of the NAND circuit 133 d is connected to the gate G of the PMOSFET 301 and the gate G of the NMOSFET 302 of the auxiliary output circuit unit 300.

次に、図８の補助出力回路駆動切替部１３０の信号について説明する。   Next, signals of the auxiliary output circuit drive switching unit 130 of FIG. 8 will be described.

入力信号ＩＮは、インバータ１３３ａの入力端子及びＮＡＮＤ回路１３３ｃの一方の入力端子に入力される。   The input signal IN is input to the input terminal of the inverter 133a and one input terminal of the NAND circuit 133c.

反転信号ＩＮＶは、インバータ１３３ａにより生成され、ＮＡＮＤ回路１３３ｂの一方の入力端子に入力される。   The inverted signal INV is generated by the inverter 133a and is input to one input terminal of the NAND circuit 133b.

ＰＭＯＳ信号ＰＴは、ＮＡＮＤ回路１３３ｂの他方の入力端子に入力される。 The PMOS signal PT is input to the other input terminal of the NAND circuit 133 b.

否定論理積信号ＮＡ１（以下、ＮＡＮＤ信号ＮＡ１と呼ぶ。）は、ＰＭＯＳ信号ＰＴ及び反転信号ＩＮＶにより生成され、ＮＡＮＤ回路１３３ｄの一方の入力端子に入力される。 The NAND signal NA1 (hereinafter referred to as the NAND signal NA1) is generated by the PMOS signal PT and the inversion signal INV, and is input to one input terminal of the NAND circuit 133d.

ＮＭＯＳ信号ＮＴは、ＮＡＮＤ回路１３３ｃの他方の入力端子に入力される。 The NMOS signal NT is input to the other input terminal of the NAND circuit 133c.

否定論理積信号ＮＡ２（以下、ＮＡＮＤ信号ＮＡ２と呼ぶ。）は、ＮＭＯＳ信号ＮＴ及び入力信号ＩＮにより生成され、ＮＡＮＤ回路１３３ｄの他方の入力端子に入力される。   An NAND signal NA2 (hereinafter referred to as a NAND signal NA2) is generated by the NMOS signal NT and the input signal IN, and is input to the other input terminal of the NAND circuit 133d.

補助出力回路信号ＭＳは、ＮＡＮＤ信号ＮＡ１及びＮＡＮＤ信号ＮＡ２により生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。   The auxiliary output circuit signal MS is generated by the NAND signal NA 1 and the NAND signal NA 2, and is input to the gate G of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300.

次に、図８の補助出力回路駆動切替部１３０の動作について図９を参照して説明する。図９は、図８の補助出力回路駆動切替部１３０におけるタイミング図である。   Next, the operation of the auxiliary output circuit drive switching unit 130 of FIG. 8 will be described with reference to FIG. FIG. 9 is a timing chart of the auxiliary output circuit drive switching unit 130 of FIG.

時刻ｔ０において、入力信号ＩＮはローレベルＬである。反転信号ＩＮＶはハイレベルＨである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＡＮＤ信号ＮＡ１はローレベルＬである。ＮＭＯＳ信号ＮＴはハイレベルＨである。ＮＡＮＤ信号ＮＡ２はハイレベルＨである。補助出力回路信号ＭＳはハイレベルＨである。   At time t0, the input signal IN is at low level L. The inversion signal INV is at high level H. The PMOS signal PT is at high level H. The NAND signal NA1 is at low level L. The NMOS signal NT is at high level H. The NAND signal NA2 is at high level H. The auxiliary output circuit signal MS is at high level H.

時刻ｔ１から時刻ｔ２にかけて、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、反転信号ＩＮＶがハイレベルＨからローレベルＬに変化する。それにより、ＮＡＮＤ信号ＮＡ１がローレベルＬからハイレベルＨに変化する。また、ＮＡＮＤ信号ＮＡ２がハイレベルＨからローレベルＬに変化する。   When the input signal IN changes from low level L to high level H from time t1 to time t2, the inversion signal INV changes from high level H to low level L. As a result, the NAND signal NA1 changes from the low level L to the high level H. Also, the NAND signal NA2 changes from the high level H to the low level L.

時刻ｔ２から時刻ｔ３にかけて、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化すると、ＮＡＮＤ信号ＮＡ２がローレベルＬからハイレベルＨに変化する。それにより、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。その後、時刻ｔ５において、ＰＭＯＳ信号ＰＴはハイレベルＨからローレベルＬに変化する。   When the NMOS signal NT changes from high level H to low level L from time t2 to time t3, the NAND signal NA2 changes from low level L to high level H. As a result, the auxiliary output circuit signal MS changes from high level H to low level L. Thereafter, at time t5, the PMOS signal PT changes from the high level H to the low level L.

時刻ｔ６から時刻ｔ７にかけて、入力信号ＩＮがハイレベルＨからローレベルＬに変化すると、反転信号ＩＮＶがローレベルＬからハイレベルＨに変化する。   When the input signal IN changes from high level H to low level L from time t6 to time t7, the inverted signal INV changes from low level L to high level H.

時刻ｔ７から時刻ｔ８にかけて、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化すると、ＮＡＮＤ信号ＮＡ１がハイレベルＨからローレベルＬに変化する。それにより、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。その後、時刻ｔ８から時刻ｔ１０にかけて、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。 When the PMOS signal PT changes from low level L to high level H from time t7 to time t8, the NAND signal NA1 changes from high level H to low level L. As a result, the auxiliary output circuit signal MS changes from the low level L to the high level H. Thereafter, from time t8 to time t10, the NMOS signal NT changes from the low level L to the high level H.

以上のように、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから補助出力回路信号ＭＳを生成することができる。ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化した一定時間後でかつＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する一定時間前に、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。また、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化した一定時間後でかつＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する一定時間前に、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態である期間内において補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えることができる。   As described above, the auxiliary output circuit signal MS can be generated from the input signal IN, the PMOS signal PT, and the NMOS signal NT. The auxiliary output circuit signal MS goes from the high level H to the low level a predetermined time after the NMOS signal NT changes from the high level H to the low level L and before the constant time that the PMOS signal PT changes from the high level H to the low level L Change to L The auxiliary output circuit signal MS changes from the low level L after a predetermined time when the PMOS signal PT changes from the low level L to the high level H and before the predetermined time when the NMOS signal NT changes from the low level L to the high level H It changes to high level H. Thus, the on / off state of the PMOSFET 301 and the NMOSFET 302 of the auxiliary output circuit unit 300 can be switched within a period in which both the PMOSFET 201 and the NMOSFET 202 of the main output circuit unit 200 are in the off state.

次に、上記実施の形態に係るドライバ回路を備えたデジタルアンプの一例として、Ｅ級増幅器について説明する。図１０は、本発明の形態に係るドライバ回路５００を用いたＥ級増幅器の回路図である。 Next, a class E amplifier will be described as an example of a digital amplifier provided with the driver circuit according to the above embodiment. FIG. 10 is a circuit diagram of a class E amplifier using a driver circuit 500 according to an embodiment of the present invention.

図１０に示すように、Ｅ級増幅器６００は、ドライバ回路５００、ＮＭＯＳＦＥＴ６０１、コイル６０２、コイル６０３、コンデンサ６０４、コンデンサ６０５及び抵抗６０６から構成される。   As shown in FIG. 10, the class E amplifier 600 includes a driver circuit 500, an NMOSFET 601, a coil 602, a coil 603, a capacitor 604, a capacitor 605, and a resistor 606.

ドライバ回路５００の出力端子４００は、ＮＭＯＳＦＥＴ６０１のゲートＧに接続される。ＮＭＯＳＦＥＴ６０１のドレインＤはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ６０１のソースＳはノードＮ１０に接続される。コイル６０２の一方の端子は電源端子ＶＤＤに接続される。コイル６０２の他方の端子は、ノードＮ１０に接続される。ノードＮ１０は、ノードＮ１１を介してコイル６０３の一方の端子に接続される。コイル６０３の他方の端子はコンデンサ６０５の一方の端子に接続される。コンデンサ６０５の他方の端子は抵抗６０６の一端に接続される。抵抗６０６の他方の端子はグランド端子ＧＮＤに接続される。コンデンサ６０４の一方の端子はノードＮ１１に接続される。コンデンサ６０４の他方の端子はグランド端子ＧＮＤに接続される。   The output terminal 400 of the driver circuit 500 is connected to the gate G of the NMOSFET 601. The drain D of the NMOSFET 601 is connected to the ground terminal GND. The source S of the NMOSFET 601 is connected to the node N10. One terminal of the coil 602 is connected to the power supply terminal VDD. The other terminal of coil 602 is connected to node N10. Node N10 is connected to one terminal of coil 603 via node N11. The other terminal of coil 603 is connected to one terminal of capacitor 605. The other terminal of the capacitor 605 is connected to one end of the resistor 606. The other terminal of the resistor 606 is connected to the ground terminal GND. One terminal of capacitor 604 is connected to node N11. The other terminal of the capacitor 604 is connected to the ground terminal GND.

従来のドライバ回路を用いたＥ級増幅器では、ＮＭＯＳＦＥＴ６０１のゲート容量が小さい場合、貫通電流による消費電力を無視することができなくなる。そのため、本発明のドライバ回路５００を用いたＥ級増幅器６００にＮＭＯＳＦＥＴ６０１にゲート容量が小さいＭＯＳＦＥＴが用いられる場合には、貫通電流防止による消費電力の低減の効果がより高くなる。ゲート容量が小さいＭＯＳＦＥＴの材料としては、例えば、ＧａＮ（ガリウムナイトライド）が用いられる。具体的には、ドライバ回路５００をゲート容量が１．５ｎＦのＧａＮのＭＯＳＦＥＴに接続した場合、同じゲート幅を有するＳｉのＭＯＳＦＥＴに接続した場合に比べて、消費電流を１０％程度削減できることを知見した。なお、ＮＭＯＳＦＥＴ６０１の材料は、ＧａＮ（窒化ガリウム）に限定されるものではない。例えば、ＧａＡｓ（砒化ガリウム）、ＳｉＣ（単価珪素）又はＳｉ（シリコン）であってもよい。また、デジタルアンプとしては、Ｅ級増幅器だけでなく、Ｄ級増幅器、Ｆ級増幅器、Ｇ級増幅器又はＨ級増幅器であってもよい。使用するＭＯＳＦＥＴゲート容量が小さいほど本発明による貫通電流防止の効果が期待される。   In a class E amplifier using a conventional driver circuit, when the gate capacitance of the NMOSFET 601 is small, power consumption due to through current can not be ignored. Therefore, when a MOSFET having a small gate capacity is used as the NMOSFET 601 in the class E amplifier 600 using the driver circuit 500 of the present invention, the effect of reducing power consumption by preventing the through current is further enhanced. For example, GaN (gallium nitride) is used as a material of the MOSFET having a small gate capacity. Specifically, it has been found that when the driver circuit 500 is connected to a GaN MOSFET with a gate capacitance of 1.5 nF, the current consumption can be reduced by about 10% as compared to the case where it is connected to a Si MOSFET having the same gate width. did. The material of the NMOSFET 601 is not limited to GaN (gallium nitride). For example, GaAs (gallium arsenide), SiC (price silicon) or Si (silicon) may be used. The digital amplifier may be not only a class E amplifier, but also a class D amplifier, a class F amplifier, a class G amplifier or a class H amplifier. As the MOSFET gate capacitance used is smaller, the effect of the through current prevention according to the present invention is expected.

本発明は、モータ駆動回路、ＤＣ／ＤＣコンバータ等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。   The present invention can be used for a motor drive circuit, a DC / DC converter, and the like. Therefore, the present invention has high industrial applicability.

１，１３０ａ，１３０ｂ，１３０ｃ 入力端子
１００ 制御回路部
１１０ 入力信号変換部
１１１ 遅延回路部
１１１−１〜１１１−ｎ，１２１〜１２６，１３３ａ インバータ
１２１ａ〜１２３ａ，２０１，３０１ ＰＭＯＳＦＥＴ
１２１ｂ〜１２３ｂ，２０２，３０２，６０１ ＮＭＯＳＦＥＴ
１１２ 論理積回路
１１３ 論理和回路
１２０ プリドライバ回路部
１３０ 補助出力回路駆動切替部
１３１ａ，１３１ｂ 接点
１３１ｃ 中点
１３２ 遅延回路
１３３ スイッチ
１３３ｂ〜１３３ｄ 否定論理積回路
２００ 主出力回路部
３００ 補助出力回路部
４００ 出力端子
５００ ドライバ回路
６００ Ｅ級増幅器
６０２，６０３ コイル
６０４，６０５ コンデンサ
６０６ 抵抗
ＧＮＤ グランド（低電位端子）
Ｎ１０，Ｎ１１ ノード
ＶＤＤ 電源（高電位端子） 1, 130a, 130b, 130c Input terminal 100 Control circuit unit 110 Input signal conversion unit 111 Delay circuit units 111-1 to 111-n, 121 to 126, 133a Inverters 121a to 123a, 201, 301 PMOSFET
121b to 123b, 202, 302, 601 NMOSFETs
112 AND circuit 113 OR circuit 120 Predriver circuit unit 130 Auxiliary output circuit drive switching unit 131a, 131b Contact point 131c Mid point 132 Delay circuit 133 Switches 133b to 133d NOT circuit 200 Main output circuit unit 300 Auxiliary output circuit unit 400 Output terminal 500 driver circuit 600 class E amplifier 602, 603 coil 604, 605 capacitor 606 resistance GND ground (low potential terminal)
N10, N11 node VDD power supply (high potential terminal)

Claims (14)

高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と前記第１の出力端子との間に接続される第２のトランジスタとを含み、前記第１のトランジスタがオフしかつ前記第２のトランジスタがオンすることにより前記第１の出力端子が第１の電位になり、前記第１のトランジスタがオンしかつ前記第２のトランジスタがオフすることにより前記第１の出力端子が第２の電位になり、前記第１及び第２のトランジスタがオフすることにより前記第１の出力端子が高インピーダンス状態になる主出力回路部と、
前記高電位端子と第２の出力端子との間に接続される第３のトランジスタと、前記低電位端子と前記第２の出力端子との間に接続される第４のトランジスタとを含み、前記第３のトランジスタがオフしかつ前記第４のトランジスタがオンすることにより前記第２の出力端子が前記第１の電位になり、前記第３のトランジスタがオンしかつ前記第４のトランジスタがオフすることにより前記第２の出力端子が前記第２の電位になる補助出力回路部と、
前記第１の出力端子が前記第１の電位から前記高インピーダンス状態を経由して前記第２の電位に切り替わり前記第２の電位から前記高インピーダンス状態を経由して前記第１の電位に切り替わるように前記主出力回路部を制御し、前記第１の出力端子が前記第１の電位から前記高インピーダンス状態に切り替わって第１の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第２の電位に切り替わる第２の時間の到達前に前記第２の出力端子が前記第１の電位から前記第２の電位に切り替わり、前記第１の出力端子が前記第２の電位から前記高インピーダンス状態に切り替わって第３の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第１の電位に切り替わる第４の時間の到達前に前記第２の出力端子が前記第２の電位から前記第１の電位に切り替わるように前記補助出力回路部を制御する制御回路部とを備え、
前記第１の出力端子と前記第２の出力端子とは共通に接続され、
前記第１の電位はローレベル又はハイレベルのうち一方のレベルであり、
前記第２の電位はローレベル又はハイレベルのうち他方のレベルであり、
前記第１及び第２のトランジスタのオン抵抗は、前記第３及び第４のトランジスタのオン抵抗よりも小さい、ドライバ回路。 A first transistor connected between the high potential terminal and the first output terminal, and a second transistor connected between the low potential terminal and the first output terminal; The first transistor is turned on and the second transistor is turned on to bring the first output terminal to a first potential, and the first transistor is turned on and the second transistor is turned off. A main output circuit unit in which the first output terminal is in a high impedance state when the first output terminal is at the second potential and the first and second transistors are turned off;
A third transistor connected between the high potential terminal and the second output terminal, and a fourth transistor connected between the low potential terminal and the second output terminal, When the third transistor is turned off and the fourth transistor is turned on, the second output terminal becomes the first potential, and the third transistor is turned on and the fourth transistor is turned off. An auxiliary output circuit unit that brings the second output terminal to the second potential.
The first output terminal is switched from the first potential to the second potential via the high impedance state, and switched from the second potential to the first potential via the high impedance state Control the main output circuit unit and switch the first output terminal from the first potential to the high impedance state, and after a first time has elapsed and the first output terminal from the high impedance state The second output terminal switches from the first potential to the second potential before reaching a second time when the second potential is switched to the second potential, and the first output terminal switches from the second potential to the second potential. After the elapse of a third time in the high impedance state and before the arrival of the fourth time in which the first output terminal switches from the high impedance state to the first potential And a control circuit unit which the output terminal to control the auxiliary output circuit section to switch to said first potential from said second potential,
The first output terminal and the second output terminal are commonly connected,
The first potential is one of low level and high level,
The second potential is Ri other level der of the low level or high level,
The driver circuit , wherein the on resistances of the first and second transistors are smaller than the on resistances of the third and fourth transistors . 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅よりも大きい、請求項１に記載のドライバ回路。 Wherein the first and the gate width of the second transistor, the third and greater than the gate width of the fourth transistor, the driver circuit of claim 1. 高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と前記第１の出力端子との間に接続される第２のトランジスタとを含み、前記第１のトランジスタがオフしかつ前記第２のトランジスタがオンすることにより前記第１の出力端子が第１の電位になり、前記第１のトランジスタがオンしかつ前記第２のトランジスタがオフすることにより前記第１の出力端子が第２の電位になり、前記第１及び第２のトランジスタがオフすることにより前記第１の出力端子が高インピーダンス状態になる主出力回路部と、
前記高電位端子と第２の出力端子との間に接続される第３のトランジスタと、前記低電位端子と前記第２の出力端子との間に接続される第４のトランジスタとを含み、前記第３のトランジスタがオフしかつ前記第４のトランジスタがオンすることにより前記第２の出力端子が前記第１の電位になり、前記第３のトランジスタがオンしかつ前記第４のトランジスタがオフすることにより前記第２の出力端子が前記第２の電位になる補助出力回路部と、
前記第１の出力端子が前記第１の電位から前記高インピーダンス状態を経由して前記第２の電位に切り替わり前記第２の電位から前記高インピーダンス状態を経由して前記第１の電位に切り替わるように前記主出力回路部を制御し、前記第１の出力端子が前記第１の電位から前記高インピーダンス状態に切り替わって第１の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第２の電位に切り替わる第２の時間の到達前に前記第２の出力端子が前記第１の電位から前記第２の電位に切り替わり、前記第１の出力端子が前記第２の電位から前記高インピーダンス状態に切り替わって第３の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第１の電位に切り替わる第４の時間の到達前に前記第２の出力端子が前記第２の電位から前記第１の電位に切り替わるように前記補助出力回路部を制御する制御回路部とを備え、
前記第１の出力端子と前記第２の出力端子とは共通に接続され、
前記第１の電位はローレベル又はハイレベルのうち一方のレベルであり、
前記第２の電位はローレベル又はハイレベルのうち他方のレベルであり、
前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅よりも大きい、ドライバ回路。 A first transistor connected between the high potential terminal and the first output terminal, and a second transistor connected between the low potential terminal and the first output terminal; The first transistor is turned on and the second transistor is turned on to bring the first output terminal to a first potential, and the first transistor is turned on and the second transistor is turned off. A main output circuit unit in which the first output terminal is in a high impedance state when the first output terminal is at the second potential and the first and second transistors are turned off;
A third transistor connected between the high potential terminal and the second output terminal, and a fourth transistor connected between the low potential terminal and the second output terminal, When the third transistor is turned off and the fourth transistor is turned on, the second output terminal becomes the first potential, and the third transistor is turned on and the fourth transistor is turned off. An auxiliary output circuit unit that brings the second output terminal to the second potential.
The first output terminal is switched from the first potential to the second potential via the high impedance state, and switched from the second potential to the first potential via the high impedance state Control the main output circuit unit and switch the first output terminal from the first potential to the high impedance state, and after a first time has elapsed and the first output terminal from the high impedance state The second output terminal switches from the first potential to the second potential before reaching a second time when the second potential is switched to the second potential, and the first output terminal switches from the second potential to the second potential. After the elapse of a third time in the high impedance state and before the arrival of the fourth time in which the first output terminal switches from the high impedance state to the first potential And a control circuit unit which the output terminal to control the auxiliary output circuit section to switch to said first potential from said second potential,
The first output terminal and the second output terminal are commonly connected,
The first potential is one of low level and high level,
The second potential is the other one of low level and high level,
Wherein the first and the gate width of the second transistor is larger than a gate width of said third and fourth transistors, the driver circuit. 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅の１０倍以上である、請求項１〜３のいずれか一項に記載のドライバ回路。   The driver circuit according to any one of claims 1 to 3, wherein gate widths of the first and second transistors are ten times or more of gate widths of the third and fourth transistors. 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅の１００倍以上である、請求項１〜４のいずれか一項に記載のドライバ回路。   The driver circuit according to any one of claims 1 to 4, wherein a gate width of the first and second transistors is 100 times or more of a gate width of the third and fourth transistors. 前記制御回路部は、入力信号に応答して第１、第２、第３の制御信号を生成し、前記第１の制御信号を前記第１のトランジスタの制御端子に与え、前記第２の制御信号を前記第２のトランジスタの制御端子に与え、前記第３の制御信号を前記第３及び第４のトランジスタの制御端子に与え、
前記第１の制御信号は、前記入力信号の第１の変化から第５の時間遅延して前記第２の電位から前記第１の電位に変化し、
前記第２の制御信号は、前記入力信号の前記第１の変化から第６の時間遅延して前記第２の電位から前記第１の電位に変化し、
前記第３の制御信号は、前記入力信号の前記第１の変化から第７の時間遅延して前記第２の電位から前記第１の電位に変化し、
前記第１の制御信号は、前記入力信号の第２の変化から第８の時間遅延して前記第１の電位から前記第２の電位に変化し、
前記第２の制御信号は、前記入力信号の前記第２の変化から第９の時間遅延して前記第１の電位から前記第２の電位に変化し、
前記第３の制御信号は、前記入力信号の前記第２の変化から第１０の時間遅延して前記第１の電位から前記第２の電位に変化し、
前記第５の時間は、前記第６の時間及び前記第７の時間よりも長く、
前記第７の時間は、前記第６の時間よりも長く、
前記第９の時間は、前記第８の時間及び前記第１０の時間よりも長く、
前記第１０の時間は、前記第８の時間よりも長く、
前記第１のトランジスタは、前記第１の制御信号が前記第２の電位のときにオフし、前記第１の制御信号が前記第１の電位のときにオンし、
前記第２のトランジスタは、前記第２の制御信号が前記第２の電位のときにオンし、前記第２の制御信号が前記第１の電位のときにオフし、
前記第３のトランジスタは、前記第３の制御信号が前記第２の電位のときにオフし、前記第３の制御信号が前記第１の電位のときにオンし、
前記第４のトランジスタは、前記第３の制御信号が前記第２の電位のときにオンし、前記第３の制御信号が前記第１の電位のときにオフする、請求項１〜５のいずれか一項に記載のドライバ回路。 The control circuit unit generates first, second and third control signals in response to an input signal, applies the first control signal to the control terminal of the first transistor, and the second control Applying a signal to the control terminal of the second transistor, and applying the third control signal to the control terminals of the third and fourth transistors;
The first control signal changes from the second potential to the first potential with a fifth time delay from the first change of the input signal.
The second control signal changes from the second potential to the first potential with a delay of a sixth time from the first change of the input signal,
The third control signal changes from the second potential to the first potential with a delay of a seventh time from the first change of the input signal,
The first control signal changes from the first potential to the second potential with a delay of an eighth time from the second change of the input signal,
The second control signal changes from the first potential to the second potential with a ninth time delay from the second change of the input signal.
The third control signal changes from the first potential to the second potential with a tenth time delay from the second change of the input signal.
The fifth time is longer than the sixth time and the seventh time,
The seventh time is longer than the sixth time,
The ninth time is longer than the eighth time and the tenth time,
The tenth time is longer than the eighth time,
The first transistor is turned off when the first control signal is at the second potential, and turned on when the first control signal is at the first potential,
The second transistor is turned on when the second control signal is at the second potential, and turned off when the second control signal is at the first potential,
The third transistor is turned off when the third control signal is at the second potential, and turned on when the third control signal is at the first potential,
The fourth transistor according to any one of claims 1 to 5, wherein the fourth transistor is turned on when the third control signal is at the second potential and is turned off when the third control signal is at the first potential. The driver circuit according to any one of the preceding claims. 前記制御回路部は、
前記入力信号に応答して第１の論理信号及び第２の論理信号を生成する入力信号変換部と、
前記第１の論理信号に基づいて前記第１の制御信号を生成し、前記第２の論理信号に基づいて前記第２の制御信号を生成するプリドライバ回路部と、
前記入力信号、前記第１の論理信号及び前記第２の論理信号に基づいて、前記第３の制御信号を生成する補助出力回路駆動切替部とを含み、
前記第１の論理信号は、前記入力信号の前記第１の変化から第１１の時間遅延して、第３の電位から第４の電位に変化し、前記入力信号の前記第２の変化と共に第４の電位から第３の電位に変化し、
前記第２の論理信号は、前記入力信号の前記第１の変化と共に第３の電位から第４の電位に変化し、前記入力信号の前記第２の変化から第１２の時間遅延して、第４の電位から第３の電位に変化し、
前記第３の電位はローレベル又はハイレベルのうち一方のレベルであり、
前記第４の電位はローレベル又はハイレベルのうち他方のレベルである、請求項６に記載のドライバ回路。 The control circuit unit
An input signal converter that generates a first logic signal and a second logic signal in response to the input signal;
A pre-driver circuit unit that generates the first control signal based on the first logic signal and generates the second control signal based on the second logic signal;
An auxiliary output circuit drive switching unit that generates the third control signal based on the input signal, the first logic signal, and the second logic signal,
The first logic signal changes from a third potential to a fourth potential with a delay of an eleventh time period from the first change of the input signal, and the first logic signal changes with the second change of the input signal. Change from the fourth potential to the third potential,
The second logic signal changes from a third potential to a fourth potential with the first change of the input signal, and is delayed by a twelfth time from the second change of the input signal, Change from the fourth potential to the third potential,
The third potential is one of low level and high level,
7. The driver circuit according to claim 6, wherein the fourth potential is the other of low level and high level. 前記補助出力回路駆動切替部は、
前記入力信号を遅延させることにより切替信号を生成する第１の遅延回路と、
前記切替信号に基づいて前記第１の制御信号を前記第３の制御信号として出力する状態と、前記第２の制御信号を前記第３の制御信号として出力する状態とに切り替えられるスイッチとを含む、請求項７に記載のドライバ回路。 The auxiliary output circuit drive switching unit is
A first delay circuit that generates a switching signal by delaying the input signal;
The switch includes: a state in which the first control signal is output as the third control signal based on the switching signal; and a state in which the second control signal is output as the third control signal. The driver circuit according to claim 7. 前記補助出力回路駆動切替部は、
前記入力信号、前記第１の制御信号及び前記第２の制御信号に基づいて前記第３の制御信号を生成する複数の論理回路を含む、請求項７に記載のドライバ回路。 The auxiliary output circuit drive switching unit is
8. The driver circuit according to claim 7, further comprising a plurality of logic circuits that generate the third control signal based on the input signal, the first control signal, and the second control signal. 前記プリドライバ回路部は、
前記第１の論理信号を遅延することにより前記第１の制御信号を生成する複数の第１のインバータと、
前記第２の論理信号を遅延させることにより前記第２の制御信号を生成する複数の第２のインバータとを含む、請求項７〜９のいずれか一項に記載のドライバ回路。 The pre-driver circuit unit
A plurality of first inverters generating said first control signal by delaying said first logic signal;
10. The driver circuit according to any one of claims 7 to 9, further comprising: a plurality of second inverters that generate the second control signal by delaying the second logic signal. 前記複数の第１のインバータの各々は、第５及び第６のトランジスタを含み、
前記複数の第２のインバータの各々は、第７及び第８のトランジスタを含み、
前記複数のインバータの前記第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて増加し、
前記複数のインバータの前記第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて増加する、請求項１０に記載のドライバ回路。 Each of the plurality of first inverters includes fifth and sixth transistors,
Each of the plurality of second inverters includes seventh and eighth transistors,
The gate widths of the fifth and sixth transistors of the plurality of inverters increase from the first stage to the final stage,
11. The driver circuit according to claim 10, wherein the gate widths of the seventh and eighth transistors of the plurality of inverters increase from the first stage to the final stage. 前記複数のインバータの前記第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて２〜１０倍ずつ増加し、
前記複数のインバータの前記第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて２〜１０倍ずつ増加する、請求項１０又は１１に記載のドライバ回路。 The gate widths of the fifth and sixth transistors of the plurality of inverters increase by 2 to 10 times from the first stage to the final stage,
12. The driver circuit according to claim 10, wherein the gate widths of the seventh and eighth transistors of the plurality of inverters increase by 2 to 10 times from the first stage to the final stage. 前記入力信号変換部は、
前記入力信号を遅延させることにより遅延信号を生成する第２の遅延回路部と、
前記入力信号及び前記遅延信号に基づいて、前記第１の論理信号を生成する第１の論理回路と、
前記入力信号及び前記遅延信号に基づいて、前記第２の論理信号を生成する第２の論理回路とを含む、請求項７〜１２のいずれか一項に記載のドライバ回路。 The input signal conversion unit
A second delay circuit unit that generates a delay signal by delaying the input signal;
A first logic circuit that generates the first logic signal based on the input signal and the delay signal;
13. The driver circuit according to any one of claims 7 to 12, further comprising: a second logic circuit that generates the second logic signal based on the input signal and the delay signal. 請求項１〜１３のいずれか一項に記載のドライバ回路を備えたデジタルアンプ。   A digital amplifier comprising the driver circuit according to any one of claims 1 to 13.
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