JP2005065068A - Digital power amplifier - Google Patents

Digital power amplifier Download PDF

Info

Publication number
JP2005065068A
JP2005065068A JP2003294928A JP2003294928A JP2005065068A JP 2005065068 A JP2005065068 A JP 2005065068A JP 2003294928 A JP2003294928 A JP 2003294928A JP 2003294928 A JP2003294928 A JP 2003294928A JP 2005065068 A JP2005065068 A JP 2005065068A
Authority
JP
Japan
Prior art keywords
power supply
voltage
low
supply terminal
power amplification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003294928A
Other languages
Japanese (ja)
Other versions
JP4351882B2 (en
Inventor
Tetsuo Iri
哲郎 伊理
Satoyuki Kono
智行 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2003294928A priority Critical patent/JP4351882B2/en
Publication of JP2005065068A publication Critical patent/JP2005065068A/en
Application granted granted Critical
Publication of JP4351882B2 publication Critical patent/JP4351882B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Amplifiers (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital power amplifier using two Nch transistors of which the substrates are not separated as a power amplifying stage. <P>SOLUTION: The power amplifying stage is constituted of high side and low side Nch power amplification transistors 7, 8 with common substrate potential and power supply voltage VDDG of an inverter 5 which controls gate voltage of the high side power amplification transistor 7 is set as voltage higher than power supply voltage VDDout of the power amplification transistor 7 by more than threshold voltage in consideration of a substrate bias effect of the power amplification transistor 7. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は矩形波のデジタル信号を入力して電力増幅し矩形波で出力するデジタル電力増幅器に関し、特に携帯機器等のような比較的低出力用として好適なデジタル電力増幅器に関するものである。   The present invention relates to a digital power amplifier that inputs a rectangular wave digital signal, amplifies the power, and outputs a rectangular wave, and more particularly to a digital power amplifier suitable for a relatively low output such as a portable device.

図３は従来のデジタル電力増幅器の構成を示すブロック図である。図３において、１は信号入力端子、２はゲート電圧制御回路（デッドタイム付与回路）、１１はＰｃｈの電力増幅トランジスタ、８はＮｃｈの電力増幅トランジスタ、９は出力端子である。   FIG. 3 is a block diagram showing the configuration of a conventional digital power amplifier. In FIG. 3, 1 is a signal input terminal, 2 is a gate voltage control circuit (dead time giving circuit), 11 is a Pch power amplification transistor, 8 is an Nch power amplification transistor, and 9 is an output terminal.

信号入力端子１にはＰＷＭ(Pulse Width Modulation)やＰＤＭ(Pulse Density Modulation)等のデジタル信号が入力し、ゲート電圧制御回路２はゲート容量の大きい電力増幅トランジスタを駆動できるよう出力インピーダンスは低い。また、電力増幅段はＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８で構成され、これらが同時にＯＮして貫通電流が流れることを防止するため、ゲート電圧制御回路２で両トランジスタ１１，８が同時にＯＦＦするいわゆるデッドタイムを設けている。   A digital signal such as PWM (Pulse Width Modulation) or PDM (Pulse Density Modulation) is input to the signal input terminal 1, and the output impedance is low so that the gate voltage control circuit 2 can drive a power amplification transistor having a large gate capacity. The power amplification stage is composed of a Pch power amplification transistor 11 and an Nch power amplification transistor 8, which are simultaneously turned on to prevent a through current from flowing. Is provided with a so-called dead time that simultaneously turns OFF.

さらに、電力増幅トランジスタ１１，８の電源電圧ＶＤＤoutをゲート電圧制御回路２の電源電圧ＶＤＤと分離した電圧とすることで、その電圧ＶＤＤoutを電圧ＶＤＤと等しいかそれより低い電圧で使用することができるようになり、例えば、ヘッドフォンを駆動する場合のように、出力電力を所定の電力以下にしたい場合などには、この電圧ＶＤＤoutのレベルを調整することにより出力電力を調整することが可能である。なお、出力端子９からは電力増幅されたＰＷＭやＰＤＭの矩形波の信号が出力し、その後段に接続された低域通過フィルタ（図示せず）によりアナログ信号に変換される。   Furthermore, by setting the power supply voltage VDDout of the power amplification transistors 11 and 8 to be a voltage separated from the power supply voltage VDD of the gate voltage control circuit 2, the voltage VDDout can be used at a voltage equal to or lower than the voltage VDD. For example, when the output power is desired to be equal to or lower than a predetermined power, such as when driving headphones, the output power can be adjusted by adjusting the level of the voltage VDDout. The output terminal 9 outputs a power-amplified PWM or PDM rectangular wave signal, which is converted into an analog signal by a low-pass filter (not shown) connected to the subsequent stage.

図４は別の従来例のデジタル電力増幅器の構成を示すブロック図であり、ハイサイドの電力増幅トランジスタの基板電位をローサイドの電力増幅トランジスタの基板電位から分離した構成である。図４において、図３と同じものには同じ符号を付した。３は信号のハイレベルを電圧ＶＤＤからＶＧに変換するレベルシフタ、４はインバータ、５，６はゲート制御用電流増幅インバータ（ゲート制御回路）、１２はＮｃｈの電力増幅トランジスタ８と基板分離されたＮｃｈの電力増幅トランジスタ、１３はダイオード、１４はキャパシタである。ダイオード１３とキャパシタ１４はブートストラップ回路の一部を構成する。   FIG. 4 is a block diagram showing the configuration of another conventional digital power amplifier, in which the substrate potential of the high-side power amplification transistor is separated from the substrate potential of the low-side power amplification transistor. In FIG. 4, the same components as those in FIG. 3 is a level shifter for converting the high level of the signal from the voltage VDD to VG, 4 is an inverter, 5 and 6 are gate control current amplification inverters (gate control circuits), and 12 is an Nch power amplification transistor 8 and an Nch separated from the substrate. The power amplification transistor 13, 13 is a diode, and 14 is a capacitor. The diode 13 and the capacitor 14 constitute a part of the bootstrap circuit.

このデジタル電力増幅器では、ハイサイドではゲート電圧制御回路２からの出力がレベルシフタ３でレベルシフトされてからインバータ４，５で２回反転されて電力増幅トランジスタ１２のゲートに入力し、ローサイドではインバータ６で１回反転されてトランジスタ８のゲートに入力するので、電力増幅トランジスタ１２，８のゲート電圧は互いに逆方向に駆動されプッシュプル動作を行う。このとき、ローサイドの電力増幅トランジスタ８から基板分離されたハイサイドの電力増幅トランジスタ１２は、そのソースである出力端子９の出力電圧Ｖoutを基準に動作するが、その出力電圧Ｖoutが電圧ＶＳＳの時はキャパシタ１４にダイオード１３を通って電圧ＶＤＤから充電される。   In this digital power amplifier, the output from the gate voltage control circuit 2 is level-shifted by the level shifter 3 on the high side, then inverted twice by the inverters 4 and 5 and input to the gate of the power amplification transistor 12, and the inverter 6 on the low side. Is inverted once and input to the gate of the transistor 8, so that the gate voltages of the power amplification transistors 12 and 8 are driven in opposite directions to perform a push-pull operation. At this time, the high-side power amplifying transistor 12 separated from the low-side power amplifying transistor 8 operates on the basis of the output voltage Vout of the output terminal 9 that is the source, but when the output voltage Vout is the voltage VSS. Is charged from the voltage VDD through the diode 13 to the capacitor 14.

このため、ゲート制御用電流増幅インバータ５の電源電圧ＶＧは電圧ＶＤＤとなるが、次に、ローサイドの電力増幅トランジスタ８がＯＦＦとなり、ハイサイドの電力増幅トランジスタ１２がＯＮになると、出力端子９の出力電圧Ｖoutは電圧ＶＤＤoutとなり、ゲート制御用電流増幅インバータ５の電源電圧ＶＧは「ＶＤＤ＋ＶＤＤout」に上昇する。   As a result, the power supply voltage VG of the gate control current amplification inverter 5 becomes the voltage VDD. Next, when the low-side power amplification transistor 8 is turned off and the high-side power amplification transistor 12 is turned on, the output terminal 9 The output voltage Vout becomes the voltage VDDout, and the power supply voltage VG of the gate control current amplification inverter 5 rises to “VDD + VDDout”.

よって、出力端子９の出力電圧Ｖoutと電源電圧ＶＧとの電位差は常にＶＤＤとなり、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧ＶgsはＯＮ時にはＶＤＤとなる。こうすることで、ハイサイドの電力増幅トランジスタ１２とローサイドの電力増幅トランジスタ８の動作条件を同一にすることができ、両トランジスタ１２，８のＯＮ抵抗の比を１：１に近い値とすることができ、歪率を改善することができる（以上、特許文献１、非特許文献１参照）。
特開平７−１５２４８号公報 テキサスインスツルメントの「TPA3003D2」のプロダクトレビュー、１−２４頁、２００３年、２月 Therefore, the potential difference between the output voltage Vout at the output terminal 9 and the power supply voltage VG is always VDD, and the gate-source voltage Vgs of the high-side power amplification transistor 12 is VDD when ON. By doing so, the operating conditions of the high-side power amplifying transistor 12 and the low-side power amplifying transistor 8 can be made the same, and the ratio of the ON resistances of both transistors 12 and 8 should be close to 1: 1. And the distortion rate can be improved (see Patent Document 1 and Non-Patent Document 1).
Japanese Patent Laid-Open No. 7-15248 Product review of Texas Instruments' “TPA3003D2”, pp. 1-24, February 2003

デジタル電力増幅器の電力増幅段を構成する上で最も単純な方法は、図３に示したようにＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８を用いたコンプリメンタリ構造である。しかし、この図３のデジタル電力増幅器の場合、ハイサイドの電力増幅トランジスタ１１の電源電圧ＶＤＤoutが電力増幅制御に伴い変化するとその電力増幅トランジスタ１１のＯＮ抵抗値が変化し、ローサイド側の電力増幅トランジスタ８のＯＮ抵抗値とのバランスが崩れ、ＴＨＤ（全高調波歪率）の悪化につながる問題がある。さらに、集積化してもＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８が独立してばらつくので、量産した場合には両電力増幅トランジスタ１１，８のＯＮ抵抗の差が大きくなる場合があり、歩留まりの低下を招くことがある。   The simplest method for configuring the power amplification stage of the digital power amplifier is a complementary structure using a Pch power amplification transistor 11 and an Nch power amplification transistor 8 as shown in FIG. However, in the case of the digital power amplifier of FIG. 3, when the power supply voltage VDDout of the high-side power amplification transistor 11 changes with the power amplification control, the ON resistance value of the power amplification transistor 11 changes, and the low-side power amplification transistor. There is a problem that the balance with the ON resistance value of 8 is lost, leading to deterioration of THD (total harmonic distortion). Further, even when integrated, the Pch power amplification transistor 11 and the Nch power amplification transistor 8 vary independently, and therefore, when mass-produced, the difference in the ON resistance between the power amplification transistors 11 and 8 may increase. Yield may be reduced.

また、電力増幅段の電源電圧ＶＤＤoutのレベル調整で出力電力を調整する場合においても、Ｐｃｈの電力増幅トランジスタ１１をＯＮ／ＯＦＦさせるには電源電圧ＶＤＤoutをそのＰｃｈトランジスタのしきい値電圧Ｖｔｈ以上にする必要があり、仮にその電源電圧ＶＤＤoutをしきい値電圧Ｖｔｈ以下にした場合、そのＰｃｈトランジスタをＯＮさせるためには、ゲート・ソース間電圧Ｖgsを低電位の電圧ＶＳＳ以下にしなければならなくなり、正電源しか持たない携帯機器では現実的ではない。よって、出力電力をゼロにまで絞り込むためには、電力増幅段の電源電圧ＶＤＤoutで制御しきれない領域は、入力するＰＷＭやＰＤＭのデジタル信号の値を下げる必要があるが、デジタル値で出力のレベルを下げると、使用可能なビット数が減るため分解能が悪くなる問題がある。   Even when the output power is adjusted by adjusting the level of the power supply voltage VDDout of the power amplification stage, the power supply voltage VDDout is set to be equal to or higher than the threshold voltage Vth of the Pch transistor in order to turn on / off the Pch power amplification transistor 11. If the power supply voltage VDDout is made lower than the threshold voltage Vth, the gate-source voltage Vgs must be made lower than the low potential voltage VSS in order to turn on the Pch transistor. It is not practical for portable devices that have only a positive power supply. Therefore, in order to reduce the output power to zero, it is necessary to lower the value of the input PWM or PDM digital signal in the region that cannot be controlled by the power supply voltage VDDout of the power amplification stage. When the level is lowered, the number of usable bits is reduced, and there is a problem that the resolution is deteriorated.

一方、図４に示したように、電力増幅段をＮｃｈトランジスタのみで構成した場合には、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsは、出力端子９の出力電圧Ｖoutを基準に決まるため、その電力増幅トランジスタ１２の電源電圧ＶＤＤoutより高くする必要がある。このため図４で説明したように、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsを、出力端子９の出力電圧Ｖoutに入力部の電源電圧ＶＤＤを加えた電圧にまで上昇させるためのブートストラップ回路等が用いられるが、出力毎にダイオード１３とキャパシタ１４を追加する必要があり、ステレオ出力であれば２チャンネル分が必要になり、部品点数の増加につながる問題がある。   On the other hand, as shown in FIG. 4, when the power amplification stage is composed of only Nch transistors, the gate-source voltage Vgs of the high-side power amplification transistor 12 is based on the output voltage Vout of the output terminal 9. Therefore, it is necessary to make it higher than the power supply voltage VDDout of the power amplification transistor 12. Therefore, as described with reference to FIG. 4, the gate-source voltage Vgs of the high-side power amplification transistor 12 is increased to a voltage obtained by adding the power supply voltage VDD of the input section to the output voltage Vout of the output terminal 9. A bootstrap circuit or the like is used. However, it is necessary to add a diode 13 and a capacitor 14 for each output. For stereo output, two channels are required, which leads to an increase in the number of parts.

また、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsは、出力電圧Ｖoutが基準となるためその電力増幅トランジスタ１２の基板電位を電力増幅トランジスタ８の基板電位から分離する必要があるが、基板がＰ型のプロセスでは、二重ウェル等の複雑なプロセスを使用しないとＮｃｈトランジスタの基板を分離できないので、プロセスコストの増加につながる問題がある。基板がＮ型のプロセスでは、Ｎｃｈトランジスタの基板は分離できても、Ｐｃｈのトランジスタの基板を分離できないため、本来は低電圧で駆動可能な入力側のゲート信号制御回路２の電源電圧ＶＤＤまでも電力増幅トランジスタのゲートを駆動する高い電圧に設定する必要があるため、回路の消費電力が増加してしまい、電力効率が低下する問題がある。よって、一般的なＰｃｈ基板を使用した廉価なプロセスを使用して１チップで構成することができなくなるため生産コストが高くなり、携帯機器等の出力電力が比較的小さい機器には適さないという問題がある。   The gate-source voltage Vgs of the high-side power amplification transistor 12 is based on the output voltage Vout, so that the substrate potential of the power amplification transistor 12 must be separated from the substrate potential of the power amplification transistor 8. If the substrate is a P-type process, the substrate of the Nch transistor cannot be separated unless a complicated process such as a double well is used, which causes a problem that the process cost increases. In the N-type substrate process, the substrate of the Nch transistor can be separated, but the substrate of the Pch transistor cannot be separated. Therefore, even the power supply voltage VDD of the gate signal control circuit 2 on the input side that can be driven with a low voltage is used. Since it is necessary to set a high voltage for driving the gate of the power amplification transistor, there is a problem that the power consumption of the circuit is increased and the power efficiency is lowered. Therefore, it is impossible to configure a single chip using an inexpensive process using a general Pch substrate, which increases the production cost and is not suitable for a device having a relatively small output power such as a portable device. There is.

本発明は上記問題を解決し、簡単な回路構成で標準的なプロセスを使用でき、安価で省電力用にも好適なデジタル電力増幅器を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a digital power amplifier that solves the above problems, can use a standard process with a simple circuit configuration, is inexpensive, and is suitable for power saving.

請求項１にかかる発明のデジタル電力増幅器は、共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記各電力増幅トランジスタのゲート電圧を互いに逆方向に制御するハイサイドおよびローサイドのゲート制御回路と、を具備し、前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定したことを特徴とする。
請求項２に記載のデジタル電力増幅器は、共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、第３の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、を具備し、前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、前記第３の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とする。
請求項３にかかる発明のデジタル電力増幅器は、請求項２に記載のデジタル電力増幅器において、前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にＯＮさせない２つの信号に分岐して出力するデッドタイム付与回路と、該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第２の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、を具備することを特徴とする。
請求項４にかかる発明のデジタル電力増幅器は、請求項１乃至３のいずれか１つに記載のデジタル電力増幅器において、前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定した、ことを特徴とする。 According to a first aspect of the present invention, there is provided a digital power amplifier including a high-side and a low-side power amplification transistor composed of Nch transistors having a common substrate potential, the high-side power amplification transistor being a first high-potential power supply terminal side. The low-side power amplification transistor is connected in series between the first high-potential power supply terminal and the low-potential power supply terminal so that the low-side power amplification transistor becomes a low-potential power supply terminal, and the source of the high-side power amplification transistor and the low-side power amplification transistor A power amplification stage having a common connection point of the drains of the power amplification transistors as an output terminal, a high potential power supply side connected to the second high potential power supply terminal, and a low potential power supply side connected to the low potential power supply terminal. A high side and a gate that control the gate voltages of the power amplification transistors in opposite directions according to a wave signal. A low-side gate control circuit, and the voltage of the second high-potential power supply terminal is more in consideration of the substrate bias effect of the high-side power amplification transistor than the voltage of the first high-potential power supply terminal The voltage is set higher than the threshold voltage.
The digital power amplifier according to claim 2 is a high-side and low-side power amplifying transistor composed of Nch transistors having a common substrate potential, wherein the high-side power amplifying transistor is on the first high-potential power supply terminal side. The low-side power amplifier transistor is connected in series between the first high-potential power terminal and the low-potential power terminal so that the low-side power amplifier transistor becomes a low-potential power terminal, and the source of the high-side power amplifier transistor and the low-side power A power amplification stage having a common connection point of the drains of the amplification transistors as an output terminal, a high potential power supply side connected to the second high potential power supply terminal, and a low potential power supply side connected to the low potential power supply terminal, and an input rectangular wave A high-side gate control circuit that controls the gate voltage of the high-side power amplification transistor according to a signal. A high-potential power supply side is connected to a third high-potential power supply terminal, and a low-potential power supply side is connected to the low-potential power supply terminal, and the gate voltage of the low-side power amplification transistor is set in accordance with the input rectangular wave signal. A low-side gate control circuit that controls in a direction opposite to the gate voltage of the high-side power amplification transistor, and the voltage of the second high-potential power supply terminal is higher than the voltage of the first high-potential power supply terminal The voltage of the third high-potential power supply terminal is set to a threshold voltage of the low-side power amplification transistor by setting the voltage higher than the threshold voltage in consideration of the substrate bias effect of the high-side power amplification transistor. It is characterized by being set higher than.
A digital power amplifier according to a third aspect of the present invention is the digital power amplifier according to the second aspect, wherein the rectangular wave signal is input and branched into two signals that do not simultaneously turn on the high-side and low-side power amplification transistors. A dead time giving circuit that outputs the signal, and a level shifter that converts the high level voltage of one output signal of the dead time giving circuit to the voltage level of the second high potential power supply terminal and sends the voltage level to the high side gate control circuit; A delay circuit that delays the other output signal of the dead time giving circuit by a delay time by the level shifter and sends the delayed signal to the low-side gate control circuit.
A digital power amplifier according to a fourth aspect of the present invention is the digital power amplifier according to any one of the first to third aspects, wherein the voltage of the first high potential power supply terminal is a variable voltage for output power control. The voltage of the second high potential power supply terminal is set to a voltage higher than the maximum voltage of the first high potential power supply terminal by a threshold voltage that takes into account the substrate bias effect of the high side power amplification transistor. It is characterized by that.

請求項１にかかる発明は、基板電位を分離しないので、電力増幅段のハイサイドとローサイドをＮｃｈのみの電力増幅トランジスタにより簡単な回路で構成することができ、製造ばらつきが少なくなる。また標準的なプロセスで製造できるため、安価に製造できる。
請求項２にかかる発明は、ローサイドのゲート制御回路の電源電圧をハイサイドのゲート制御回路の電源電圧よりも低く設定できるので消費電力を削減できる。
請求項３にかかる発明は、請求項２にかかる発明において、両サイドの信号タイミングのズレを防止できる。
請求項４にかかる発明は、出力電力の制御を第１の高電位電源端子の電圧のレベル調整で行う場合においても、請求項１にかかる発明と同様な効果を得ることができ、低電力用として好適である。 According to the first aspect of the present invention, since the substrate potential is not separated, the high side and the low side of the power amplification stage can be configured with a simple circuit using only Nch power amplification transistors, and manufacturing variations are reduced. Moreover, since it can be manufactured by a standard process, it can be manufactured at low cost.
The power supply voltage of the low-side gate control circuit can be set lower than the power supply voltage of the high-side gate control circuit, so that the power consumption can be reduced.
In the invention according to claim 3, in the invention according to claim 2, it is possible to prevent the signal timing from being shifted on both sides.
The invention according to claim 4 can obtain the same effect as that of the invention according to claim 1 even when the output power is controlled by adjusting the voltage level of the first high potential power supply terminal. It is suitable as.

本発明では、ハイサイドとローサイドの電力増幅トランジスタを、共通基板電位上のＮｃｈのトランジスタで構成し、これらの電力増幅トランジスタのゲート電圧を制御するゲート制御回路の電源電圧を、ハイサイドの電力増幅トランジスタの電源電圧より充分高い電圧、たとえば、電力増幅段の電源電圧もしくは出力端子の最大電圧よりハイサイドの電力増幅トランジスタのしきい値電圧Ｖｔｈ分以上だけ高く設定する。ハイサイドの電力増幅トランジスタのＶｄｓは出力端子が基準となるため、「最大出力電圧＋Ｖｔｈ」以上の電圧をそのハイサイドの電力増幅トランジスタのゲートに印加すれば、そのトランジスタを完全にＯＮさせることができる。   In the present invention, the high-side and low-side power amplification transistors are composed of Nch transistors on a common substrate potential, and the power supply voltage of the gate control circuit that controls the gate voltage of these power amplification transistors is used as the high-side power amplification transistor. The voltage is set sufficiently higher than the power supply voltage of the transistor, for example, higher than the power supply voltage of the power amplification stage or the maximum voltage of the output terminal by the threshold voltage Vth of the high-side power amplification transistor. Since Vds of the high-side power amplification transistor is based on the output terminal, if a voltage equal to or higher than “maximum output voltage + Vth” is applied to the gate of the high-side power amplification transistor, the transistor can be completely turned on. it can.

しかし、ハイサイドの電力増幅トランジスタのソース電位は、ローサイドの電力増幅トランジスタのソース電位のように「ソース電位＝基板電位」とはならない。基板バイアス効果によりハイサイドの電力増幅トランジスタのしきい値電圧Ｖｔｈは、
Ｖｔｈ＝Ｖｔｈ０＋γ（（２ΦB−Ｖsub）1/2−（２ΦB）1/2） (1)
のように高くなる。Ｖｔｈ０は基板バイアス電圧が０Ｖ（ＶＳＳ）のときのしきい値電圧、γは基板バイアス効果係数、ΦBは基板のフェルミ準位、Ｖsubは基板バイアス電圧（ＶＳＳ）である。 However, the source potential of the high-side power amplification transistor does not become “source potential = substrate potential” unlike the source potential of the low-side power amplification transistor. The threshold voltage Vth of the high-side power amplification transistor due to the substrate bias effect is
Vth = Vth0 + γ ((2Φ B −Vsub) 1/2 − (2Φ B ) 1/2 ) (1)
As high as Vth0 is a threshold voltage when the substrate bias voltage is 0 V (VSS), γ is a substrate bias effect coefficient, Φ B is a Fermi level of the substrate, and Vsub is a substrate bias voltage (VSS).

そこで、このしきい値電圧の増加分を見込んで高くした電圧をハイサイドのゲート制御回路の電源電圧とし、ハイサイドの電力増幅トランジスタのゲート電圧を制御することで、ハイサイドとローサイドの電力増幅トランジスタのＯＮ抵抗をほぼ等しくする。   Therefore, the voltage that has been increased in anticipation of the increase in threshold voltage is used as the power supply voltage for the high-side gate control circuit, and the gate voltage of the high-side power amplification transistor is controlled, so that the high-side and low-side power amplification. The ON resistance of the transistor is made almost equal.

このようにすることで、基板電位を分離することなく両サイドのＮｃｈの電力増幅トランジスタを駆動でき、さらにはハイサイドの電力増幅トランジスタの電源電圧を制御することで、出力電力を最大出力から０まで広範囲に制御することができる。また、ローサイドのゲート制御回路の電源電圧には、ハイサイドのゲート制御回路の電源電圧あるいはそれより低いゲート信号制御回路側の電源電圧のどちらを使用することも可能である。   In this way, it is possible to drive the Nch power amplification transistors on both sides without separating the substrate potential, and further, by controlling the power supply voltage of the high side power amplification transistors, the output power is reduced from the maximum output to zero. Can be controlled over a wide range. As the power supply voltage for the low-side gate control circuit, either the power supply voltage for the high-side gate control circuit or a power supply voltage for the gate signal control circuit lower than that can be used.

デジタル電力増幅器では、アナログもしくはビットストリームの信号をＰＷＭやＰＤＭの波形に変換した矩形波を入力して電力増幅する。この矩形波の出力信号を低域通過フィルタに通すことで音声信号等のアナログ信号が得られる。実施例１ではＰＷＭやＰＤＭに変換した後の信号を入力して電力増幅する部分について述べる。   In a digital power amplifier, a rectangular wave obtained by converting an analog or bit stream signal into a PWM or PDM waveform is input and power amplified. By passing this rectangular wave output signal through a low-pass filter, an analog signal such as an audio signal can be obtained. In the first embodiment, a part for inputting a signal after being converted into PWM or PDM and amplifying the power will be described.

図１は実施例１のデジタル電力増幅器の構成を示すブロック図で、１は信号入力端子、２はゲート電圧制御回路（デッドタイム付与回路）、３はレベルシフタ、４はインバータ、５，６はゲート制御用電流増幅インバータ（ゲート制御回路）、７はハイサイドのＮｃｈの電力増幅トランジスタ、８はローサイドのＮｃｈの電力増幅トランジスタ、９は出力端子である。また、ＶＤＤはゲート電圧制御回路２の電源電圧、ＶＤＤＧはレベルシフタ３およびインバータ４，５，６の電源電圧、ＶＤＤoutは電力増幅トランジスタ７の電源電圧、ＶＳＳは低電位電源電圧（通常０Ｖ）である。なお、ハイサイドとローサイドの電力増幅トランジスタ７，８は電力増幅段を構成する。   FIG. 1 is a block diagram showing the configuration of the digital power amplifier according to the first embodiment. 1 is a signal input terminal, 2 is a gate voltage control circuit (dead time providing circuit), 3 is a level shifter, 4 is an inverter, and 5 and 6 are gates. A control current amplification inverter (gate control circuit), 7 is a high-side Nch power amplification transistor, 8 is a low-side Nch power amplification transistor, and 9 is an output terminal. VDD is a power supply voltage of the gate voltage control circuit 2, VDDG is a power supply voltage of the level shifter 3 and inverters 4, 5, and 6, VDDout is a power supply voltage of the power amplification transistor 7, and VSS is a low potential power supply voltage (usually 0V). . The high-side and low-side power amplification transistors 7 and 8 constitute a power amplification stage.

信号入力端子１には、ＰＷＭやＰＤＭ等の矩形波信号が入力され、ゲート電圧制御回路２はこの信号から電力増幅トランジスタ７，８を駆動するタイミング信号を作る。通常では、ここでハイサイドの電力増幅トランジスタ７とローサイドの電力増幅トランジスタ８が同時にＯＮしないようにデッドタイム（同時にＯＦＦする時間）を作り出す。ゲート電圧制御回路２で作られた信号はレベルシフタ３に入力され、ここで矩形波信号のハイレベルの電圧値がＶＤＤからＶＤＤＧにレベル変換される。このとき、ＶＤＤ＜ＶＤＤＧである。   A rectangular wave signal such as PWM or PDM is input to the signal input terminal 1, and the gate voltage control circuit 2 generates a timing signal for driving the power amplification transistors 7 and 8 from this signal. Normally, a dead time (time to turn off simultaneously) is created so that the high-side power amplification transistor 7 and the low-side power amplification transistor 8 do not turn on at the same time. The signal generated by the gate voltage control circuit 2 is input to the level shifter 3 where the high-level voltage value of the rectangular wave signal is level-converted from VDD to VDDG. At this time, VDD <VDDG.

電力増幅トランジスタ７，８は、電流を多く流す必要があるためサイズが大きいので、ゲート容量も大きくなるため、それら電力増幅トランジスタ７，８を高速で動作させるにはその前段の回路の出力インピーダンスを小さくする必要がある。そのため、ゲート制御用電流増幅インバータ５，６はゲート容量を高速に充放電できる低出力インピーダンスに設定されている。   Since the power amplifying transistors 7 and 8 are large in size because a large amount of current needs to flow, the gate capacitance also increases. Therefore, in order to operate the power amplifying transistors 7 and 8 at high speed, the output impedance of the circuit in the previous stage is set. It needs to be small. Therefore, the gate control current amplification inverters 5 and 6 are set to low output impedance capable of charging and discharging the gate capacitance at high speed.

ローサイドの電力増幅トランジスタ８は、直接負荷を駆動するため、負荷と比較して充分低いＯＮ抵抗とする必要がある。この電力増幅トランジスタ８のゲート・ソース間電圧Ｖgsの最大値は、ゲート制御用電流増幅インバータ６の電源電圧で決まるため、ＶＤＤＧとなる。   Since the low-side power amplification transistor 8 directly drives the load, it is necessary to have a sufficiently low ON resistance compared to the load. Since the maximum value of the gate-source voltage Vgs of the power amplification transistor 8 is determined by the power supply voltage of the gate control current amplification inverter 6, it becomes VDDG.

また、ハイサイドの電力増幅トランジスタ７も直接負荷を駆動するが、この電力増幅トランジスタ７のゲート・ソース間電圧Ｖgsは、出力端子９の出力電圧Ｖoutとゲート制御用電流増幅インバータ５の電源電圧ＶＤＤＧとの差となるため、「ＶＤＤＧ−Ｖout」となり、ローサイドの電力増幅トランジスタ８のゲート・ソース間Ｖgsと比べて出力電圧Ｖoutの分だけ小さくなる。   The high-side power amplification transistor 7 also directly drives the load. The gate-source voltage Vgs of the power amplification transistor 7 is equal to the output voltage Vout of the output terminal 9 and the power supply voltage VDDG of the current amplification inverter 5 for gate control. Therefore, “VDDG−Vout”, which is smaller than the gate-source Vgs of the low-side power amplification transistor 8 by the amount corresponding to the output voltage Vout.

また、この電力増幅トランジスタ７のしきい値電圧Ｖｔｈは、前記式(1)で与えられるので、ローサイドの電力増幅トランジスタ８のしきい値電圧よりも基板バイアス効果（γ（（２ΦB−Ｖsub）1/2−（２ΦB）1/2））の分だけ高くなる。 Further, since the threshold voltage Vth of the power amplification transistor 7 is given by the above equation (1), the substrate bias effect (γ ((2Φ B −Vsub)) is larger than the threshold voltage of the low side power amplification transistor 8. 1/2 − (2Φ B ) 1/2 )).

以上のことから、電圧ＶＤＤＧが出力電圧Ｖoutと差が小さい場合はハイサイドの電力増幅トランジスタ７のＯＮ抵抗が大きくなり、ハイサイドとローサイドのＯＮ抵抗のバランスが崩れてしまう。しかし、ＶＤＤＧ＞＞Ｖoutとする（具体的には、ＶＤＤＧを「最大Ｖout（最大ＶＤＤout）＋ハイサイドの電力増幅トランジスタ７の基板バイアス効果を加味したしきい値電圧Ｖｔｈ」よりも大きくする。）ことで、ＯＮ抵抗のバランスを崩すことなく電力増幅段を構成できる。また、あらかじめハイサイドの電力増幅トランジスタ７のサイズをローサイドの電力増幅トランジスタ８のサイズより大きくすることで更にバランスをよくすることが可能となる。   From the above, when the difference between the voltage VDDG and the output voltage Vout is small, the ON resistance of the high-side power amplification transistor 7 becomes large, and the balance between the high-side and low-side ON resistance is lost. However, VDDG >> Vout (specifically, VDDG is set to be larger than “maximum Vout (maximum VDDout) + the threshold voltage Vth in consideration of the substrate bias effect of the high-side power amplification transistor 7”). Thus, the power amplification stage can be configured without breaking the balance of the ON resistance. Further, the balance can be further improved by making the size of the high-side power amplification transistor 7 larger than the size of the low-side power amplification transistor 8 in advance.

図２は実施例２のデジタル電力増幅器の構成を示すブロック図である。ここでは、図１のデジタル電力増幅器の回路構成において、ゲート制御用電流増幅インバータ６の電源電圧をＶＤＤＧからＶＤＤに変更し、さらにゲート制御用電流増幅インバータ６の入力側とゲート電圧制御回路２との間に遅延回路１０を挿入した。   FIG. 2 is a block diagram illustrating a configuration of the digital power amplifier according to the second embodiment. Here, in the circuit configuration of the digital power amplifier of FIG. 1, the power supply voltage of the gate control current amplification inverter 6 is changed from VDDG to VDD, and the input side of the gate control current amplification inverter 6 and the gate voltage control circuit 2 A delay circuit 10 is inserted between the two.

ローサイドの電力増幅トランジスタ８はゲート・ソース間電圧Ｖgsとして当該トランジスタ８のしきい値電圧以上の電圧を印加すればよいため、ゲート制御用電流増幅インバータ６の電源電圧はＶＤＤでも動作させることができ、このようにすると消費電力を削減することができる。   Since the low-side power amplification transistor 8 only needs to apply a voltage higher than the threshold voltage of the transistor 8 as the gate-source voltage Vgs, the power supply voltage of the gate control current amplification inverter 6 can be operated even with VDD. In this way, power consumption can be reduced.

しかしこのようにすると、レベルシフタ２がハイサイドの信号の経路にのみ入ることになるため、ここでの信号遅延によりハイサイドとローサイドのスイッチングのタイミングがずれ、両方の電力増幅トランジスタ７，８が同時にＯＮする期間が生じて過大な貫通電流が流れてしまうおそれが生じる。   However, if this is done, the level shifter 2 enters only the path of the high side signal, and therefore the timing of switching between the high side and the low side is shifted due to the signal delay here, so that both the power amplification transistors 7 and 8 are simultaneously connected. There is a possibility that an excessive through current flows due to the ON period.

そこで、ローサイドの信号経路に遅延回路１０を挿入して、レベルシフタ２の遅延分を補償し、両ゲート制御用電流増幅インバータ５，６に入力する信号の遅延を同じにする。これにより、ゲート制御用電流増幅インバータ６の電源電圧をＶＤＤとしても図１のデジタル電力増幅器と同様の動作をさせることができる。なお、インバータ４でもわずかながら遅延があるので、遅延回路１０によりレベルシフタ２の遅延の他にインバータ４の遅延も補償させると、ハイサイドとローサイドの信号のタイミングはより完璧になる。   Therefore, the delay circuit 10 is inserted in the low-side signal path to compensate for the delay of the level shifter 2 and the delay of the signals input to both the gate control current amplification inverters 5 and 6 is made the same. Thereby, even if the power supply voltage of the gate control current amplification inverter 6 is set to VDD, the operation similar to that of the digital power amplifier of FIG. 1 can be performed. Since the inverter 4 also has a slight delay, if the delay circuit 10 compensates for the delay of the inverter 4 in addition to the delay of the level shifter 2, the timing of the high-side and low-side signals becomes more perfect.

本発明の実施例１のデジタル電力増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the digital power amplifier of Example 1 of this invention. 本発明の実施例２のデジタル電力増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the digital power amplifier of Example 2 of this invention. 従来のデジタル電力増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional digital power amplifier. 従来の他のデジタル電力増幅器の構成を示すブロック図である。It is a block diagram which shows the structure of the other conventional digital power amplifier.

符号の説明Explanation of symbols

１：入力端子
２：ゲート電圧制御回路（デッドタイム付与回路）
３：レベルシフタ
４：インバータ
５，６：ゲート制御用電流増幅インバータ（ゲート制御回路）
７，８：Ｎｃｈの電力増幅トランジスタ
９：出力端子
１０：遅延回路
１１：Ｐｃｈの電力増幅トランジスタ
１２：Ｎｃｈの電力増幅トランジスタ
１３：ダイオード
１４：キャパシタ 1: Input terminal 2: Gate voltage control circuit (dead time giving circuit)
3: Level shifter 4: Inverter 5, 6: Current amplification inverter for gate control (gate control circuit)
7, 8: Nch power amplification transistor 9: Output terminal 10: Delay circuit 11: Pch power amplification transistor 12: Nch power amplification transistor 13: Diode 14: Capacitor

Claims (4)

共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記各電力増幅トランジスタのゲート電圧を互いに逆方向に制御するハイサイドおよびローサイドのゲート制御回路と、
を具備し、
前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定したことを特徴とするデジタル電力増幅器。 The high-side and low-side power amplification transistors composed of Nch transistors having a common substrate potential are the same as the first high-potential power supply terminal side and the low-side power amplification transistor is the low-potential power supply terminal. The first high-potential power supply terminal and the low-potential power supply terminal are connected in series so that the common connection point of the source of the high-side power amplification transistor and the drain of the low-side power amplification transistor is the output terminal A power amplification stage,
The high potential power supply side is connected to the second high potential power supply terminal and the low potential power supply side is connected to the low potential power supply terminal, and the gate voltages of the power amplification transistors are controlled in opposite directions according to the input rectangular wave signal. High side and low side gate control circuits,
Comprising
The voltage of the second high-potential power supply terminal is set to a voltage higher than the voltage of the first high-potential power supply terminal by a threshold voltage that takes into account the substrate bias effect of the high-side power amplification transistor. A digital power amplifier characterized by that. 共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、
第３の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、
を具備し、
前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、
前記第３の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とするデジタル電力増幅器。 The high-side and low-side power amplification transistors composed of Nch transistors having a common substrate potential are the same as the first high-potential power supply terminal side and the low-side power amplification transistor is the low-potential power supply terminal. The first high-potential power supply terminal and the low-potential power supply terminal are connected in series so that the common connection point of the source of the high-side power amplification transistor and the drain of the low-side power amplification transistor is the output terminal A power amplification stage,
A high-potential power supply side is connected to the second high-potential power supply terminal and a low-potential power supply side is connected to the low-potential power supply terminal to control the gate voltage of the high-side power amplification transistor according to an input rectangular wave signal. Side gate control circuit,
A high potential power supply side is connected to a third high potential power supply terminal, and a low potential power supply side is connected to the low potential power supply terminal, and the gate voltage of the low side power amplification transistor is set to the high side according to the input rectangular wave signal. A low-side gate control circuit that controls the power amplifier transistor in the opposite direction to the gate voltage;
Comprising
The voltage of the second high-potential power supply terminal is set to a voltage higher than the voltage of the first high-potential power supply terminal by a threshold voltage that takes into account the substrate bias effect of the high-side power amplification transistor. ,
A digital power amplifier characterized in that a voltage of the third high potential power supply terminal is set higher than a threshold voltage of the low side power amplification transistor. 請求項２に記載のデジタル電力増幅器において、
前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にＯＮさせない２つの信号に分岐して出力するデッドタイム付与回路と、
該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第２の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、
前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、
を具備することを特徴とするデジタル電力増幅器。 The digital power amplifier of claim 2.
A dead time providing circuit that inputs the rectangular wave signal and branches and outputs the two signals that do not simultaneously turn on the high-side and low-side power amplification transistors;
A level shifter that converts a high level voltage of one output signal of the dead time giving circuit into a voltage level of the second high potential power supply terminal and sends it to the high side gate control circuit;
A delay circuit that delays the other output signal of the dead time giving circuit by a delay time by the level shifter and sends it to the low-side gate control circuit;
A digital power amplifier comprising: 請求項１乃至３のいずれか１つに記載のデジタル電力増幅器において、
前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、
前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定した、
ことを特徴とするデジタル電力増幅器。 The digital power amplifier according to any one of claims 1 to 3,
The voltage of the first high potential power supply terminal is a variable voltage for output power control,
The voltage of the second high potential power supply terminal is set to a voltage higher than the maximum voltage of the first high potential power supply terminal by a threshold voltage that takes into account the substrate bias effect of the high side power amplification transistor. did,
A digital power amplifier characterized by that.
JP2003294928A 2003-08-19 2003-08-19 Digital power amplifier Expired - Fee Related JP4351882B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003294928A JP4351882B2 (en) 2003-08-19 2003-08-19 Digital power amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003294928A JP4351882B2 (en) 2003-08-19 2003-08-19 Digital power amplifier

Publications (2)

Publication Number Publication Date
JP2005065068A true JP2005065068A (en) 2005-03-10
JP4351882B2 JP4351882B2 (en) 2009-10-28

Family

ID=34371319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003294928A Expired - Fee Related JP4351882B2 (en) 2003-08-19 2003-08-19 Digital power amplifier

Country Status (1)

Country Link
JP (1) JP4351882B2 (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7717530B2 (en) 2008-01-16 2010-05-18 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
JP2010122588A (en) * 2008-11-21 2010-06-03 Oki Semiconductor Co Ltd Driving voltage output circuit of display panel
JP2010122587A (en) * 2008-11-21 2010-06-03 Oki Semiconductor Co Ltd Driving voltage output circuit of display panel
US7984956B2 (en) 2006-07-24 2011-07-26 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US7984957B2 (en) 2006-07-20 2011-07-26 Seiko Epson Corporation Liquid jet apparatus, printing apparatus, and method of adjusting phase of drive pulse
US8201905B2 (en) 2006-01-25 2012-06-19 Seiko Epson Corporation Head drive apparatus of ink jet printer, head driving method, and ink jet printer
US8240794B2 (en) 2006-07-24 2012-08-14 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US8262180B2 (en) 2006-07-24 2012-09-11 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US8287069B2 (en) 2005-12-22 2012-10-16 Seiko Epson Corporation Head drive device and drive control method of ink jet printer, and ink jet printer
US8336979B2 (en) 2007-01-12 2012-12-25 Seiko Epson Corporation Liquid jetting device
US8430466B2 (en) 2006-01-17 2013-04-30 Seiko Epson Corporation Head drive device of inkjet printer and ink jet printer
KR101412949B1 (en) * 2012-10-08 2014-06-26 삼성전기주식회사 Driver amplifier circuit and power amplifier using the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8287069B2 (en) 2005-12-22 2012-10-16 Seiko Epson Corporation Head drive device and drive control method of ink jet printer, and ink jet printer
US8430466B2 (en) 2006-01-17 2013-04-30 Seiko Epson Corporation Head drive device of inkjet printer and ink jet printer
US8201905B2 (en) 2006-01-25 2012-06-19 Seiko Epson Corporation Head drive apparatus of ink jet printer, head driving method, and ink jet printer
US7984957B2 (en) 2006-07-20 2011-07-26 Seiko Epson Corporation Liquid jet apparatus, printing apparatus, and method of adjusting phase of drive pulse
US7984956B2 (en) 2006-07-24 2011-07-26 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US8240794B2 (en) 2006-07-24 2012-08-14 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US8262180B2 (en) 2006-07-24 2012-09-11 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US8336979B2 (en) 2007-01-12 2012-12-25 Seiko Epson Corporation Liquid jetting device
US7971948B2 (en) 2008-01-16 2011-07-05 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
US7717530B2 (en) 2008-01-16 2010-05-18 Seiko Epson Corporation Liquid jet apparatus and printing apparatus
JP2010122587A (en) * 2008-11-21 2010-06-03 Oki Semiconductor Co Ltd Driving voltage output circuit of display panel
JP2010122588A (en) * 2008-11-21 2010-06-03 Oki Semiconductor Co Ltd Driving voltage output circuit of display panel
KR101412949B1 (en) * 2012-10-08 2014-06-26 삼성전기주식회사 Driver amplifier circuit and power amplifier using the same

Also Published As

Publication number Publication date
JP4351882B2 (en) 2009-10-28

Similar Documents

Publication Publication Date Title
US8164388B2 (en) Amplifying apparatus
KR101606400B1 (en) High Speed Differential Level Shifter and the Boot Strap Driver including the same
US7400163B2 (en) Dead time control circuit capable of adjusting temperature characteristics of dead time
JP5106186B2 (en) Driver circuit
US7750687B2 (en) Circuit arrangement comprising a level shifter and method
US20070176913A1 (en) Driver circuit usable for display panel
US8284953B2 (en) Circuit and method of reducing pop-up noise in a digital amplifier
JPH08330939A (en) Level shifter circuit
JP2006279517A (en) Voltage level converting circuit and semiconductor integrated circuit device
JP2007166444A (en) Over current detection circuit and switching circuit
JP4351882B2 (en) Digital power amplifier
CN113141164B (en) Audio driving circuit and method thereof
JP6873876B2 (en) Drive circuit
US6388477B1 (en) Switchable voltage follower and bridge driver using the same
US7982525B2 (en) Systems and methods for driving high power stages using lower voltage processes
JP2007129512A (en) Power amplifier and its idling current setting circuit
US6734725B2 (en) Power amplifier
US5986463A (en) Differential signal generating circuit having current spike suppressing circuit
US7301399B2 (en) Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current
JP6647932B2 (en) Audio amplifier circuit, audio output device using the same, and electronic device using the same
JP4640788B2 (en) Level conversion circuit
US7449948B2 (en) Amplifier
JP3988555B2 (en) Class D amplifier
CN113258908A (en) Dual bootstrapping for open loop pulse width modulation drivers
JP2006025085A (en) Cmos driving circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090715

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090727

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4351882

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150731

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees